JP2006080662A - 整合回路内蔵半導体トランジスタとモノリシック増幅器および多段増幅器 - Google Patents

Abstract

【課題】従来は高誘電率基板またはMOS-Cで整合を取っていたが、高誘電率基板やMOS-Cは回路損失が大きい。また、部品点数が多く、ダイボンディングやワイヤボンディングの組立工程が多い。さらに、各素子間を金ワイヤによってワイヤボンディングするためワイヤ長がばらつき、整合回路内蔵高出力半導体トランジスタの特性がばらつく問題があった。
【解決手段】本発明は、半導体トランジスタ素子が接合され、整合回路が備えられた多層基板の、ＲＦ信号入力端子と半導体トランジスタ素子の入力電極の間、または半導体トランジスタ素子の出力電極とＲＦ信号出力端子の間に半導体トランジスタの整合素子として多層キャパシタを備え、この多層キャパシタの入出力端子の少なくとも一方が多層基板の中層に設けられているものである。
【選択図】図１

Description

この発明は半導体トランジスタ素子の入出力整合回路が改良された多層基板を用いた整合回路内蔵半導体トランジスタおよびモノリシック増幅器並びにその整合回路内蔵半導体トランジスタまたはモノリシック増幅器を複数接続した多段増幅器に関する。

従来技術としてIEEE MTT-S Digest, Vol.2 pp521-524, 2004,“Over65% Efficiency 300MHz Bandwidth C-Band Internally-Matched GaAs FET Designed With A Large-Signal FET Model”を挙げる。図１２は従来の整合回路内蔵高出力半導体トランジスタの概略構成図であり、半導体トランジスタ素子101、高誘電率基板102、103、線路106-109からなっている。高誘電率基板102、103は高誘電体基板の上面に金属膜が、線路106-109は低誘電体基板の上面に金属膜が形成されて構成される。半導体トランジスタ素子101、高誘電率基板102、103、線路106-109は金属製のパッケージ118の中に接着され、パッケージ118には整合回路内蔵高出力半導体トランジスタのRF入力電極117とRF出力電極116が設けられている。

半導体トランジスタ素子101、高誘電率基板102、103、線路106-109の間は金ワイヤ104、105、110-113で接続され、線路107、109と高誘電率基板103とで整合回路内蔵高出力半導体トランジスタの入力側整合回路を、線路106、108と高誘電率基板102とで同じく整合回路内蔵高出力半導体トランジスタの出力側整合回路を構成している。
RF入力電極117と線路109が金ワイヤ115で、RF出力電極116と線路108が金ワイヤ114で接続されることで、パッケージ118と内部の半導体トランジスタ素子101の入出力整合回路とが接続される。
また、従来の整合回路内蔵高出力半導体トランジスタのバイアスは、RF入力電極117とRF出力電極116を介して外部回路により行われていた。
なお、入力側には高誘電率基板103の代わりにMOS-Cをインピーダンス変換のための集中素子として用いることもある。

従来の整合回路内蔵高出力半導体トランジスタの入出力整合回路では、MOS-Cや高誘電率基板を使用して整合を取っていた。整合を取るために通常は低インピーダンス線路を用いるかキャパシタを用いるが使用する周波数によっては線路長が長くなる。反面、半導体トランジスタ素子101の近くの線路はインピーダンスが低く、低インピーダンス線路を実現するには線路幅を広くする必要があり、回路面積が大きくなる。そのため誘電率の高い高誘電率基板を用いて小型化してきた。
また、多層基板を用いて線路の階層化を図ることで線路幅を狭くし底面積は小さくし、かつ基板の各層の厚さを薄くすることでさらに小型化を図っていた。

Hiroshi Otsuka et al"Over65% Efficiency 300MHz Bandwidth C-Band Internally-Matched GaAs FET Designed With A Large-Signal FET Model"，IEEE MTT-S Digest, Vol.2 pp521-524, 2004,

図１２の従来の整合回路内蔵高出力半導体トランジスタでは高誘電率基板102、103で低インピーダンス線路を構成し整合を取っていた。もしくは、半導体トランジスタ素子101の付近に高誘電率基板102、103の代わりにMOS-C102、103等のコンデンサによりインピーダンス変換のための集中素子を用いて整合を取っていた。しかしながら、高誘電率基板やMOS-Cの損失が他の基板より大きく、回路損失が大きくなる問題があった。また、高誘電率基板やMOS-Cなどを用いることで部品点数が多くなるため、ダイボンディングやワイヤボンディングの組立工程が多い問題があった。さらに、各素子間を金ワイヤ(104,105,110-113)によってワイヤボンディングするためワイヤ長がばらつき、整合回路内蔵高出力半導体トランジスタの特性がばらつく問題があった。さらにまた、RF入力電極117とRF出力電極116の外側の外部回路からバイアスをかけるため、各構成要素間を接続している金ワイヤの電流容量の問題があった。
本発明はこのような従来の問題点を解決した整合回路内蔵半導体トランジスタを提供することを目的とする。

本発明の整合回路内蔵半導体トランジスタは、半導体トランジスタ素子が接合され、整合回路が備えられた多層基板におけるＲＦ信号入力端子と半導体トランジスタ素子の入力電極の間、または半導体トランジスタ素子の出力電極とＲＦ信号出力端子の間に半導体トランジスタ素子の整合要素として多層キャパシタを備え、この多層キャパシタの入出力端子の少なくとも一方が多層基板の中層に設けられているものである。

本発明の整合回路内蔵半導体トランジスタは、多層キャパシタを有した多層基板を用いることで入出力整合回路を1個の多層基板もしくは入力側と出力側の別に2個の多層基板で構成することができ、高誘電率基板やMOS-Cなどなくすことができ組み立て工程が減る。
また、整合回路内蔵半導体トランジスタを構成する素子間を金ワイヤで繋ぐ箇所が少なくなるため、ワイヤ長がばらつきことによる特性のばらつきが減少される。さらに、誘電体損失の低い多層基板を用いることで、回路損失を小さくすることができる。
またさらに、多層キャパシタの入出力端子の少なくとも一方を中層に設けることで整合回路のレイアウトの自由度を広げることができる。

実施の形態１．
以下本発明の実施の形態１について、高出力半導体トランジスタを例に図面に従って説明する。図１は本発明の実施の形態１による整合回路内蔵高出力半導体トランジスタの構成を示す縦断面図である。バイアス回路は省略している。同図においてメタルプレート201の上に202-208の低誘電体損失の誘電体層が積層されている。209は半導体トランジスタ素子で210、211の金ワイヤで入出力整合回路と接続されている。212、213は多層キャパシタで多層基板の中層に設けられた信号線路216、215と接合されている。多層キャパシタ212の入力端子（信号線路216と接合される部位）は多層基板の中層に設け、多層キャパシタ213の出力端子（信号線路215と接合される部位）も同じく多層基板の中層に設けることでレイアウトの幅が広がり、信号線路216、215の設計の自由度を広げる。214-219は信号線路、220-223はグランド（GND）である。

半導体トランジスタ素子209に近い信号線路214、215は、インピーダンスが低いので線路幅を抑えるため層間のGND222とGND 220およびメタルプレート201（GNDとして機能）とGND 221を狭くし、信号線路216、217はインピーダンスが高いため層間のGND 220とメタルプレート201およびGND221とGND223を広く取った構成にしている。
ここでは示していないが多層キャパシタ212、213は半導体トランジスタ素子209の入出力端でなく整合回路内蔵高出力半導体トランジスタの入出力端と半導体トランジスタ素子209の入出力端の間、即ち整合回路の途中に設けた場合にも本発明が適用可能である。

図１２に示す従来の整合回路内蔵半導体トランジスタでは各素子は平面にレイアウトしなくてはならないが、本発明を適用し多層基板内層に多層キャパシタ212、213を配置することで、多層キャパシタ212、213の入出力端子を自由に配置できる利点がある。また従来では高誘電率基板またはMOS-Cのキャパシタと線路を金ワイヤで接続しなくてはならなかったが、本発明を用いることでこの工程は無くなり、さらに金ワイヤのインダクタンス成分が入らない分多層キャパシタ212、213のキャパシタンス特性が向上し、設計時に金ワイヤのインダクタンス成分の考慮が必要なくなる。

なお、前記多層基板は、メタルプレート201に接合される半導体トランジスタ素子209の部分を刳り抜いた誘電体を複数枚積層して１個の多層基板として構成されるか、または、半導体トランジスタ素子209を境にして入力側と出力側とを別個に誘電体を複数枚積層して２個の多層基板として構成している。
従って、入力側および出力側整合回路を１個もしくは２個の多層基板で構成することで、図１２に示す従来の入出力整合回路での高誘電率基板やMOS-Cなど基板や部品をパッケージにダイボンディングする工程、ワイヤボンディングで基板間を接続する工程が軽減される。本実施の形態では半導体トランジスタ素子をダイボンディングし、半導体トランジスタ素子と多層基板間の接続に金ワイヤをワイヤボンディングするのみの工程になる。また、従来ではダイボンディングとワイヤボンディングを複数箇所で行っていたため調整に時間がかかっていたが、本実施の形態では多層基板で構成するためボンディングの箇所が少なく調整時間が短縮される。

本実施の形態における整合回路内蔵半導体トランジスタは、多層キャパシタを有した多層基板を用いることで入出力整合回路を1個の多層基板もしくは入力側と出力側の別に2個の多層基板で構成することができ、高誘電率基板やMOS-Cなどなくすことができ組み立て工程が減る。
また、整合回路内蔵半導体トランジスタを構成する素子間を金ワイヤで繋ぐ箇所が少なくなるため、ワイヤ長がばらつきことによる特性のばらつきが減少される。さらに、誘電体損失の低い多層基板を用いることで、回路損失を小さくすることができる。
またさらに、多層キャパシタの入出力端子の少なくとも一方を中層に設けることで整合回路のレイアウトの自由度を広げることができる。

実施の形態２．
図２は本発明の実施の形態２による整合回路内蔵高出力半導体トランジスタの構成を示す概略縦断面図である。バイアス回路は省略している。同図において201はメタルプレートでその上に302-309の誘電体層が積層されている。310-312はGND、313-314は信号線路、209は半導体トランジスタ素子としてのFETである。213は多層キャパシタ、211は金ワイヤである。本実施の形態では入出力側で同じ構成を用いているため出力側のみ説明する。金ワイヤ211は半導体トランジスタ素子209が高出力になり、外形寸法が大きくなるほど多数の金ワイヤを半導体トランジスタ素子209から多層基板の信号線路313へワイヤボンディングすることになる。

実施の形態１では、多層基板で整合回路を構成すると半導体トランジスタ素子209の電極の高さと多層基板の電極の高さの差が大きく、金ワイヤ211が長くなりばらつきの原因となっていた。そこで本実施の形態では、半導体トランジスタ素子209に接合される多層キャパシタ213の入力端子を多層基板の中層に接続する。即ち、金ワイヤ211を受ける信号線路313を、その高さが半導体トランジスタ素子209の電極の高さと同じ位置になるような多層基板の中層に設ける。こうすることにより信号線路313の高さと半導体トランジスタ素子209の電極の高さと同じ位置、もしくは高さの差を小さくすることができ金ワイヤ211のインダクタンスを軽減でき、ワイヤのばらつきによる整合回路付き半導体トランジスタの特性のばらつきが軽減できる。

なお、信号線路313が設けられた多層基板の中層はこれより上側の層より、半導体トランジスタ素子209側に突出されており、階段状を形成している。このような構成によりワイヤボンディングの工程や半導体トランジスタ素子のダイボンディングの工程が容易に行える。
また、本実施の形態では、外部回路と多層基板とを接続する信号線路314をその高さが外部回路の電極の高さと同等になるような多層基板の中層に設ける。こうすることで、信号線路314の高さを外部回路の電極の高さと同等もしくは高さの差を減ずることにより外部回路と多層基板とを接続する金ワイヤを短くすることができ整合回路におけるワイヤのインダクタンスを軽減でき、ワイヤのばらつきによる整合回路付き半導体トランジスタの特性のばらつきを軽減できる。

実施の形態３．
図３、図４は本発明の実施の形態３による整合回路内蔵高出力半導体トランジスタの構成を示す概略縦断面図および必要な部分を透視して記載した概略上面図である。本実施の形態は実施の形態２の回路に実施の形態１の多層キャパシタ213、212を整合回路内蔵高出力半導体トランジスタの入出力端部に設け、さらに整合回路内蔵高出力半導体トランジスタの特性安定化のため薄膜抵抗504を半導体トランジスタ素子209の入力側に設けている。バイアス回路としてλ/4線路505とRFブロックのためのキャパシタ506が多層基板構造の中に組み込まれ、電極507で外部につながっている。また、DCブロックのためのキャパシタ213、212が内蔵され、整合回路内蔵高出力半導体トランジスタの入出力端に接続されている。DCブロックのためのキャパシタにより自由に外部回路との接続部である外部電極403の高さを設定できる。本実施の形態は上記の構成にすることで整合回路付き半導体トランジスタの内部にDCブロックとしてのキャパシタとRFブロックのためのキャパシタ506を作りこめることにより、バイアスのための外部回路など必要が無くなる。

実施の形態４．
図５、図６は本発明の実施の形態４による整合回路内蔵高出力半導体トランジスタを示す概略縦断面図および概略上面図である。バイアス回路は省略している。209は半導体トランジスタ素子である。本実施の形態では、図６に示すようにメタルプレートに接合する半導体トランジスタ素子209の箇所を四角形に刳り抜いた誘電体の基板を積層して一個の多層基板を形成している。刳り抜く四角形の大きさは３段階にし、半導体トランジスタ素子209の入出力基板上となる電極の層602、中間層603、上層604の3つの層が階段状になっている。電極の層602は半導体トランジスタ素子209の電極と同じ高さ或いは高さが最も近い層に設ける。中間層603は作業のし易さを考慮して整合回路内蔵高出力半導体トランジスタの高さの大凡真ん中辺に形成する。本実施の形態では３段構成であるが、２段以上であればよい。本実施の形態である上記構成にすることで半導体トランジスタ素子209をダイボンディングする工程やワイヤボンディングする工程が容易に行える。
なお、本実施の形態では四角形に刳り抜いた各基板を積層した１個の多層基板で形成したが、半導体トランジスタ素子209を境に入力側と出力側を別々にして階段状の層を成す２個の多層基板で形成してもよい。その場合でも半導体トランジスタ素子209をダイボンディングする工程やワイヤボンディングする工程が容易になる。

実施の形態５．
図７は本発明の実施の形態５による整合回路内蔵高出力半導体トランジスタを示す概略縦断面図である。バイアス回路は省略している。209は半導体トランジスタ素子である。本実施の形態は、上記実施の形態４における整合回路内蔵高出力半導体トランジスタの中間層603に誘電体の裏面に導体層を設けた上蓋702をつけることによって整合回路内蔵高出力半導体トランジスタをパッケージ化したものである。本実施の形態では中間層603に上蓋702をつけたが、他の層（上層604）に適用しても良い。上記の構成にすることで概略によって封止する空間を小さくすることができる。本実施の形態によって、気密封止や簡易封止が容易になるとともに新たにパッケージを用意する必要がなく、小型で工程が容易になる。

実施の形態６．
図９は本発明の実施の形態６による多段増幅器の回路図である。801-804は本発明の実施の形態５のパッケージされた整合回路内蔵高出力半導体トランジスタである。
従来多段増幅器を構成する際は、図８に示すようにバイアス供給のため、若しくは整合をとるために半導体トランジスタの間に外部回路基板805-808を必要とした。しかし、実施の形態５のパッケージされた整合回路内蔵高出力半導体トランジスタを用いることで、RFブロックのためのキャパシタ506、ＤＣブロック213、212によって図９に示す本実施の形態６のように外部回路基板805〜808は必要がなくなり、多段増幅器を小型に構成できる。

また、本実施の形態では、外部回路と接続するRF入出力電極を多層キャパシタの入出力端子で構成することで多層キャパシタがDCカット用のキャパシタともなり、整合回路内蔵高出力半導体トランジスタを多段に接続し、段間の整合回路なしに多段増幅器を構成できる。

実施の形態７．
図１０は本発明の実施の形態７による多段増幅器の概略平面図である。本実施の形態では、1個の多層基板901に902-905の半導体トランジスタ素子を実装して小型な多段増幅器を構成している。
906と907はそれぞれ多段増幅器の入出力端子、908、909はバイアス供給電極である。
実施の形態６のようにパッケージされた整合回路内蔵高出力半導体トランジスタを組合せて構成された多段増幅器ではバイアスブロック506、ＤＣブロック213、212によってパッケージされた整合回路内蔵高出力半導体トランジスタ801〜804間は整合をとる必要がある。しかし、本実施の形態では一個の多層基板に半導体トランジスタ素子902-905を実装して多段増幅器を１つのパッケージに構成しているので、多段増幅器全体としてその入力端子906と出力端子907の間で整合をとればよく、半導体トランジスタ素子902-905間や、バイアス供給電極908、909からのバイアス供給のための整合を個々に取る必要がなくなり、小型でかつ製造工程が容易な多段増幅器を構成できる。
なお、前記各実施の形態における半導体トランジスタ素子209は高出力である必要はなく、通常出力の半導体トランジスタ素子であっても本発明は適用できる。

実施の形態８．
図１１は本発明の実施の形態８による多段増幅器の概略平面図である。本実施の形態では、実施の形態７で用いられている半導体トランジスタ素子902-905をモノリシック増幅器（MMIC）1002-1005に置き換えた多段増幅器である。本実施の形態のように半導体トランジスタ素子902-905に代えモノリシック増幅器（MMIC）を用いることで、製造工程が容易で、実施の形態７に比べ、さらに小型な多段増幅器を構成できる。ここでは示していないが、本発明は半導体トランジスタ素子とモノリシック増幅器（MMIC）を両方用いたときにも適用される。
なお、図１１において、1001は多層基板、1006はＲＦ入力電極、1007はＲＦ出力電極、1008-1009はバイアス電極である。
さらに、移相器やミキサなどのMMICを組み込むことで小型で、製造容易な送信機を１つのパッケージに組み込むことも可能になる。
また、実施の形態１〜６の半導体トランジスタ素子の代わりに、モノリシック増幅器（MMIC）を用いてもよい。

整合回路要素をLTCC等の多層基板に一体成形することで、アセンブリを最小限にでき低コストな整合回路内蔵半導体トランジスタを提供でき、レーダ用最終段高出力増幅器や基地局用高出力増幅器に適用される。

本発明の実施の形態１における整合回路内蔵高出力半導体トランジスタの概略縦断面図である。 本発明の実施の形態２における整合回路内蔵高出力半導体トランジスタの概略縦断面図である。 本発明の実施の形態３における整合回路内蔵高出力半導体トランジスタの概略縦断面図である。 本発明の実施の形態３における整合回路内蔵高出力半導体トランジスタの必要な部分を透視して記載した概略上面図である。 本発明の実施の形態４における整合回路内蔵高出力半導体トランジスタの概略縦断面図である。 本発明の実施の形態４における整合回路内蔵高出力半導体トランジスタの概略上面図である。 本発明の実施の形態５における整合回路内蔵高出力半導体トランジスタの概略縦断面図である。 従来の多段増幅器の回路図である。 本発明の実施の形態６による多段増幅器の回路図である。 本発明の実施の形態７による多段増幅器概略平面図である。 本発明の実施の形態８による多段増幅器概略平面図である。 従来の整合回路内蔵高出力半導体トランジスタの概略平面図である。

符号の説明

101 半導体トランジスタ素子 102,103 高誘電率基板
104,105,110-113 金ワイヤ 106,108 出力側整合回路
107,109 入力側整合回路 114,115 金ワイヤ 116 ＲＦ出力電極
117 ＲＦ入力電極 118 パッケージ 201 メタルプレート
202-208 誘電体層 209 半導体トランジスタ素子 210,211 金ワイヤ
212,213 多層キャパシタ 214-219 信号線路 220-223 GND
302-409 誘電体層 310-312 GND 313-314 信号線路
403 ＲＦ出力電極 405 ＲＦ入力電極 504 安定化抵抗
505 λ/4線路 506 RFブロックのためのキャパシタ 507 バイアス電極
602 電極の層 603 中間層 604 上層 702 上蓋
801-804 パッケージされた整合回路内蔵高出力半導体トランジスタ
805-808 外部回路基板 901 多層基板 902-905 半導体トランジスタ素子
906 ＲＦ入力電極 907 ＲＦ出力電極 908-909 バイアス電極
1001 多層基板 1002-1005 モノリシック増幅器 1006 ＲＦ入力電極
1007 ＲＦ出力電極 1008-1009 バイアス電極

Claims (9)

1. 半導体トランジスタ素子が接合され、整合回路が備えられた多層基板を有する整合回路内蔵半導体トランジスタにおいて、ＲＦ信号入力端子と半導体トランジスタ素子の入力電極の間、または半導体トランジスタ素子の出力電極とＲＦ信号出力端子の間の前記多層基板に半導体トランジスタ素子の整合要素として多層キャパシタを備え、この多層キャパシタの入出力端子の少なくとも一方が多層基板の中層に設けられていることを特徴とする整合回路内蔵半導体トランジスタ。
2. 前記多層キャパシタは半導体トランジスタ素子の入出力電極面との高さの差が最小となる多層基板の中層に出入力端子が設けられて半導体トランジスタ素子と接続され、かつ、外部回路の電極と接続される多層基板の電極はその高さの差が最小となる多層基板の中層に出入力端子が設けられて外部回路と接続されたことを特徴とする請求項１記載の整合回路内蔵半導体トランジスタ。
3. 外部回路からのバイアス電圧を入力するバイアス電極と、このバイアス電極に接続されたλ/4線路とRFブロックのための多層キャパシタで構成されたバイアス回路と、ＲＦ信号入出力端子に夫々接続されたDCブロックのための多層キャパシタを設けたことを特徴とする請求項１または２記載の整合回路内蔵半導体トランジスタ。
4. 半導体トランジスタ素子に向き合う側の多層基板の層を階段状に形成し、階段状の最下段は、その上面に半導体トランジスタ素子の電極と接続される多層基板の入出力線路が形成され、その高さは半導体トランジスタ素子の電極面の高さと同一又は差が最小となるように形成されたことを特徴とする請求項１乃至３の何れかに記載の整合回路内蔵半導体トランジスタ。
5. 多層基板はメタルプレートに接合される半導体トランジスタ素子の位置する部分が刳り抜かれると共に刳り抜かれる空間が段階的に大きくなる誘電体基板を多数積層して、半導体トランジスタ素子に向き合う面の層が階段状に形成され、階段状の最下段の層は、その上面に半導体トランジスタ素子の電極と接続される多層基板の入出力線路が形成され、かつその高さは半導体トランジスタ素子の電極面の高さと同一又は差が最小となるように形成され、最下段以外の階段状部の何れかが蓋をされ空間部分が封止されてパッケージ化されたことを特徴とする請求項１乃至３の何れかに記載の整合回路内蔵半導体トランジスタ。
6. 請求項１〜５に記載の、半導体トランジスタ素子をモノリシック増幅器（MMIC）に置き換えたことを特徴とするモノリシック増幅器。
7. 請求項５記載の整合回路内蔵半導体トランジスタが複数個つなげられて構成されたことを特徴とする多段増幅器。
8. １個の多層基板に複数個の半導体トランジスタ素子が接合され、前記複数個の半導体トランジスタ素子が多段で増幅するよう接続されて1つのパッケージに構成され、パッケージ全体で前記各半導体トランジスタ素子間の整合を取る整合回路が前記多層基板に組み込まれたことを特徴とする多段増幅器。
9. 請求項７または８に記載の、半導体トランジスタ素子をモノリシック増幅器（MMIC）に置き換えたことを特徴とする多段増幅器。

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