JP2020009953A - 半導体装置 - Google Patents

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Abstract

【課題】下段部のクラックを抑制する半導体装置を提供する。【解決手段】銅製のベース１と、ベース上にモリブテン製の緩衝部材２０を介して搭載されたアルミナセラミック製の枠体３０と、枠体を覆うリッドと、を有し、リッドで画定された枠体内の空間に半導体素子を封止した半導体装置である。枠体が、リッドが固定されるシールリングを有したトップ部６０と、トップ部の下方に配置され、半導体素子に信号を入力する入力電極および半導体素子からの信号を出力する出力電極が形成される下段部４０と、入力電極と出力電極の配置方向に形成され、トップ部の下方であって下段部の上方に形成される上段部５０と、を備える。上段部が、入力電極と出力電極の配置方向に交差する方向で、下段部の周囲に形成された上段連絡部５３を有する。【選択図】図３

Description

本発明は、半導体装置に関し、詳細には、ベース上に搭載された枠体内の空間に半導体素子を封止した半導体装置に関する。
この種の半導体装置は、例えば通信機器に設置されており、銅製のベースと、ベース上に搭載されたセラミック製の枠体と、を有し、枠体により形成される空間に半導体素子が封止されている。銅製のベースとセラミック製の枠体とは線膨張係数が違うので、この線膨張係数の違いに起因するクラックが枠体に発生することがある。このため、例えば、特許文献１には、ベース（パッケージ基体）と枠体（外囲器）との間にモリブテン製の緩衝部材（モリブテン板）を介在させることにより、枠体に対するクラックの発生を抑える構造が開示されている。
特開昭５９−１６１８４５号公報
ところで、特許文献１に記載の枠体は、その上方がリッドで覆われており、このリッドが固定されるトップ部（枠体のうちの上部部位）と、このトップ部よりも下方に配置された下段部（枠体のうちの下部部位）とを有し、両者の間に段差が形成され、その段差の段差表面上面に、半導体素子にワイヤボンディングされる電極パッドが設けられている。そして、トップ部と下段部との厚みの差に起因して、トップ部と下段部の境界位置に歪みが集中するので、下段部にクラックが発生することがある。
本発明は、上述のような実情に鑑みてなされたもので、下段部のクラックを抑制する半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、銅製のベースと、該ベース上にモリブテン製の緩衝部材を介して搭載されたアルミナセラミック製の枠体と、該枠体を覆うリッドと、を有し、該リッドで画定された前記枠体内の空間に半導体素子を封止した半導体装置であって、前記枠体が、前記リッドが固定されるシールリングを有したトップ部と、該トップ部の下方に配置され、前記半導体素子に信号を入力する入力電極および前記半導体素子からの信号を出力する出力電極が形成される下段部と、前記入力電極と前記出力電極の配置方向に形成され、前記トップ部の下方であって前記下段部の上方に形成される上段部と、を備え、該上段部が、前記入力電極と前記出力電極の配置方向に交差する方向で、前記下段部の周囲に形成された上段連絡部を有する。
本発明の一態様に係る半導体装置は、銅製のベースと、該ベース上にモリブテン製の緩衝部材を介して搭載されたアルミナセラミック製の枠体と、該枠体を覆うリッドと、を有し、該リッドで画定された前記枠体内の空間に半導体素子を封止した半導体装置であって、前記枠体が、前記リッドが固定されるシールリングを有したトップ部と、該トップ部の下方に配置され、前記半導体素子に信号を入力する入力電極および前記半導体素子からの信号を出力する出力電極が形成される下段部と、前記入力電極と前記出力電極の配置方向に形成され、前記トップ部の下方であって前記下段部の上方に形成される上段部と、を備え、前記下段部が、前記出力電極と同一面上であって前記入力電極および前記出力電極を設けていない箇所に、前記入力電極および前記出力電極とは絶縁される補強用の金属パターンを有する。
上記によれば、下段部に対するクラックの発生を抑制することができる。
本発明の一実施形態に係る半導体装置を説明するための図である。 第１実施例の枠体の外観斜視図である。 （Ａ）は第１実施例の半導体装置の要部平面図、（Ｂ）は（Ａ）のＢ−Ｂ線矢視断面図である。 （Ａ）は第２実施例の半導体装置の要部平面図、（Ｂ）は（Ａ）のＢ−Ｂ線矢視断面図である。
［本発明の実施形態の詳細］
以下、添付図面を参照しながら、本発明に係る半導体装置の具体例について説明する。図１は、本発明の一実施形態に係る半導体装置を説明するための図である。
当該半導体装置は、ベース１、緩衝部材２０、枠体３０、リッド７０を含み、例えば通信機器のフロントエンドに搭載される。なお、図１（Ａ）は、リッド７０を取り外し、枠体３０の内側に搭載されている半導体素子９０を模式的に示している。
図１（Ａ）に示すように、ベース１は銅製のベース本体１０を有する。ベース本体１０の両端には、固定用の螺子（図示省略）を挿通するネジ固定部１１がそれぞれ設けられる。各ネジ固定部１１の間には、ネジ固定部１１よりも薄肉の放熱部１２が設けられる。放熱部１２の中央部分には、図１（Ｂ）に示すように、上方（図示のＺ方向）に突出した載置台１３が形成され、載置台１３上に半導体素子９０が載置されている。
緩衝部材２０はモリブテン製であり、銅製のベース本体１０とアルミナセラミック製の枠体３０との線膨張係数の違いを補償する。緩衝部材２０は、図１（Ｂ）に示すように、板状の緩衝部２２を有し、緩衝部２２の中央には、表面２２ｂと裏面２２ａとを貫通した緩衝開口２１が形成される。載置台１３が緩衝開口２１を貫通し、緩衝部２２の裏面２２ａがベース本体１０に当接し、緩衝部２２の表面２２ｂが枠体３０に当接する。
枠体３０は、図示のＸ方向とＹ方向に延びた計４枚の側壁で囲まれており、外形が正面視四角形状に形成されている。図１（Ｂ）に示すように、枠体３０は、緩衝部材２０に載置される下段部４０と、下段部４０よりも上方に位置する上段部５０と、上段部５０よりも上方に位置してリッド７０に接着されるトップ部６０と、を有している。
リッド７０は例えば金錫製であり、シールリング（図示省略）を介してトップ部６０に固定される。これにより、半導体素子９０は、リッド７０で画定された枠体３０内の空間に気密に封止される。
図２は、第１実施例の枠体の外観斜視図であり、図３（Ａ）は第１実施例の半導体装置の要部平面図、図３（Ｂ）は図３（Ａ）のＢ−Ｂ線矢視断面図である。なお、図３（Ａ）では、枠体３０の構造を理解しやすくするために、載置台１３は図示するが、図１で説明した半導体素子９０やベース本体１０は省略する。
枠体３０の下段部４０は、中央に載置台１３を囲む枠体開口４１と、枠体開口４１の外側に、枠体開口４１を全周に亘って囲む段差表面４２とを有している。
段差表面４２には、入力端子８１と載置台１３との間に、図１で説明した半導体素子９０に信号を入力するための入力電極４３が設けられており、入力電極４３と半導体素子９０はワイヤボンディングされる。また、出力端子８２と載置台１３との間には、半導体素子９０からの信号を出力するための出力電極４４が設けられ、出力電極４４と半導体素子９０もワイヤボンディングされる。入力電極４３は出力電極４４よりも広く形成されている。
一方、枠体３０の上段部５０は、枠体３０内の空間の気密性を高めるために、段差表面４２よりも高く形成されており、トップ部６０と入力電極４３との間、および出力電極４４とトップ部６０との間に、上段表面５２を有している。
そして、上段部５０は、入力電極４３と出力電極４４の配置方向（図示のＹ方向）に交差する方向（図示のＸ方向）に、トップ部６０と下段部４０との高低差を解消するための、上段連絡部５３を有している。より詳しくは、上段連絡部５３は、枠体３０の内壁に沿って下段部４０の周囲に、下段部４０よりも一段高い位置に形成されており、例えば上段表面５２と面一で設けられている。なお、上段連絡部５３は、上段部５０を形成する型の変更によって容易に作成可能である。
トップ部６０と下段部４０とは枠体３０内において厚さの変化が最も大きくなる箇所である。トップ部６０と下段部４０との間に大きな高低差があると、半導体装置を−６５℃〜１７５℃、５０サイクルのヒートサイクル試験を行った場合に、段差表面４２には、トップ部６０と下段部４０との境界位置を起点に、入力電極４３と出力電極４４の配置方向（図示のＹ方向）に交差する方向（図示のＸ方向）に伸びるクラックが発生していた。このクラックはリーク不良を招く要因になる。
しかし、上記のように、上段連絡部５３をトップ部６０と下段部４０との間に形成するので、トップ部６０と下段部４０との大きな高低差に起因してトップ部６０と下段部４０との境界位置に生ずる歪みの集中を緩和でき、段差表面４２に対するクラックの発生を抑制することができる。
上記第１実施例では、上段連絡部５３を設けてトップ部６０と下段部４０との大きな高低差を解消する例を挙げて説明した。しかし、本発明はこの例に限定されない。
図４（Ａ）は第２実施例の半導体装置の要部平面図であり、図４（Ｂ）は図４（Ａ）のＢ−Ｂ線矢視断面図である。
この例の上段部５０もまた、トップ部６０と入力電極４３との間、および出力電極４４とトップ部６０との間に、上段表面５２を有している。一方、下段部４０の段差表面４２は枠体３０の内壁にまで達しており、トップ部６０と下段部４０との間には大きな高低差がある。
しかし、段差表面４２には、出力電極４４と同一面上であって入力電極４３および出力電極４４を設けていない箇所に、補強用の金属パターン４５が設置されている。金属パターン４５は金メッキ（例えば２.５（μｍ）程度の厚さ）で形成され、入力電極４３および出力電極４４とは絶縁される。なお、補強用の金属パターン４５は、出力電極４４と同じ工程で容易に作成できる。
このように、補強用の金属パターン４５を段差表面４２に形成するので、この場合にもトップ部６０と下段部４０との大きな高低差に起因してトップ部６０と下段部４０との境界位置に生ずる歪みの集中を緩和でき、段差表面４２に対するクラックの発生を抑制することができる。
また、図４（Ｂ）に示すように、枠体開口４１に補強用の金属パターン４６を設置してもよい。この場合の補強用の金属パターン４６は、緩衝部材２０を経由してベース本体１０と電気的に接続されたＧＮＤ配線とする。これにより、下段部４０の強度をより一層高くすることができる。
あるいは、段差表面４２よりも外側に位置する枠体３０の内壁に補強用の金属パターン４７を設置することも可能である。この場合も、下段部４０の強度向上に貢献する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１…ベース、１０…ベース本体、１１…ネジ固定部、１２…放熱部、１３…載置台、２０…緩衝部材、２１…緩衝開口、２２…緩衝部、２２ａ…裏面、２２ｂ…表面、３０…枠体、４０…下段部、４１…枠体開口、４２…段差表面、４３…入力電極、４４…出力電極、４５〜４７…補強用の金属パターン、５０…上段部、５２…上段表面、５３…上段連絡部、６０…トップ部、７０…リッド、８１…入力端子、８２…出力端子、９０…半導体素子。

Claims (3)

  1. 銅製のベースと、該ベース上にモリブテン製の緩衝部材を介して搭載されたアルミナセラミック製の枠体と、該枠体を覆うリッドと、を有し、該リッドで画定された前記枠体内の空間に半導体素子を封止した半導体装置であって、
    前記枠体が、前記リッドが固定されるシールリングを有したトップ部と、該トップ部の下方に配置され、前記半導体素子に信号を入力する入力電極および前記半導体素子からの信号を出力する出力電極が形成される下段部と、前記入力電極と前記出力電極の配置方向に形成され、前記トップ部の下方であって前記下段部の上方に形成される上段部と、を備え、
    該上段部が、前記入力電極と前記出力電極の配置方向に交差する方向で、前記下段部の周囲に形成された上段連絡部を有する、半導体装置。
  2. 銅製のベースと、該ベース上にモリブテン製の緩衝部材を介して搭載されたアルミナセラミック製の枠体と、該枠体を覆うリッドと、を有し、該リッドで画定された前記枠体内の空間に半導体素子を封止した半導体装置であって、
    前記枠体が、前記リッドが固定されるシールリングを有したトップ部と、該トップ部の下方に配置され、前記半導体素子に信号を入力する入力電極および前記半導体素子からの信号を出力する出力電極が形成される下段部と、前記入力電極と前記出力電極の配置方向に形成され、前記トップ部の下方であって前記下段部の上方に形成される上段部と、を備え、
    前記下段部が、前記出力電極と同一面上であって前記入力電極および前記出力電極を設けていない箇所に、前記入力電極および前記出力電極とは絶縁される補強用の金属パターンを有する、半導体装置。
  3. 前記下段部が、前記半導体素子の周囲を囲む枠体開口を有し、該枠体開口に前記補強用の金属パターンを設置し、該補強用の金属パターンが、前記緩衝部材を経由して前記ベースと電気的に接続されたＧＮＤ配線である、請求項２に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220044981A1 (en) * 2020-08-04 2022-02-10 Qorvo Us, Inc. Hermetic package for high cte mismatch

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161845A (ja) * 1983-03-04 1984-09-12 Fujitsu Ltd 半導体装置の収容容器
JPS63187651A (ja) * 1987-01-30 1988-08-03 Sumitomo Electric Ind Ltd 集積回路用パツケ−ジ
JPH09307020A (ja) * 1996-05-13 1997-11-28 Shinko Electric Ind Co Ltd セラミックパッケージ
JP2004055985A (ja) * 2002-07-23 2004-02-19 Shinko Electric Ind Co Ltd セラミックパッケージ及び電子装置
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187662A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法
CN108028202B (zh) * 2015-09-24 2021-05-25 夏普株式会社 半导体装置及其制造方法
US20170236769A1 (en) * 2016-02-11 2017-08-17 Thermal Management Solutions, LLC d/b/a SANTIER High thermal conductive hermetic rf packaging

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161845A (ja) * 1983-03-04 1984-09-12 Fujitsu Ltd 半導体装置の収容容器
JPS63187651A (ja) * 1987-01-30 1988-08-03 Sumitomo Electric Ind Ltd 集積回路用パツケ−ジ
JPH09307020A (ja) * 1996-05-13 1997-11-28 Shinko Electric Ind Co Ltd セラミックパッケージ
JP2004055985A (ja) * 2002-07-23 2004-02-19 Shinko Electric Ind Co Ltd セラミックパッケージ及び電子装置
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ

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Publication number Publication date
US10903171B2 (en) 2021-01-26
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US11508672B2 (en) 2022-11-22

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