JP5806096B2

JP5806096B2 - 圧電デバイス

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Publication number: JP5806096B2
Application number: JP2011262680A
Authority: JP
Inventors: 元晴安藤
Original assignee: Kyocera Crystal Device Corp
Current assignee: Kyocera Crystal Device Corp
Priority date: 2011-11-30
Filing date: 2011-11-30
Publication date: 2015-11-10
Anticipated expiration: 2031-11-30
Also published as: JP2013115753A

Description

開示の実施形態は、圧電デバイスに関する。

従来、携帯電話機などの電子機器には、基準信号源やクロック信号源などの信号源が搭載されており、かかる信号源として、圧電素子と集積回路素子とを搭載した圧電デバイスが知られている。

かかる圧電デバイスは、圧電素子と集積回路素子が搭載される基板部に、これら圧電素子と集積回路素子を電気的に接続する配線が形成される（たとえば、特許文献１参照）。

特開２０００−１３８５３３号公報

しかしながら、上記従来の圧電デバイスにおいては、圧電素子に対する気密性の確保を目的として、圧電素子と集積回路素子を電気的に接続する配線が基板部の内層に形成されている。そのため、基板部の薄型化が困難であり、圧電デバイスの低背化の妨げとなっていた。

実施形態の一態様は、上記に鑑みてなされたものであって、低背化を図ることができる圧電デバイスを提供することを目的とする。

実施形態の一態様に係る圧電デバイスは、素子搭載部材と、圧電素子と、集積回路素子と、蓋部材と、を備える。素子搭載部材は、一方の主面に電極パッドが形成された基板部と、前記基板部の外縁に形成される側壁部と、前記基板部の前記一方の主面と前記側壁部とに囲まれた第１の素子搭載領域と、前記基板部の他方の主面と前記側壁部とに囲まれた第２の素子搭載領域とを有する。前記圧電素子は、前記第１の素子搭載領域に配置され、前記電極パッドに接続される。前記集積回路素子は、前記第２の素子搭載領域に配置される。前記蓋部材は、前記第１の素子搭載領域を気密封止する。前記素子搭載部材は、前記電極パッドに電気的に接続された引き出し配線と、前記引き出し配線と前記集積回路素子との間に電気的に接続されたビア導体とをさらに含み、前記ビア導体が前記側壁部に形成される。

実施形態の一態様によれば、低背化を図ることができる圧電デバイスの提供が可能となるという効果を奏する。

図１は、第１の実施形態に係る圧電デバイスの分解斜視模式図である。図２は、図１に示すＡ−Ａ線断面模式図である。図３は、第１の実施形態に係る圧電デバイスの回路ブロック図である。図４は、図１に示す素子搭載部材に形成される配線領域の構成を表す模式図である。図５は、第１配線層の配線状態を示す模式図である。図６は、第２配線層の配線状態を示す模式図である。図７は、図１に示すＢ−Ｂ線断面模式図である。図８は、第２の実施形態に係る圧電デバイスの第１配線層の配線状態を示す模式図である。図９は、第２の実施形態に係る圧電デバイスの第２配線層の配線状態を示す模式図である。図１０は、第３の実施形態に係る圧電デバイスの断面模式図である。図１１は、第４の実施形態に係る圧電デバイスの断面模式図である。図１２は、ビア導体の他の配置例を示す図である。

以下、添付図面を参照して、本願の開示する圧電デバイスの実施形態を詳細に説明する。なお、以下に示す各実施形態によりこの発明が限定されるものではない。

（第１の実施形態）
第１の実施形態に係る圧電デバイスについて、図１および図２を用いて説明する。図１は、第１の実施形態に係る圧電デバイスの分解斜視模式図であり、図２は、図１に示すＡ−Ａ線断面模式図である。なお、以下の説明においては、説明の便宜上、圧電デバイスを搭載する電子機器の図示しない実装ボード側（Ｚ軸の負方向）を下方向と、かかる方向と反対側（Ｚ軸の正方向）を上方向とする。

図１および図２に示すように、第１の実施形態に係る圧電デバイス１は、素子搭載部材１０と、圧電素子２０と、集積回路（Integrated Circuit）素子３０と、蓋部材４０とを備える。かかる圧電デバイス１は、圧電素子２０の振動に応じた出力信号を出力することができる。

素子搭載部材１０は、圧電素子２０および集積回路素子３０を搭載する役割と、圧電素子２０と集積回路素子３０との間、および、集積回路素子３０と外部接続用端子との間をそれぞれ電気的に接続する役割とを兼用する。かかる素子搭載部材１０は、基板部１１と、基板部１１の外縁に形成される側壁部１２とを備える。基板部１１は、基板部１１の一方の主面である上面側に圧電素子搭載領域１７（第１の素子搭載領域の一例に相当）が形成され、基板部１１の他方の主面である下面側に集積回路素子搭載領域１８（第２の素子搭載領域の一例に相当）が形成される。圧電素子搭載領域１７は、基板部１１の上面と側壁部１２とによって囲まれる凹状空間であり、集積回路素子搭載領域１８は、基板部１１の下面と側壁部１２とによって囲まれる凹状空間である。なお、図２においては、基板部１１と側壁部１２との境界は破線で示される。

基板部１１および側壁部１２を備える素子搭載部材１０は、第１絶縁層１３、第２絶縁層１４、第３絶縁層１５およびシールリング１６によって形成される。具体的には、基板部１１は、略矩形平板状の第２絶縁層１４（平板部材の一例に相当）のうちその中央部によって形成される。一方、側壁部１２は、第２絶縁層１４の外周部と、中央部が開口した枠体である絶縁層１３，１５と、中央部が開口したシールリング１６とを含み、これらが積層されて構成される。なお、シールリング１６は、例えば、４２アロイやコバール，リン青銅等の金属によって形成され、中心が打ち抜かれた枠状（環状）の金属部材である。

各絶縁層１３〜１５は、セラミックのシートを所定の形状に切断したシート部材を積層して圧着させ、加熱することによって形成される。各絶縁層１３〜１５には導電ペーストなどがスクリーン印刷によって塗布されて後述する導体（例えば、ビア導体、配線および電極パッドなど）が形成される。なお、以下の説明では、ビア導体、配線および電極パッドなどの導体を単に配線と記載する場合があり、また、配線が形成される領域を配線領域という場合がある。

圧電素子２０は、素子搭載部材１０の圧電素子搭載領域１７に配置される。圧電素子２０は、略矩形の圧電片と、圧電片の両主面にそれぞれ形成された一対の励振電極と、一対の励振電極にそれぞれ電気的に接続された一対の引出電極とを含む。圧電片として、例えば、所定の結晶方位角に従ってカットされた略矩形の水晶基板が用いられる。なお、図１および図２では、いわゆる「平板型」の圧電素子２０を例示したが、例えば、「音叉型」の圧電素子２０を用いることとしてもよい。

圧電素子２０における一対の引出電極は、基板部１１の上面側に形成された一対の電極パッド４１，４２へ導電性接着剤２２によってそれぞれ電気的かつ機械的に接続される。なお、導電性接着剤２２は、例えば、シリコーン樹脂等のバインダーの中に導電フィラーとして導電性粉末（例えば銀粉（Ａｇ））を含有している。

素子搭載部材１０における絶縁層１３上面には略枠状のシールリング１６が設けられ、蓋部材４０の下面には素子搭載部材１０の上面と対向する位置に電極が設けられる。そして、素子搭載部材１０の圧電素子搭載領域１７に圧電素子２０が配置された状態で、蓋部材４０の電極が、素子搭載部材１０のシールリング１６へ、例えば、シーム溶接によって接合される。

素子搭載部材１０における略枠状の下面、すなわち、側壁部１２の下面には、後述するように複数の外部接続用端子４３〜４６（図４参照）が形成される。これら外部接続用端子４３〜４６は、電子機器の実装ボード上の電極に接続される。

また、素子搭載部材１０の集積回路素子搭載領域１８には、集積回路素子３０が配置される。絶縁層１５の下面には、後述するように複数の電極パッド９１〜９６（図４参照）が形成されており、かかる電極パッド９１〜９６に集積回路素子３０に形成された端子Ｔ１〜Ｔ６が接続される。電極パッド９１〜９６と端子Ｔ１〜Ｔ６との接続は、例えば、ＧＧＩ接合（ＧＯＬＤＴＯＧＯＬＤＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ：金―金接合）や半田接合等により金や半田等の導電性接着剤２１によって行われる。

図３は、圧電デバイス１の回路ブロック図である。図３に示すように、圧電デバイス１は、圧電素子２０と、集積回路素子３０と、外部接続用端子４３〜４６とを備える。かかる圧電デバイス１は、外部接続用端子４６にグランド電位が印加され、外部接続用端子４３に電源電圧ＶＣＣが入力されて動作する。

集積回路素子３０は、発振回路５１と、バッファ回路５２と、スイッチＳＷと、端子Ｔ１〜Ｔ６とを備える。かかる集積回路素子３０は、端子Ｔ６にグランド電位が印加され、端子Ｔ１に電源電圧ＶＣＣが入力されて動作する。

発振回路５１は、端子Ｔ３，Ｔ４を介して圧電素子２０における一対の引出電極に接続される。かかる発振回路５１は、圧電素子２０を所定の周波数で発振させて圧電素子２０の発振周波数に応じた信号を生成する。なお、発振回路５１は、温度補償回路を含んでいてもよい。

発振回路５１によって生成された信号はバッファ回路５２へ入力される。バッファ回路５２の出力は端子Ｔ５を介して外部接続用端子４５に接続されており、圧電素子２０の発振周波数に応じた信号が外部接続用端子４５から外部へ出力される。バッファ回路５２には、スイッチＳＷを介して電源電圧ＶＣＣが入力される。スイッチＳＷは、端子Ｔ２を介して外部接続用端子４４に接続され、外部接続用端子４４へ入力される制御信号ＣＯＮＴによって制御される。

第１の実施形態に係る素子搭載部材１０には、圧電素子２０と集積回路素子３０とを接続する配線や、集積回路素子３０と外部接続用端子４３〜４６とを接続する配線などを含む配線領域が形成される。以下、素子搭載部材１０に形成される配線領域について具体的に説明する。

図４は、素子搭載部材１０に形成される配線領域の構成を表す模式図である。図４に示すように、素子搭載部材１０に形成される配線領域５５は、第１配線層５６と、第２配線層５７と、第３配線層５８とを備える。なお、図４においては、第１配線層５６および第２配線層５７において、基板部１１と側壁部１２との境界は破線で示される。また、説明の便宜上、各層５６〜５８の間隔を等間隔にしており、また、厚み方向（Ｚ方向）に形成される導体は省略し、破線でその導体による接続関係を示している。

図４に示すように、第１配線層５６のうち基板部１１の領域には、圧電素子２０における一対の引出電極が接続される一対の電極パッド４１，４２が形成される。圧電素子２０の下方には、電極パッド４１，４２以外のパターンは形成されていない。したがって、圧電素子２０が振動等によって、仮に、基板部１１の主面に接触した場合であっても、圧電デバイス１の特性への影響を抑制することができる。

また、第２配線層５７のうち基板部１１の領域には、集積回路素子３０に形成された端子Ｔ１〜Ｔ６が接続される複数の電極パッド９１〜９６が形成される。電極パッド９１は外部接続用端子４３と電気的に接続され、電極パッド９２は外部接続用端子４４と電気的に接続され、電極パッド９５は外部接続用端子４５と電気的に接続され、電極パッド９６は外部接続用端子４６と電気的に接続される。

一方、電極パッド９３，９４は、配線を介して一対の電極パッド４１，４２に電気的に接続される。ここで、電極パッド９３，９４と電極パッド４１，４２との間の配線について、具体的に説明する。図５は、第１配線層５６の配線状態を示す図である。図５においては、基板部１１と側壁部１２との境界は破線で示される。

図５に示すように、第１配線層５６には、側壁部１２において一対の電極パッド４１，４２と一端が接続される引き出し配線６１，６２が形成される。また、第１配線層５６には側壁部１２において、引き出し配線６１，６２の他端と接続されるビア導体６３，６４が形成される。

このように、第１の実施形態に係る圧電デバイス１では、引き出し配線６１，６２およびビア導体６３，６４が側壁部１２の内部に形成される。すなわち、引き出し配線６１，６２およびビア導体６３，６４は、基板部１１には形成されない。そのため、第１配線層５６における基板部１１の領域を小さくすることが可能となる。なお、ビア導体６３，６４の周囲に形成される円形状導体の一部は、基板部１１の領域に配置されるが、かかる円形状導体の全てを側壁部１２の内部に配置してもよい。

また、ビア導体６３，６４が側壁部１２の内部に形成されることから、圧電素子搭載領域１７に対向する基板部１１の内部にビア導体６３，６４が形成されない。そのため、圧電素子搭載領域１７の気密性を確保することができ、これにより、圧電デバイス１の低背化を図ることができる。

一方、仮に、圧電素子搭載領域１７に接する基板部にビア導体６３，６４を形成する場合、圧電素子搭載領域１７の気密性を確保するために基板部１１の内部に配線層が形成される。具体的には、基板部１１の上面から基板部１１の内層へのビア導体と基板部１１の内層から基板部１１の下面へのビア導体とを異なる位置に配置することで、圧電素子搭載領域１７の気密性が確保される。

このように、圧電素子搭載領域１７に接する基板部１１にビア導体を形成する場合には、圧電素子搭載領域１７の気密性を確保するために基板部１１の内部に配線層が形成されるが、第１の実施形態に係る圧電デバイス１では、ビア導体６３，６４が側壁部１２の内部に形成される。そのため、基板部１１の内部に配線層を形成することなく圧電素子搭載領域１７の気密性を確保することができる。これにより、基板部１１の内部に配線層を形成する場合に比べ、圧電デバイス１の低背化を図ることができる。

また、第１配線層５６において、電極パッド４１，４２は、基板部１１の上面と側壁部１２の内部とに跨がって形成される。そのため、電極パッド４１，４２の一部が側壁部１２によって保持され、電極パッド４１，４２の第２絶縁層１４に対する固着性を向上させることができる。したがって、圧電デバイス１の品質を向上させることができる。

図６は、第２配線層５７の配線状態を示す図であり、図７は、図１に示すＢ−Ｂ線断面模式図である。図６および図７においては、基板部１１と側壁部１２との境界は破線で示される。図６に示すように、第２配線層５７には、ビア導体６３に一端が接続される配線パターン６５と、ビア導体６４に一端が接続される配線パターン６６とが形成される。配線パターン６５の他端は電極パッド９３に接続され、配線パターン６６の他端は電極パッド９４に接続される。

本実施形態に係る圧電デバイス１では、ビア導体６３，６４は、第２配線層５７においても側壁部１２の内部に形成される。すなわち、ビア導体６３，６４は、第２配線層５７において基板部１１には形成されない。そのため、第２配線層５７における基板部１１の領域を有効に活用できる。

また、図７に示すように、ビア導体６３，６４は外部に露出する位置になく側壁部１２の内部に形成されることから、圧電素子搭載領域１７の気密性をより高めることができる。しかも、ビア導体６３，６４は、側壁部１２を構成する絶縁層１３，１５間で挟まれることになることから、ビア導体６３，６４を含む領域が保護される。これにより、ビア導体６３，６４周囲の強度をより高めることが可能となり、圧電デバイス１の品質を高めることができる。

また、図６に示す一対のモニタパッド８１，８２は、圧電素子２０に接続される。かかるモニタパッド８１，８２は、圧電素子２０の特性を測定するために用いられる。具体的には、素子搭載部材１０に圧電素子２０を搭載した後、集積回路素子３０を素子搭載部材１０に搭載する前に、モニタパッド８１，８２に計測ピンの先端が押しつけられる。そして、モニタパッド８１，８２に計測ピンを介して計測用回路が接続され、かかる計測用回路によって圧電素子２０の発振周波数やクリスタルインピーダンス等の特性が測定される。

図６に示すように、圧電素子２０の一方の電極に接続される電極パッド９３には、モニタパッド８１が接続され、圧電素子２０の他方の電極に接続される電極パッド９４には、モニタパッド８２が接続される。第２配線層５７のうち基板部１１の領域には、圧電素子２０の電極と接続されるビア導体６３，６４が電極パッド９１〜９６で囲まれる領域に形成されないことから、電極パッド９１〜９６で囲まれる領域全体に亘ってモニタパッド８１，８２を配置することが可能となる。したがって、モニタパッド８１，８２を広く形成することができ、計測ピンを精度良く接触させることができる。

上述してきたように、第１の実施形態に係る圧電デバイス１の素子搭載部材１０では、基板部１１と、基板部１１の外縁に形成される側壁部１２とを備える。基板部１１には、電極パッド４１，４２が形成される。また、素子搭載部材１０において、基板部１１の一方の主面と側壁部１２とによって囲まれる圧電素子搭載領域１７が形成され、基板部１１の他方の主面と側壁部１２とによって囲まれる集積回路素子搭載領域１８が形成される。

そして、素子搭載部材１０は、電極パッド４１，４２に電気的に接続された引き出し配線６１，６２と、引き出し配線６１，６２および集積回路素子３０に電気的に接続されたビア導体６３，６４とを有し、ビア導体６３，６４が側壁部１２に形成される。

したがって、基板部１１の内部に配線層を形成することなく圧電素子搭載領域１７の気密性を確保することができ、基板部１１の内部に配線層を形成する場合に比べて、圧電デバイス１の低背化を図ることができる。

ところで、上述した第１の実施形態では、素子搭載部材１０の形状およびビア導体６３，６４の配置についての一例を例示した。しかしながら、素子搭載部材の形状やビア導体の配置には種々のバリエーションが存在する。そこで、以下に示す各実施形態では、その他のバリエーションの一例について示すこととする。

また、以下に示す各実施形態においては、上述した第１の実施形態の構成要素に対応する構成要素には同一の符合を付し、第１の実施形態と重複する説明については適宜、省略する。

（第２の実施形態）
次に、第２の実施形態に係る圧電デバイスについて、図８および図９を用いて説明する。図８は、第１配線層の配線状態を示す模式図であり、図９は、第２配線層の配線状態を示す模式図である。なお、図８および図９に示す模式図は、図５および図６に示す模式図に対応する図である。

第１の実施形態に係る圧電デバイス１では、側壁部１２のうち長手方向（Ｙ方向）に延伸する側壁領域にビア導体６３，６４が形成されるが、第２の実施形態に係る圧電デバイス１Ａでは、図８および図９に示すように、側壁部１２のうち短手方向（Ｘ方向）に延伸する側壁領域にビア導体６３，６４が形成される。そして、第２配線層５７においては、ビア導体６３がモニタパッド８１を介して電極パッド９３に接続され、ビア導体６４がモニタパッド８２を介して電極パッド９４に接続される。

かかる圧電デバイス１Ａでは、第１の実施形態に係る圧電デバイス１と同様に、ビア導体６３，６４は側壁部１２Ａの内部に形成されることから、圧電素子搭載領域１７の気密性が確保される。これにより、基板部１１の内部に配線層を形成する場合に比べて、圧電デバイス１Ａの低背化を図ることができる。

また、ビア導体６３，６４は、側壁部１２Ａを構成する絶縁層１３，１５間で挟まれることになることから、ビア導体６３，６４を含む領域が保護される。これにより、ビア導体６３，６４周囲の強度をより高めることが可能となり、圧電デバイス１Ａの品質を高めることができる。

（第３の実施形態）
次に、第３の実施形態に係る圧電デバイスについて、図１０を用いて説明する。図１０は、第３の実施形態に係る圧電デバイスの断面模式図である。なお、図１０に示す断面模式図は、図７に示す断面模式図に対応する図である。

図１０に示すように、第３の実施形態に係る圧電デバイス１Ｂでは、側壁部１２Ｂを形成する絶縁層１５のＸ方向の厚みが第１の実施形態に係る圧電デバイス１と異なる。具体的には、絶縁層１５がビア導体６３，６４よりも圧電デバイス１Ｂの外周側にあり、ビア導体６３，６４が上下方向において集積回路素子搭載領域１８と対向する位置にある。

このように、第３の実施形態に係る圧電デバイス１Ｂでは、ビア導体６３，６４が集積回路素子搭載領域１８と対向する位置にある場合であっても、圧電素子搭載領域１７に接する基板部１１にはビア導体６３，６４が形成されないことから、圧電素子搭載領域１７の気密性が確保される。

また、ビア導体６３，６４が形成される基板部１１の領域が側壁部１２Ｂを形成する第１絶縁層１３によって支持される。そのため、ビア導体６３，６４周囲の強度を高めることが可能となり、圧電デバイス１Ｂの品質を高めることができる。

（第４の実施形態）
次に、第４の実施形態に係る圧電デバイスについて、図１１を用いて説明する。図１１は、第４の実施形態に係る圧電デバイスの断面模式図である。なお、図１１に示す断面模式図は、図７に示す断面模式図に対応する図である。

図１１に示すように、第４の実施形態に係る圧電デバイス１Ｃでは、第３絶縁層１５の下面に基板部としての第４絶縁層１９が設けられ、かかる第４絶縁層１９の上面に上述した第２配線層５７が形成され、下面に上述した第３配線層５８が形成される。

かかる圧電デバイス１Ｃでは、側壁部１２Ｃにおける第２絶縁層１４から第３絶縁層１５にかけてビア導体６３，６４が形成される。すなわち、ビア導体６３，６４は側壁部１２Ｃの内部に形成される。したがって、第１および第２の実施形態に係る圧電デバイス１，１Ａと同様に、ビア導体６３，６４は側壁部１２Ｃの内部に形成され、圧電素子搭載領域１７の気密性が確保される。

さらに、ビア導体６３，６４は、側壁部１２Ｃを構成する絶縁層１３，１９間で挟まれることになることから、ビア導体６３，６４を含む領域が保護される。これにより、ビア導体６３，６４周囲の強度をより高めることが可能となり、圧電デバイス１Ｃの品質を高めることができる。

以上のように、上記各実施形態に係る圧電デバイス１，１Ａ〜１Ｃの素子搭載部材は、電極パッド４１，４２に電気的に接続された引き出し配線６１，６２と、引き出し配線６１，６２および集積回路素子３０に電気的に接続されたビア導体６３，６４とを有し、ビア導体６３，６４が側壁部１２，１２Ａ〜１２Ｃに形成される。したがって、基板部１１の内部に配線層を形成することなく圧電素子搭載領域１７の気密性を確保することができ、基板部１１の内部に配線層を形成する場合に比べて、圧電デバイス１，１Ａ〜１Ｃの低背化を図ることができる。

さらなる効果や変形例は、当業者によって容易に導き出すことができる。このため、本発明のより広範な態様は、以上のように表しかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付の特許請求の範囲およびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。

例えば、上述した実施形態では、側壁部１２のうち長手方向に延伸する側壁領域にビア導体６３，６４を形成する例、および、側壁部１２Ａのうち短手方向に延伸する側壁領域にビア導体６３，６４を形成する例を示したが、これに限定されるものではない。例えば、側壁部のうち長手方向に延伸する側壁領域にビア導体６３を形成し、側壁部のうち短手方向に延伸する側壁領域にビア導体６４を形成するようにしてもよく、その逆でもよい。

また、集積回路素子３０の端子数や端子配列も上述した実施形態に示した端子数や端子配列に限定されるものではなく、種々の変更が可能である。

また、上述した実施形態では、ビア導体６３，６４の全領域が側壁部１２，１２Ａ〜１２Ｃ内に配置される例を示したが、これに限定されるものではない。ビア導体６３，６４の全領域が側壁部１２，１２Ａ〜１２Ｃ内に配置されることがより好ましいが、例えば、図１２に示すように、ビア導体６３，６４の一部が側壁部１２に配置され、残りの部分が基板部１１に配置されるようにしてもよい。このように、ビア導体６３，６４の一部が基板部１１に配置される場合であっても、気密性の確保の点から有効である。ビア導体６３，６４と側壁部１２Ａ〜１２Ｃとの関係についても同様である。なお、図１２において、基板部１１と側壁部１２との境界は破線で示される。

１，１Ａ，１Ｂ，１Ｃ圧電デバイス
１０素子搭載部材
１１基板部
１２，１２Ａ，１２Ｂ，１２Ｃ側壁部
１３第１絶縁層
１４第２絶縁層
１５第３絶縁層
１６シールリング
１７圧電素子搭載領域
１８集積回路素子搭載領域
１９第４絶縁層
２０圧電素子
３０集積回路素子
４０蓋部材
４１，４２電極パッド
６１，６２引き出し配線
６３，６４ビア導体

Claims

一方の主面に電極パッドが形成された基板部と、前記基板部の外縁に形成される側壁部と、前記基板部の前記一方の主面と前記側壁部とに囲まれた第１の素子搭載領域と、前記基板部の他方の主面と前記側壁部とに囲まれた第２の素子搭載領域とを有する素子搭載部材と、
前記第１の素子搭載領域に配置され、前記電極パッドに接続される圧電素子と、
前記第２の素子搭載領域に配置される集積回路素子と、
前記第１の素子搭載領域を気密封止する蓋部材と、を備え、
前記素子搭載部材は、前記電極パッドに電気的に接続された引き出し配線と、前記引き出し配線と前記集積回路素子との間に電気的に接続されたビア導体とをさらに含み、前記ビア導体が前記側壁部に形成され、
前記電極パッドの一部が前記側壁部に形成され、
前記側壁部に形成された前記電極パッドの一部に前記引き出し配線が接続され、当該引き出し配線が前記側壁部に形成される
ことを特徴とする圧電デバイス。
前記基板部は、板状部材の中央部によって形成され、
前記側壁部は、前記板状部材の外周部と、前記板状部材の外周部の一方の主面上に形成される枠部材と、前記枠部材上に積層され、前記蓋部材と接合される枠状の金属部材とを含む
ことを特徴とする請求項１に記載の圧電デバイス。