CN106449541A - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN106449541A
CN106449541A CN201610647582.1A CN201610647582A CN106449541A CN 106449541 A CN106449541 A CN 106449541A CN 201610647582 A CN201610647582 A CN 201610647582A CN 106449541 A CN106449541 A CN 106449541A
Authority
CN
China
Prior art keywords
top surface
layer
heat dissipating
semiconductor chip
dissipating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610647582.1A
Other languages
English (en)
Inventor
任允赫
奥列格·费根森
金相壹
金永培
金志澈
睦承坤
河丁寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202210890179.7A priority Critical patent/CN115084047A/zh
Publication of CN106449541A publication Critical patent/CN106449541A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical Or Physical Treatment Of Fibers (AREA)

Abstract

公开了一种半导体封装件。半导体封装件可以包括：封装基底；半导体芯片，安装在封装基底上以具有面对封装基底的底表面和与底表面相对的顶表面；模制层，设置在封装基底上以包封半导体芯片；以及散热层，设置在半导体芯片的顶表面上。模制层可以具有基本上与半导体芯片的顶表面共面的顶表面，半导体芯片的顶表面和模制层的顶表面可以具有彼此不同的表面粗糙度。

Description

半导体封装件
本申请要求于2015年8月13日提交到韩国知识产权局的第10-2015-0114836号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的示例实施例涉及半导体器件，具体地说，涉及半导体封装件及其制造方法。
背景技术
使用具有不同热膨胀系数的各种材料用于半导体封装件，这种材料间不同的热膨胀系数的差异会导致半导体封装件的翘曲。半导体封装件的翘曲会导致在制造过程和/或半导体产品的操作中的故障。此外，可能在半导体产品中发生电磁干扰(EMI)，这会导致半导体产品的热问题和失灵问题。因此，在各种环境下，防止、减少和/或抑制半导体的热特性和电学特性的劣化可以是有益的。
发明内容
发明构思的示例实施例提供了具有改善的热特性的半导体封装件及其制造方法。
发明构思的其它示例实施例提供了具有改善的翘曲特性的半导体封装件及其制造方法。
发明构思的又一些示例实施例提供了具有改善的电学特性的半导体封装件及其制造方法。
发明构思的再一些示例实施例提供了能够以高产率制造的半导体封装件及其制造方法。
根据发明构思的一些方面，半导体封装件可以包括通过冷喷涂工艺形成在半导体芯片的表面上的散热层。
根据发明构思的一些方面，可以将散热层形成为与半导体芯片直接接触并且这能够使热传递的损失最小化。
根据发明构思的一些方面，可以按照使散热层的压缩力具有能够防止半导体封装件受翘曲问题困扰的力度的方式来配置散热层。
根据发明构思的一些方面，可以按照不在构成层叠封装型半导体封装件的上封装件和下封装件之间的间隙中形成EMI屏蔽层的方式执行冷喷涂工艺。
根据发明构思的一些方面，由于不在间隙中形成EMI屏蔽层，所以能够防止EMI屏蔽层与上封装件和下封装件的连接端子相接触并且因此防止短路发生。
根据发明构思的一些方面，可以执行冷喷涂工艺以在层叠封装型半导体封装件的下封装件上形成中介件。
根据发明构思的一些方面，中介件可以被配置为提供上封装件和下封装件之间的电连接通路并且抑制与散热和翘曲有关的技术问题。
根据发明构思的示例实施例，半导体封装件可以包括：半导体芯片，安装在封装基底上，所述半导体芯片具有面对封装基底的底表面和与底表面相对的顶表面；模制层，设置在封装基底上以包封半导体芯片；以及散热层，设置在半导体芯片的顶表面上。模制层可以具有基本上与半导体芯片的顶表面共面的顶表面，半导体芯片的顶表面和模制层的顶表面可以具有彼此不同的表面粗糙度。
在一些实施例中，半导体芯片的顶表面的表面粗糙度可以小于模制层的顶表面的表面粗糙度。
在一些实施例中，散热层可以与半导体芯片的顶表面直接接触。
在一些实施例中，散热层可以从半导体芯片的顶表面朝向模制层的顶表面延伸并且可以与模制层的顶表面直接接触。
在一些实施例中，散热层可以包括与半导体芯片的顶表面面对的底表面和与散热层的底表面相对的顶表面，所述散热层的顶表面可以是不平坦的。
在一些实施例中，散热层可以包括邻近于半导体芯片的顶表面的第一金属层和设置在第一金属层上的第二金属层。第二金属层可以包含其热导率高于第一金属层的热导率的第二金属，第一金属层可以包含抑制第二金属扩散到半导体芯片中的第一金属。
在一些实施例中，第一金属可以包含铝(Al)，第二金属可以包含铜(Cu)。
在一些实施例中，第一金属层和第二金属层之间的界面可以是不平坦的。
在一些实施例中，封装基底可以包括设置在封装基底的顶表面的边缘区域上的接地焊盘，散热层可以包括设置为穿过模制层并电连接到接地焊盘的接地接触件。
在一些实施例中，封装基底可以包括设置在封装基底的顶表面的边缘区域上的接地焊盘，散热层可以包括朝向封装基底的顶表面的边缘区域延伸并且连接到接地焊盘的接地接触件。
在一些实施例中，封装基底可以包括设置在封装基底的边缘区域的侧表面上的接地焊盘，散热层可以包括设置为覆盖封装基底的边缘区域的侧表面并且连接到接地焊盘的接地接触件。
根据发明构思的示例实施例，半导体封装件可以包括：封装基底，包括彼此面对的顶表面和底表面；半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的底表面相对的顶表面；模制层，设置在封装基底上以包围半导体芯片并且具有与半导体芯片的顶表面共面的顶表面；以及散热层，设置在半导体芯片和模制层上。散热层可以与半导体芯片的顶表面和模制层的顶表面直接接触，半导体芯片的顶表面可以具有比模制层的顶表面的表面粗糙度小的表面粗糙度。
在一些实施例中，散热层可以包括与半导体芯片的顶表面和模制层的顶表面直接接触的底表面以及与散热层的底表面相对的顶表面，所述散热层的顶表面可以是不平坦的。
在一些实施例中，散热层可以设置为在封装基底的顶表面上具有均匀的厚度。
在一些实施例中，散热层可以设置为在封装基底的顶表面上具有不均匀的厚度。
在一些实施例中，散热层可以设置为完全地覆盖半导体芯片的顶表面和模制层的顶表面。
在一些实施例中，散热层可以设置为覆盖半导体芯片的顶表面的一部分和模制层的顶表面的一部分。
根据发明构思的示例实施例，半导体封装件可以包括：封装基底，包括彼此面对的顶表面和底表面；半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的所述底表面相对的顶表面；模制层，设置在封装基底的顶表面上以包围半导体芯片并且具有与半导体芯片的顶表面共面的顶表面；以及散热层，覆盖半导体芯片和模制层。散热层可以在散热层与半导体芯片之间的第一界面处接触半导体芯片。散热层可以在散热层与模制层之间的第二界面处接触模制层。第一界面和第二界面可以是不平坦的。
在一些实施例中，第一界面可以具有第一表面粗糙度，第二界面可以具有比第一表面粗糙度大的第二表面粗糙度。
在一些实施例中，散热层可以具有与第一界面相对的顶表面，散热层的顶表面可以是不平坦的或平坦的。
根据发明构思的其它示例实施例，一种制造半导体封装件的方法可以包括以下步骤：设置封装基底，在封装基底上安装有具有彼此面对的顶表面和底表面的半导体芯片并且在封装基底上设置有包封半导体芯片且暴露半导体芯片的顶表面的模制层；以及将金属粉末设置在封装基底上以形成覆盖半导体芯片和模制层的散热层。模制层可以形成为具有与半导体芯片的顶表面共面的顶表面，半导体芯片的顶表面可以具有与模制层的顶表面的表面粗糙度不同的表面粗糙度。
在一些实施例中，封装基底可以具有第一温度。散热层的形成步骤可以包括将金属粉末设置在封装基底上。金属粉末可以具有高于第一温度的第二温度。
在一些实施例中，散热层的形成步骤可以包括：形成包含处于第二温度的金属粉末的金属层，并且将所述金属层从第二温度冷却到低于第二温度的第三温度。金属层可以具有通过将所述金属层从第二温度冷却到第三温度而产生的压缩力。
在一些实施例中，封装基底的设置可以包括设置处于第一温度的具有弯曲的形貌的封装基底，散热层的形成可以按照将金属层的压缩力施加到具有弯曲的形貌的封装基底的方式来执行以使封装基底平坦化。
在一些实施例中，散热层的形成可以包括在半导体芯片的顶表面和模制层的顶表面上形成具有均匀厚度的金属层。
在一些实施例中，散热层的形成可以包括在半导体芯片的顶表面和模制层的顶表面上形成具有不均匀厚度的金属层。
在一些实施例中，散热层的形成可以包括将包含至少一种金属的金属粉末设置在封装基底上以形成具有单层结构的金属层。
在一些实施例中，散热层的形成包括将包含第一金属的第一金属粉末设置在封装基底上以形成第一金属层，将包含第二金属的第二金属粉末设置在第一散热层上以形成堆叠在第一金属层上的第二金属层。第二金属可以具有高于第一金属的热导率。
在一些实施例中，第二金属层的形成可以包括在第一金属层和第二金属层之间形成不平坦的界面。
在一些实施例中，可以执行散热层的形成步骤，以使半导体芯片和模制层具有不平坦的顶表面。半导体芯片的不平坦的顶表面可以具有第一表面粗糙度，模制层的不平坦的顶表面可以具有高于第一表面粗糙度的第二表面粗糙度。
在一些实施例中，散热层可以具有与半导体芯片的顶表面邻近的底表面和与散热层的底表面相对的顶表面。可以执行散热层的形成步骤，以使散热层的顶表面具有第三表面粗糙度的不平坦表面，第三表面粗糙度可以与第一表面粗糙度和第二表面粗糙度之一基本相等或不同。
在一些实施例中，散热层的形成还可以包括打磨散热层的顶表面以使散热层具有平坦的顶表面。
根据发明构思的其它示例实施例，一种制造半导体封装件的方法可以包括以下步骤：设置封装基底，在封装基底上安装有具有彼此面对的顶表面和底表面的半导体芯片，并且在封装基底上设置有包封半导体芯片且具有与半导体芯片的顶表面共面的顶表面的模制层；以及将金属粉末设置在封装基底上以形成覆盖半导体芯片的顶表面和模制层的顶表面的散热层。散热层可以包括与半导体芯片的顶表面和模制层的顶表面邻近的底表面以及与散热层的底表面相对的顶表面。散热层的底表面可以与半导体芯片的顶表面相接触以限定第一界面，散热层的底表面可以与模制层的顶表面相接触以限定其表面粗糙度大于第一界面的表面粗糙度的第二界面。
在一些实施例中，封装基底的设置可以包括设置处于第一温度的具有弯曲的形貌的封装基底，散热层的形成可以包括在具有弯曲的形貌的封装基底上设置金属粉末以在半导体芯片的顶表面和模制层的顶表面上形成具有比第一温度高的第二温度的金属层。
在一些实施例中，散热层的形成可以包括将金属层从第二温度冷却到比第二温度低的温度，金属层可以具有由金属层的冷却而产生的压缩力，金属层的压缩力可以用来使具有弯曲的形貌的封装基底平坦化。
在一些实施例中，散热层的形成可以包括通过具有弯曲的形貌的封装基底形成具有基本均匀或变化的厚度的金属层。
在一些实施例中，封装基底可以设置为包括接地焊盘，散热层的形成还可以包括形成与接地焊盘连接的接地连接件。
根据发明构思的其它示例实施例，一种制造半导体封装件的方法可以包括以下步骤：设置处于低温度的具有弯曲的形貌的基体，所述基体包括封装基底、安装在封装基底上的半导体芯片和包封半导体芯片的模制层；并且在具有弯曲的形貌的基体上设置高温度的金属粉末以形成覆盖基体的金属层。金属层可以具有在金属层从高温度冷却时产生的并且施加到基体的压缩力以使具有弯曲的形貌的基体平坦化。
在一些实施例中，金属层可以形成为具有单层或多层结构并且与半导体芯片直接接触。
在一些实施例中，半导体芯片和模制层中的每个可以具有与金属层直接接触的表面，半导体芯片的表面可以具有比模制层的表面的表面粗糙度小的表面粗糙度。
一些发明构思的示例实施例涉及一种半导体封装件，所述半导体封装件包括：封装基底，包括彼此面对的顶表面和底表面；半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的底表面相对的顶表面；模制层，设置在封装基底的顶表面上以包围半导体芯片并且覆盖半导体芯片的顶表面；以及散热层，设置在半导体芯片和模制层上。在一些实施例中，散热层与模制层的顶表面直接接触并且与半导体芯片的顶表面分隔开。
在一些实施例中，散热层包括与模制层的顶表面直接接触并且与半导体芯片的顶表面分开的底表面和与散热层的底表面相对的顶表面。一些实施例提供了散热层，所述散热层的顶表面是不平坦的。
一些实施例提供了散热层，所述散热层在封装基底的顶表面上具有均匀的厚度。在一些实施例中，散热层在封装基底的顶表面上具有不均匀的厚度。
一些实施例提供了散热层，所述散热层包括与模制层的顶表面邻近的第一金属层和设置在第一金属层上的第二金属层。在一些实施例中，第二金属层包含其热导率高于第一金属层的热导率的第二金属。一些实施例提供了第一金属包含铝(Al)，第二金属包含铜(Cu)。
在一些实施例中，第一金属层和第二金属层之间的界面是不平坦的。
虽然没有针对此的具体描述，但要注意的是，相对于一个实施例描述的发明构思的各个方面可以并入不同的实施例中。即，任意实施例的全部实施例和/或特征可以以任意方式和/或组合方式进行组合。本发明构思的这些和其它目标和/或方面在下面阐述的说明书中进行详细说明。
附图说明
通过下面结合附图进行的简要说明，将更清楚地理解示例实施例。附图代表如这里所描述的非限制性示例实施例。
图1A至图1D是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图1E是示出图1D的一部分的放大剖视图。
图1F至图1H是示出图1E的变型示例的剖视图。
图2是示出根据对比示例的半导体封装件的剖视图。
图3A和图3B是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可能发生的半导体封装件的翘曲现象的示例的剖视图。
图4A至图4C是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可以使用的散热层的示例的剖视图。
图5A至图5C是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的冷喷涂工艺的俯视图。
图6A至图6E是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可以使用的散热层的示例的俯视图。
图7A至图7G是示出图1D的变型示例的剖视图。
图8A至图8F是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图9是示出根据对比示例的半导体封装件的剖视图。
图10A至图10B是示出图8F的变型示例的剖视图。
图10C是示出图10B的一部分的放大剖视图。
图11A至图11D是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图12A至图12C是示出图11A至图11C的变型示例的俯视图。
图13A是示出包括图11D的半导体封装件的层叠封装(PoP)半导体封装件的剖视图。
图13B是示出图13A的变型示例的剖视图。
图14A至图14D和图14F是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图14E是示出图14D的一部分的放大剖视图。
图15A至图15D是示出图14F的变型示例的剖视图。
图16A至图16F是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图16G是示出图16F的一部分的放大俯视图。
图17A至图17B是示出图16F的变型示例的剖视图。
图18A至图18E是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
图19A至图19E是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
应该注意的是，这些附图是为了示出在某些实施例中使用的方法、结构和/或材料的一般特征，以及补充下面提供的书面描述。然而，这些附图不是按比例的，不会精确反映任意给定实施例的精确的结构或性能特性，并且不应被解释为限定或限制示例实施例包括的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同附图中使用相似或相同的附图标记是为了表示存在相似或相同的元件或特征。
具体实施方式
现在，将参照示出示例实施例的附图更充分地描述发明构思的示例实施例。然而，可按照许多不同形式实施发明构思的示例实施例，并且不应将本公开理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将是彻底且完全的，并且这些实施例将示例实施例的构思全面地传达给本领域普通技术人员。在附图中，为了清楚起见，层和区域的厚度被夸大了。附图中相同的参考标号表示相同的元件，因此将省略它们的描述。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。贯穿全文，相同的标号表示相同的元件。当在此使用时，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。用于描述元件或层之间关系的其它词语应该以类似的方式进行解释(例如，“在……之间”与“直接在……之间”，“相邻于”与“直接相邻于”，“在……之上”与“直接在……之上”)。
将理解的是，虽然在这里可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语所限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开来。因此，在不脱离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为便于描述，这里可使用空间相对术语(诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等)来描述附图中示出的一个元件或特征与另一个或多个元件或特征的关系。将理解的是，除在附图中描述的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在……下方”可包含上方和下方两种方位。装置可以另外定向(旋转90度或在其它方位)，并且对在此使用的空间相对描述符做出相应的解释。
这里使用的术语仅出于描述特定实施例的目的，而不意在限制示例实施例。如这里使用的，除非上下文另外清楚指出，否则单数形式的“一个(种/者)”和“该/所述”也意图包括复数形式。还将理解的是，如果在此使用术语“包括”、“包含”和/或其变型时，表示存在所述特征、区域、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
除非另有定义，否则这里使用的所有术语(包括技术术语和科技术语)具有与发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思一致的意思，并且将不以理想化或过于形式化的含义进行解释。
图1A至图1D是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。图1E是示出图1D的部分的放大剖视图。图1F至图1H是示出图1E的变型示例的剖视图。图2是示出根据对比示例的半导体封装件的剖视图。
参照图1A，可以在封装基底110的顶表面上安装半导体芯片120。例如，封装基底110可以包括印刷电路板(PCB)。可以以存储芯片、逻辑芯片或它们的组合的形式来设置半导体芯片120。可以在半导体芯片120和封装基底110之间设置内部端子122(例如，一个或更多个焊球)以将半导体芯片120电连接到封装基底110。
参照图1B，可以在封装基底110上形成模制层130以覆盖半导体芯片120的至少一部分。可以将模制层130形成为暴露半导体芯片120的顶表面120s。模制层130的顶表面130s可以与半导体芯片120的顶表面120s共面。作为示例，可以以倒装芯片结合方式将半导体芯片120结合在封装基底110上。作为示例，顶表面120s可以用作半导体芯片120的无效表面。作为另一示例，顶表面120s可以用作半导体芯片120的有效表面。外部端子112(例如，一个或更多个焊球)可以附着到封装基底110的底表面。在下文中，为方便起见，将使用术语“基体100”来指包括封装基底110、安装在封装基底110上的半导体芯片120和覆盖封装基底110的模制层130的结构。
参照图1C，可以在基体100上形成散热层140。可以通过利用高压气体(例如，通过能够以高于溅射工艺的沉积速度沉积金属层的冷喷涂工艺)以高速(例如，声速或更高)喷涂金属粉末来形成散热层140。作为示例，可以通过将金属粉末和气体的混合物82经由喷嘴80提供到基体100上来形成散热层140。在一些实施例中，对于金属粉末的材料没有特定的限制，氮气、氦气和/或空气可以用作用于形成散热层140的气体。
在散热层140的形成期间，喷嘴80可以相对于基体100移动。例如，喷嘴80可以沿平行于基体100的顶表面的方向移动至少一次以将混合物82供应到基体100上。
参照图1D，作为上述工艺的结果，可将半导体封装件11制造为包括设置有安装于其上的封装基底110和半导体芯片120的基体100以及形成在基体100上的散热层140。在一些实施例中，散热层140可以与基体100直接接触。例如，散热层140可以与半导体芯片120的顶表面120s和模制层130的顶表面130s直接接触。由于散热层140与半导体芯片120直接接触，所以能够减小从半导体芯片120到散热层140的热流中的热阻和热损失。
不同于这里描述的实施例，如图2所示，可将半导体封装件11p制造为还包括设置在基体100和散热层140之间的热传递层136(例如，热界面材料(TIM))。通常，热传递层136可以包括设置有填充物(例如，金属颗粒)的聚合物材料。与包括彼此直接接触的半导体芯片120和散热层140的图1D的半导体封装件11相比，在图2的半导体封装件11p(即，包括设置在半导体芯片120和散热层140之间的热传递层136)的情况下，难以减小从半导体芯片120到散热层140的热流中的热阻。换言之，半导体芯片120和散热层140之间的直接接触可以使半导体封装件11具有良好的散热特性。
参照图1E，因为金属颗粒(例如，几微米到几百微米大小或直径)的高速碰撞可造成金属颗粒和基体100之间的形变(例如，塑性形变)和结合(例如，共价结合(covalentbond))，所以可以形成散热层140。因此，散热层140的表面和/或散热层140和基体100之间的界面可以不平坦。
例如，与散热层140直接接触的半导体芯片120的顶表面120s可以是具有第一表面粗糙度的不平坦的表面。与散热层140直接接触的模制层130的顶表面130s可以是具有第二表面粗糙度的不平坦的表面。半导体芯片120可以主要由硅形成，模制层130可以由环氧树脂形成，在这种情况下，第一表面粗糙度可以小于第二表面粗糙度。
散热层140的顶表面140s可以是具有第三表面粗糙度的不平坦的表面。第三表面粗糙度可以基本上与第一表面粗糙度和第二表面粗糙度中的一个相同或相似。在一些实施例中，第三表面粗糙度可以与第一表面粗糙度和第二表面粗糙度均不同。在某些实施例中，如图1F所示，散热层140的顶表面140s可以是平坦表面。例如，在形成散热层140之后，可以对散热层140执行额外的工艺(例如，抛光工艺)以使散热层140的顶表面140s具有平坦的形貌。
如图1E所示，散热层140可以是单层。作为示例，散热层140可以是包含铜(Cu)的单层。作为另一示例，散热层140可以是包含至少一种金属(例如，铜(Cu)、铝(Al)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、锌(Zn)、铬(Zr)、钴(Co)或它们的合金)的单层。
如图1G所示，散热层140可以是包括第一散热层141和第二散热层143的双层。第一散热层141可以包含使第一散热层141具有比第二散热层143的粘合强度高的粘合强度的金属材料，第二散热层143可以包括使第二散热层143具有比第一散热层141的热导率高的热导率的金属材料。第一散热层141可以被称为第一金属层，第二散热层143可以被称为第二金属层。例如，第一散热层141可以由铝(Al)形成或包括铝(Al)，第二散热层143可以由铜(Cu)形成或包括铜(Cu)。由于铝(Al)防止铜(Cu)扩散，所以第一散热层141可以用作用于防止铜(Cu)扩散到半导体芯片120中的扩散阻挡件。
第一散热层141可以设置在半导体芯片120的顶表面120s和模制层130的顶表面130s上，第二散热层143可以设置在第一散热层141上。第一散热层141和第二散热层143中的至少一个可以是包含一种金属元素或金属元素的合金的单层。第一散热层141和第二散热层143之间的界面142s可以具有不平坦的形貌。在一些实施例中，第一散热层141和第二散热层143可以以如下方式设置：其厚度相同或相似，或者彼此厚度不同。
如图1H所示，散热层140可以设置为具有多层结构，其中，第一散热层141和第二散热层143交替地彼此堆叠。第一散热层141可以包含铝(Al)或其合金，第二散热层143可以包含铜(Cu)或其合金。第一散热层141和第二散热层143之间的多个界面142s可以具有不平坦的形貌。第一散热层141可以用作散热层140的最下层，第二散热层143可以用作散热层140的最上层。
作为另一示例，第一散热层141和第二散热层143可以包含彼此不同的金属元素。例如，在散热层140中，位于最下级的第一散热层141可以包含铝(Al)或其合金，位于最上级的第二散热层143可以包含铜(Cu)或其合金，位于中间级的第一散热层141和第二散热层143中的每个可以包括除了铝和铜之外的金属元素之一或它们的合金。
如以上参照图1E至图1H所述，前面描述的与散热层140相关的特征可以以相同或相似的方式应用于发明构思的全部的其它实施例。
如图1C中所示，喷嘴80可以配置为使包含金属粉末的混合物82以高速与基体100碰撞。例如，混合物82可以具有高于室温(例如，约25℃)且低于金属粉末的熔点的温度。如图1D所示，作为碰撞的结果，可以形成由固体金属颗粒构成的散热层140。此后，当散热层140冷却下来时，散热层140可以收缩。如将参照图3A和图3B描述的，散热层140的收缩可以用于改善半导体封装件11的翘曲性质。
冷喷涂工艺不限于前述的使用金属粉末来形成金属层的方法，可以执行冷喷涂工艺以由聚合物粉末或混合材料的粉末形成非金属层。例如，还可以利用这样的冷喷涂工艺来形成模制层130。
图3A和图3B是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可能发生的半导体封装件的翘曲现象的示例的剖视图。
如图3A所示，可以通过将混合物82设置到第一温度T1(例如，25℃的室温)下具有弯曲的形貌的基体100上来形成散热层140，这里，可以将混合物82制备为包含金属粉末。例如，混合物82可以具有第二温度T2(例如，150℃的高于室温的较高温度)。在第二温度T2下，散热层140可以具有与基体100相同或相似的形貌，例如，弯曲的形貌。
在散热层140冷却至比第二温度T2低的温度(例如，第一温度T1)的情况下，如图3B所示，散热层140可以收缩。在这种情况下，散热层140可以向基体100施加压缩力F，该压缩力F可以用于将基体100的弯曲的形貌改变为平坦的形貌。
在本说明书中，将参照这种情况来描述发明构思的一些示例实施例，其中，基体100凸出地朝向散热层140弯曲，但是发明构思的示例实施例可不限于此。例如，如图5A所示，散热层140的收缩可用于引起沿远离散热层140的方向凸出地弯曲的基体100的翘曲状态的改变。作为另一示例，在基体100于室温下具有平坦的形貌的情况下，散热层140可以形成为具有平坦的形貌。
如图1D所示，通过控制图1C的喷嘴80的移动速度和/或混合物82的喷涂速率或角度，可以使散热层140形成为具有均匀的厚度。与此不同，如将参照图4A至图4C描述的，散热层140可以形成为具有不均匀的厚度。例如，如果从基体100产生的热中存在空间变化，那么可以将散热层140形成为具有依赖于这样的空间变化或与这样的空间变化成比例的厚度。
图4A至图4C是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可以使用的散热层的示例的剖视图。
如图4A所示，如果热主要从基体100的中心区域产生，那么可以按照在基体100的中心区域上的散热层140的厚度大于在基体100的边缘区域上的散热层140的厚度的方式来形成散热层140。在这种实施例中，散热层140可以具有向上凸出的部分。作为另一示例，如图4B所示，可以按照在基体100的中心区域上的散热层140的厚度小于在基体100的边缘区域上的散热层140的厚度的方式来形成散热层140。作为又一示例，如图4C所示，散热层140可以形成为在基体100的一部分上具有凸出部，在基体100的另一部分上具有凹进部，从而具有波浪形部分。
在图1C的冷喷涂工艺中，可以将散热层140形成为具有如将参照图5A至图5C描述的不均匀的厚度。图5A至图5C中所示的散热层140，可以示出在图1C的冷喷涂工艺期间以被弯曲的形貌涂覆在封装基底110上的金属层。相反，如图1D所示，图4A至图4C中所示的散热层140可以示出在冷却步骤的最后一步中的金属层。
图5A至图5C是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的冷喷涂工艺的俯视图。
如图5A所示，可以移动喷嘴80以将混合物82喷涂在具有凹进地弯曲的形貌的基体100上，在这种情况下，散热层140可以形成为具有不均匀的厚度。然后，在散热层140冷却下来的情况下，如图4A所示，可以使基体100平坦化，使散热层140的中心区域具有最大的厚度。
作为另一示例，如图5B所示，可以在具有向上凸出的形貌的基体100上形成散热层140，在这种情况下，散热层140可以在其中心区域具有最小的厚度。然后，在散热层140冷却下来的情况下，如图4B所示，可以使基体100平坦化，使散热层140的中心区域具有最小的厚度。
作为又一示例，如图5C所示，可以在具有波浪形的形貌的基体100上形成散热层140。然后，在散热层140冷却下来的情况下，如图4C所示，可以使基体100平坦化，使散热层140具有波浪形的剖面形貌。
图6A至图6E是示出在根据发明构思的一些示例实施例的半导体封装件的制造方法中可以使用的散热层的示例的俯视图。
如图6A至图6E所示，散热层140可以设置为覆盖基体100的至少一部分并且具有各种平面形状。作为示例，如图6A所示，当在俯视图中观看时，散热层140可以是完全地覆盖基体100的单个板(A)，或者可以包括以矩阵形状布置以便部分地覆盖基体100的多个板(B)。在散热层140被设置为单个板(A)的形式的情况下，散热层140可以不仅覆盖图1D的半导体芯片120的顶表面120s，而且覆盖模制层130的顶表面130s。在散热层140被设置为包括多个板(B)的情况下，散热层140可以设置为覆盖图1D的半导体芯片120的顶表面120s的一部分和模制层130的顶表面130s的一部分。
作为另一示例，如图6B所示，当在俯视图中观看时，散热层140可以包括部分地覆盖基体100的圆环图案(A)或矩形环图案(B)。作为又一示例，如图6C所示，散热层140可以包括部分地覆盖基体100的多个平行条纹图案(A)或者网状或网格图案(B)。作为又一示例，如图6D所示，散热层140可以是部分地覆盖基体100的螺旋图案(A)或者矩形螺旋图案(B)。作为又一示例，如图6E所示，散热层140可以包括覆盖基体100的角的多个板形形状(A)或者包括覆盖基体100的中心区域的星形图案(B)。
图7A至图7G是示出图1D的变型示例的剖视图。
参照图7A，可以将半导体封装件11a制造为还包括设置在半导体芯片120和散热层140之间的绝缘层124。例如，可以在形成绝缘层124以覆盖半导体芯片120的顶表面120s之后，形成散热层140。半导体芯片120的顶表面120s可以用作无效表面。在一些实施例中，绝缘层124可以配置为将散热层140与半导体芯片120电隔离。因此，能够防止在半导体芯片120和散热层140之间形成短路。
参照图7B，可以将半导体封装件11b制造为还包括垂直地穿过半导体芯片120的至少一部分的多个贯穿电极125。半导体芯片120的顶表面120s可以用作有效表面或无效表面。半导体芯片120和封装基底110之间和/或半导体芯片120和散热层140之间还可以设置其结构特征与半导体芯片120的结构特征基本上相同或相似的至少一个半导体芯片。散热层140可以设置为与半导体芯片120的顶表面120s(例如，无效表面)直接接触，但是不与可以部分地穿透半导体芯片120的贯穿电极125直接接触。在一些实施例中，贯穿电极125中的至少一个可以直接接触散热层140。与散热层140直接接触的贯穿电极125可以用作热通路和接地通路中的至少一者。
参照图7C，可以以将散热层140与半导体芯片120的顶表面120s分隔开的方式来制造半导体封装件11c。例如，可以在封装基底110上形成模制层130以覆盖半导体芯片120的顶表面120s，然后，可以在所得结构上形成散热层140。在一些实施例中，模制层130可以设置在半导体芯片120的顶表面120s和散热层140之间。
参照图7D，可以以可将散热层140用作EMI屏蔽层的方式来制造半导体封装件11d。在一些实施例中，封装基底110可包括设置在其顶表面的边缘区域上的接地焊盘114，可将模制层130设置为具有暴露接地焊盘114的开口133。在一些实施例中，可以通过钻孔工艺或蚀刻工艺来形成开口133。
散热层140还可以包括通过用金属粉末填充开口133形成的接地接触件144。接地接触件144可以连接到接地焊盘114。由于散热层140的存在，所以能够改善半导体封装件11d的散热特性、翘曲特性和EMI特性。
参照图7E，可以以通过引线键合将半导体芯片120安装在封装基底110上的方式来制造半导体封装件11e。例如，封装基底110可以包括设置在其顶表面的边缘区域上的接地焊盘114。半导体芯片120可以通过粘合层126以其顶表面120s被定向为朝上方向的方式安装在封装基底110上。半导体芯片120的顶表面120s可以用作有效表面。半导体芯片120可以通过键合引线128电连接到封装基底110。模制层130可以设置为暴露封装基底110的边缘区域并且具有暴露半导体芯片120的顶表面120s的至少一部分的孔134。
散热层140可以包括填充孔134的部分，因此，散热层140可以与半导体芯片120的顶表面120s直接接触或非直接接触。散热层140还可以包括连接到封装基底110的接地焊盘114从而用作接地接触件的另一部分。在一些实施例中，散热层140可以配置为改善半导体封装件11e的散热特性、翘曲特性和EMI屏蔽特性。
参照图7F，可以以将散热层140形成为覆盖封装基底110的侧表面的方式来制造半导体封装件11f。例如，接地焊盘114可以设置在封装基底110的边缘区域的侧表面上。散热层140可以延伸到覆盖封装基底110的边缘区域的侧表面并且可以连接到接地焊盘114。除了这些差异，半导体封装件11f可以配置为具有与图7E的半导体封装件11e基本上相同的特征。
参照图7G，可以将半导体封装件11g制造为还包括设置在封装基底110和半导体芯片120之间的导电底部填充层180。例如，可以在封装基底110上安装半导体芯片120，然后，可以执行冷喷涂工艺以形成导电底部填充层180。为了防止在导电底部填充层180和半导体芯片120之间和/或在导电底部填充层180和封装基底110之间形成短路，在形成导电底部填充层180之前，还可以在封装基底110和半导体芯片120之间形成绝缘层170。在一些实施例中，可以降低半导体芯片120和封装基底110之间的热阻。根据之前描述的实施例，可以在半导体芯片120的中心区域上设置内部端子122以具有中心焊盘结构，但是发明构思的示例实施例可不限于此。例如，可以将半导体芯片120设置为具有设置在半导体芯片120的边缘区域上的内部端子并因此具有边缘焊盘结构。
图8A至图8F是示出根据发明构思的示例实施例的半导体封装件的制造方法的剖视图。图9是示出根据对比示例的半导体封装件的剖视图。
参照图8A，可以在封装基底110上安装半导体芯片120并且可以使半导体芯片120通过内部端子122电连接到封装基底110。可以在封装基底110上另外形成至少一个下连接端子128(例如，焊球)。下连接端子128可以设置在半导体芯片120的外部。
参照图8B，可以在半导体芯片120上形成散热层。可以通过参照图1C描述的冷喷涂工艺来形成散热层140。例如，可以在封装基底110上设置掩模90以暴露半导体芯片120并且遮蔽半导体芯片120以外的区域。可由喷嘴80在半导体芯片120的顶表面120s上喷涂金属粉末和气体的混合物82。利用掩模90的冷喷涂工艺的使用可使在半导体芯片120的顶表面120s上能够选择性地或局部地形成散热层140。
如之前参照图1E至1H所述，冷喷涂工艺可以使半导体芯片120的顶表面120s和散热层140的顶表面140s之一具有不平坦的形貌。散热层140可以与半导体芯片120的顶表面120s直接接触。在某些实施例中，虽然在冷喷涂工艺期间会在掩模90上形成残留层140a，但是在去除掩模90时，残留层140a可以被去除。
参照图8C，可以在封装基底110上形成模制层130以覆盖半导体芯片120和散热层140。例如，可以利用模制底部填充工艺来形成模制层130。模制底部填充(MUF)工艺的使用可使得能够省略在封装基底110和半导体芯片120之间形成绝缘底部填充层的工艺。作为另一示例，还可以在形成模制层130之前执行形成绝缘底部填充层的工艺。模制层130可以形成为暴露散热层140的顶表面140s。模制层130的顶表面130s可以与散热层140的顶表面140s共面。模制层130的顶表面130s与散热层140的顶表面140s和/或半导体芯片120的顶表面120s相比可以具有更平坦的形貌。
参照图8D，可以执行钻孔工艺或蚀刻工艺以选择性地去除模制层130的一部分从而形成暴露下连接端子128的开口135。外部端子112(例如，焊球)可附着到封装基底110的底表面。结果，能够制造包括封装基底110、安装在封装基底110上的半导体芯片120和形成在半导体芯片120上的散热层140的下封装件10。
参照图8E，可以设置上封装件20。上封装件20可以包括：上封装基底210(例如，印刷电路板(PCB))、安装在上封装基底210上的上半导体芯片220、将半导体芯片220电连接到上封装基底210的键合引线228以及覆盖上半导体芯片220的上模制层230。上半导体芯片220可以利用粘合层226附着到上封装基底210。可以以存储芯片、逻辑芯片或它们的组合的形式来设置半导体芯片220。上封装件20可以包括与模制层130的开口135对齐的上连接端子212。作为另一示例，上封装件20可以设置为具有基本上与下封装件10相同或相似的结构。
参照图8F，可以将上封装件20堆叠在下封装件10上，然后可以对所得结构执行回流工艺。可以执行回流工艺以熔化上连接端子212和图8D的下连接端子128，并且因此形成将下封装件10电连接到上封装件20的连接端子250。结果，能够制造上封装件20堆叠在下封装件10上的层叠封装型半导体封装件1。
在一些实施例中，散热层140可以设置在半导体芯片120上。在散热层140由高刚性材料形成的情况下，能够调整或抑制下封装件10的翘曲。由于散热层140使从半导体芯片120产生的热有效地释放到外部，所以散热层140的使用可使得能够改善下封装件10和/或半导体封装件1的散热特性。不需要为了散热而增加半导体芯片120的厚度TH1，因此，能够减小半导体封装件1的厚度TH4。将参照图9描述与这种厚度减小相关的技术问题。
参照图9，与在此描述的实施例不同，层叠封装型半导体封装件1p可以制造为包括堆叠在下封装件10p上的上封装件20，但是不会在半导体封装件1p中设置散热层。在这种情况下，为了实现下封装件10p和/或半导体封装件1p的期望散热性能，必然要增加半导体芯片120p的厚度TH1p。
通过增加半导体芯片120p的厚度TH1p，能够减小下封装件10p和/或半导体封装件1p的扩散热阻。这意味着，为了提高下封装件10p和/或半导体封装件1p的散热特性，必然要增加半导体芯片120p的厚度TH1p。然而，在为了提高散热性能而增加半导体芯片120p的厚度TH1p的情况下，半导体封装件1p的厚度TH4p也会增加。
相比之下，根据发明构思的一些示例实施例，设置在半导体芯片120上的散热层140可以使得，即使在半导体芯片120的厚度TH1小于半导体芯片120p的厚度TH1p时，也能够减小扩散热阻。即，由于在半导体芯片120上设置了散热层140，所以不必为改善散热特性而增加半导体芯片120的厚度TH1，因此，能够减小半导体封装件1的厚度TH4或使其最小化。
返回参照图8F，散热层140的厚度TH2可以小于半导体芯片120的厚度TH1。作为示例，散热层140的厚度TH2的范围可以为半导体芯片120的厚度TH1的约25％至约70％。作为示例，半导体芯片120的厚度TH1可以为约100μm，散热层140的厚度TH2的范围可以为约25μm至70μm，但是发明构思的示例实施例可以不限于此。半导体芯片120和散热层140的总厚度TH3(即，TH1+TH2)可以小于或者等于图9的半导体芯片120p的厚度TH1p。半导体封装件1的厚度TH4可以小于或者等于半导体封装件1p的厚度TH4p。
图10A至图10B是示出图8F的变型示例的剖视图。图10C是示出图10B的一部分的放大剖视图。
参照图10A，可以通过将上封装件20堆叠在下封装件10a上来制造半导体封装件1a。一些实施例提供了下封装件10a，所述下封装件10a可以制备为包括设置在半导体芯片120和散热层140之间的绝缘层124。通过设置绝缘层124，能够防止在半导体芯片120和散热层140之间形成短路。
参照图10B，可以通过将上封装件20堆叠在下封装10b上来制造半导体封装件1b，这里，下封装件10b可以制备为包括与上封装基底210相接触的散热层140b。散热层140b可以使在半导体芯片120中产生的热通过其上的上封装基底210有效地释放到外部，因此，能够实现有效的散热特性。如图10C所示，散热层140b可以包括熔点较低的第一金属部140b1和熔点较高的第二金属部140b2。作为示例，第一金属部140b1可以包含焊料，第二金属部140b2可以包含铜。第一金属部140b1可以使下封装件10b和上封装件20之间的抗粘附性能够减小，从而增强散热层140b的粘附强度，第二金属部140b2可以使热阻能够减小，从而增强散热层140b的散热特性。
图11A至图11D是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。图12A至图12C是示出图11A至图11C的变型示例的俯视图。图13A是示出包括图11D的半导体封装件的层叠封装(PoP)半导体封装件的剖视图。图13B是示出图13A的变型示例的剖视图。
参照图11A，可以在封装基底110上安装半导体芯片120，并且可以使半导体芯片120经由内部端子122电连接到封装基底110。顶表面120s可以用作半导体芯片120的无效表面。
参照图11B，可以在半导体芯片120中设置空腔121。作为示例，可以执行蚀刻工艺以部分地去除半导体芯片120的顶表面120s并因此形成沿着从半导体芯片120的顶表面120s朝向封装基底110的方向凹进的空腔121。
参照图11C，在空腔121中形成绝缘层124之后，可以形成散热层140以填充空腔121。可以通过参照图1C描述的冷喷涂工艺形成散热层140。顶表面140s可以用作散热层140的不平坦的表面，顶表面120s可以用作半导体芯片120的平坦表面。散热层140和绝缘层124之间的界面可以是不平坦表面。
参照图11D，可以在封装基底110上形成模制层130以包围半导体芯片120。模制层130可以形成为不仅暴露散热层140的顶表面140s，而且暴露半导体芯片120的顶表面120s。模制层130的顶表面130s可以形成为与散热层140的顶表面140s和/或半导体芯片120的顶表面120s共面。模制层130的顶表面130s可以是平坦表面。作为上述工艺的结果，能够制造以倒装芯片结合方式将嵌入有散热层140的半导体芯片120结合到封装基底110的半导体封装件12。这里，由于散热层140嵌入在半导体芯片120中，能够抑制半导体芯片120的翘曲，此外，能够减小半导体封装件12的厚度。
与参照图11A至图11C的描述不同，可以以晶片级形成空腔121和散热层140。例如，如图12A所示，可以对晶片120w执行制造工艺以制造多个半导体芯片120。然后，如图12B所示，可以选择性地蚀刻与半导体芯片120的顶表面120s对应的晶片120w的表面120ws以分别在半导体芯片120中形成空腔121。如图12C所示，可以在空腔212中形成绝缘层(例如，图11C的124)，然后，可以执行冷喷涂工艺以形成填充空腔121的散热层140。在某些实施例中，可以对设置有散热层140的晶片120w的表面120ws执行打磨工艺以从除了空腔121之外的区域去除绝缘层或散热层。
可以执行切割工艺以将晶片120w分割为嵌入有散热层140的半导体芯片120。然后，可以将通过切割工艺分开的每个半导体芯片120结合到封装基底110(例如，以倒装芯片结合方式)，并且可以在所得结构上形成模制层130。结果，可以制造图11D的半导体封装件12。
参照图13A，可以在半导体封装件12(在下文中，称为下封装件)上堆叠上封装件20以制造层叠封装型半导体封装件2。在一些实施例中，还可以形成连接端子250以将下封装件12电连接到上封装件20。
参照图13B，可以通过将上封装件20堆叠在下封装12a上来制造半导体封装件2a，这里，下封装件12a可以制备为包括与上封装基底210相接触的散热层140c。由于散热层140c设置为与上封装基底210相接触，所以能够改善半导体封装件2a的散热特性。如前参考图10C所述，散热层140c可以包括具有不同熔点的金属部。
图14A至图14F是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。图14E是示出图14D的一部分的放大剖视图。
参照图14A，可以在封装基底110上安装半导体芯片120并且可以使半导体芯片120经由内部端子122电连接到封装基底110。还可以在封装基底110上设置至少一个下连接端子128(例如，焊球)。在一些实施例中，可以在封装基底110的边缘区域的侧表面上或侧表面内设置接地焊盘114。半导体芯片120的顶表面120s可以用作无效表面。
参照图14B，可以在封装基底110上形成模制层130以覆盖半导体芯片120，并可以选择性地去除模制层130的一部分以形成暴露下连接端子128的开口135。例如，可以通过MUF工艺来形成模制层130，可以通过例如钻孔工艺或蚀刻工艺来形成开口135。模制层130可以具有基本上与半导体芯片120的顶表面120s共面的顶表面130s。至少一个外部端子112(例如，焊球)可以附着到封装基底110的底表面。结果，能够制造包括封装基底110、安装在封装基底110上的半导体芯片120和覆盖半导体芯片120的模制层130的下封装件13。
参照图14C，可以设置上封装件20。上封装件20可以包括上半导体芯片220，所述上半导体芯片220经由键合引线228结合到上封装基底210、覆盖有上模制层230、并且通过粘合层226附着到上封装基底210。上连接端子212可以设置在上封装基底210的底表面上，并且可以与模制层130的开口135对齐。
参照图14D，可以将上封装件20堆叠在下封装件13上，然后可以对所得结构执行回流工艺。可以执行回流工艺以熔化上连接端子212和图14C的下连接端子128，并且因此形成将下封装件13电连接到上封装件20的连接端子250。
然后，可以设置屏蔽层340以包围下封装件13和上封装件20并且因此防止和/或减少电磁干扰。可以通过参照图1C描述的冷喷涂工艺来形成屏蔽层340。喷嘴80可以配置为以竖直状态(A)将金属粉末和气体的混合物82喷涂在上封装件20上。另外，喷嘴80可以配置为以倾斜状态(B)或水平状态(C)将混合物82喷涂在下封装件13和上封装件20的侧表面上。
屏蔽层340可以配置为具有与参照图1E至图1H描述的散热层140基本相同的特征和表面粗糙度。例如，屏蔽层340可以是包含铜或铝的单层或多层。屏蔽层340的表面340s、屏蔽层340与上封装件20之间的界面和屏蔽层340与下封装件13之间的界面中的至少一个可以是不平坦的。
在一些实施例中，如图14E所示，屏蔽层340可以包括第一金属部340a和第二金属部340b。作为示例，第一金属部340a可以包括铜(Cu)、第二金属部340b可以包括铁氧体(ferrite)。作为另一示例，屏蔽层340可以包括第一金属部340a和第二金属部340b中的一个。第一金属部340a和第二金属部340b可以具有比形成在上封装件20和下封装件13之间的间隙310的尺寸G大的尺寸(例如，直径)。例如，间隙310的尺寸G可以在约10μm至约50μm的范围内，第一金属部340a和第二金属部340b可以具有比间隙310的尺寸G大的尺寸。在这种情况下，能够防止屏蔽层340延伸到间隙310中并且因此防止在屏蔽层340和连接端子250之间形成短路。
参照图14F，作为上述工艺的结果，可以将半导体封装件3制造为包括下封装件13、堆叠在下封装件13上的上封装件20以及包封下封装件13和上封装件20的屏蔽层340。屏蔽层340可以电连接到接地焊盘114。由于屏蔽层340的存在，能够增加半导体封装件3的刚度并且改善半导体封装件3的EMI特性。如将参照图15A至图15D进行的描述，可以对半导体封装件3的结构进行各种修改。
图15A至图15D是示出图14F的变型示例的剖视图。
参照图15A，半导体封装件3a可以制造为包括绝缘层312，所述绝缘层312部分地填充下封装件13和上封装件20之间的间隙310。作为示例，构成屏蔽层340的金属颗粒可能具有小于或等于间隙310的尺寸G的尺寸，在这种情况下，一些金属颗粒会流进间隙310中以形成填充间隙310的至少一部分的屏蔽层340。在间隙310中形成屏蔽层340的情况下，屏蔽层340会连接到连接端子250；即，会因屏蔽层340形成短路。为防止发生短路，可以在间隙310中额外地形成绝缘层312以包围连接端子250。即使当屏蔽层340部分地形成在间隙310中时，绝缘层312也可以防止连接端子250与屏蔽层340相接触。
参照图15B，半导体封装件3b可以制造为包括绝缘层313，所述绝缘层313完全填充下封装件13和上封装件20之间的间隙310。在这种情况下，即使构成屏蔽层340的金属颗粒的尺寸小于间隙310的尺寸G时，屏蔽层340也没有机会形成在间隙310中。
参照图15C，半导体封装件3c可以制造为包括封装基底110和设置在封装基底110的边缘区域上的接地焊盘114。下封装件13的模制层130可以具有比封装基底110的尺寸小的尺寸。例如，模制层130可以形成为暴露封装基底110的顶表面的边缘区域。屏蔽层340可以延伸到封装基底110的顶表面的被暴露的边缘区域并且可以连接到接地焊盘114。
参照图15D，半导体封装件3d可以制造为包括封装基底110，其中，第一接地焊盘114a设置在其边缘区域的底表面上，第二接地焊盘114b设置在其相对边缘区域的顶表面上。下封装件13的模制层130可以设置为覆盖封装基底110的边缘区域的顶表面并且暴露封装基底110的相对边缘区域的顶表面。屏蔽层340可以设置为覆盖封装基底110的边缘区域的侧表面并且可以连接到第一接地焊盘114a，屏蔽层340可以设置为覆盖封装基底110的相对边缘区域的顶表面并且可以连接到第二接地焊盘114b。
当封装基底110在俯视图中为矩形时，第一接地焊盘114a可以设置在封装基底110的四个边缘区域中的至少一个的底表面上，第二接地焊盘114b可以设置在封装基底110的其它边缘区域的顶表面上。作为另一示例，第一接地焊盘114a可以设置在封装基底110的边缘区域的侧表面上。
图16A至图16F是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。图16G是示出图16F的一部分的放大俯视图。
参照图16A，可以在封装基底110上(例如，以倒装芯片结合方式)安装半导体芯片120并且可以使半导体芯片120经由内部端子122电连接到封装基底110，可以形成模制层130以包围半导体芯片120。可以使至少一个下连接端子128(例如，焊球)形成在封装基底110上，并且围绕半导体芯片120。例如，模制层130可以通过MUF工艺来形成并且可以具有基本上与半导体芯片120的顶表面120s共面的顶表面130s。半导体芯片120的顶表面120s可以用作无效表面。至少一个外部端子112(例如，焊球)可以附着到封装基底110的底表面。
参照图16B，可以选择性地去除模制层130的一部分以形成暴露下连接端子128的开口135。例如，可以通过机械钻孔工艺、激光钻孔工艺或蚀刻工艺来形成开口135。在形成开口135之后，还可以执行清洁工艺。
参照图16C，可以在封装基底110上形成金属层410以覆盖半导体芯片120和模制层130并且填充开口135。例如，可以利用参照图1C描述的冷喷涂工艺来形成金属层410。例如，金属层410的形成可以包括：在沿水平方向移动喷嘴80的同时，将金属粉末和气体的混合物82喷涂到封装基底110上。如前参考图3A和图3B所述，由于通过冷喷涂工艺形成金属层410，所以能够抑制或控制安装有半导体芯片120的封装基底110的翘曲。
参照图16D，可以对金属层410执行打磨工艺，以减小金属层410的厚度。作为打磨工艺的结果，金属层410的顶表面410s可以具有平面的或平坦的形状。在某些实施例中，可以利用化学机械抛光工艺或回蚀工艺来执行减小金属层410的厚度的工艺。作为另一示例，可以省略对金属层410进行的打磨工艺。在这种情况下，金属层410的顶表面140s可以具有如参考图1E所述的不平坦表面。
参照图16E，可以通过在所得结构上形成中介件(interposer)440来制造下封装件14。中介件440可以包括通过对金属层410图案化来形成的第一中介层412和第二中介层414。例如，可以执行蚀刻工艺以选择性地去除金属层410的一部分，作为蚀刻工艺的结果，可以使第一中介层412形成为填充开口135，可以使第二中介层414形成在半导体芯片120上以与第一中介层412分隔开。第一中介层412可以与下连接端子128直接接触，第二中介层414可以与半导体芯片120的顶表面120s直接接触。
第二中介层414可以设置为部分地或完全地覆盖半导体芯片120的顶表面120s。此外，第二中介层414可以朝向模制层130延伸以覆盖模制层130的顶表面130s的一部分。如图16G所示，中介件440可以包括布置在第二中介层414周围的多个第一中介层412。
在执行图16D的打磨工艺的情况下，第一中介层412的顶表面412s和第二中介层414的顶表面414s中的至少一个可以是平坦表面。在省略图16D的打磨工艺的情况下，第一中介层412的顶表面412s和第二中介层414的顶表面414s中的至少一个可以是不平坦表面。如参考图1E所述，半导体芯片120的顶表面120s可以是不平坦表面，而与对金属层410进行的打磨工艺无关。
参照图16F，可以通过将上封装件20设置在下封装件14上来制造层叠封装型半导体封装件4。由于上封装件20的上连接端子212连接到第一中介层412，所以下封装件14可以电连接到上封装件20。第一中介层412可以用作用于互连的接触塞，第二中介层414可以用作翘曲防止层和散热层。在一些实施例中，可以省略第二中介层414的形成。如将参照图17A至图17B进行的描述，可以对半导体封装件4的结构进行各种修改。
图17A至图17B是示出图16F的变型示例的剖视图。
参照图17A，可以通过将上封装件20堆叠在下封装件14a上来制造半导体封装件4a，在所述下封装件14a中，绝缘层124设置在半导体芯片120和第二中介层414之间。在一些实施例中，由于绝缘层124的存在，能够防止在半导体芯片120和第二中介层414之间形成短路。
参照图17B，可以通过将上封装件20堆叠在包括基底焊盘113的下封装件14b上来制造半导体封装件4b，所述基底焊盘113设置在封装基底110的顶表面的边缘区域上并电连接到第一中介层412。在一些实施例中，第一中介层412可以设置为完全穿过模制层130并连接到基底焊盘113。
图18A至图18E是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
参照图18A，可以将半导体芯片120结合在封装基底110上(例如，倒装芯片结合方式)，可以在所得结构上形成模制层130(例如，利用如前参照图16A和图16B所述的相同或相似的方法)。钝化层490可以形成为覆盖模制层130的顶表面130s并且具有暴露半导体芯片120的顶表面120s的至少一部分的孔495。半导体芯片120的顶表面120s可以用作无效表面。可以通过沉积绝缘材料(例如，氧化硅、氮化硅或聚合物)形成钝化层490。
参照图18B，可以形成开口135以暴露下连接端子128。作为示例，可以通过机械钻孔工艺、激光钻孔工艺或蚀刻工艺部分地且选择性地去除钝化层490和模制层130，作为结果可以形成开口135。在形成开口135之后，还可以执行清洁工艺。
参照图18C，例如，可以通过如前参照图1C所述的冷喷涂工艺在封装基底110上形成金属层410。金属层410可以形成为覆盖钝化层490和半导体芯片120并且填充孔495和开口135。
参照图18D，可以对金属层410执行打磨工艺以暴露钝化层490。作为对金属层410进行打磨工艺的结果，可以形成中介件440。此外，通过对金属层410执行打磨工艺，能够形成包括中介件440的下封装件15，这里，中介件440可以包括第一中介层412和第二中介层414，其中，所述第一中介层412设置为填充开口135并且连接到下连接端子128，所述第二中介层414设置为填充孔495并且与半导体芯片直接接触。作为打磨工艺的结果，第一中介层412的顶表面412s、第二中介层414的顶表面414s和钝化层490的顶表面490s可以形成为具有平面的或平坦的形状。相反，作为冷喷涂工艺的结果，半导体芯片120的顶表面120s可以具有非平面或不平坦的形状。
第二中介层414的尺寸S1可以基本上与孔495的尺寸S2相同。作为示例，孔495的尺寸S2可以小于半导体芯片120的尺寸S3，第二中介层414的尺寸S1可以小于半导体芯片120的尺寸S3。例如，第二中介层414可以形成为暴露半导体芯片120的顶表面120s的边缘区域。
作为另一示例，孔495的尺寸S2可以基本上与半导体芯片120的尺寸S3相同，第二中介层414的尺寸S1可以基本上与半导体芯片120的尺寸S3相同。例如，第二中介层414可以形成为覆盖半导体芯片120的顶表面120s的整个区域。
作为又一示例，孔495的尺寸S2可以大于半导体芯片120的尺寸S3，第二中介层414的尺寸S1可以大于半导体芯片120的尺寸S3。在这种情况下，第二中介层414可以形成为还覆盖模制层130的邻近于半导体芯片120的侧表面的部分。
参照图18E，可以通过将上封装件20堆叠在下封装件15上来制造层叠封装型半导体封装件5，这里，层叠封装型封装件5可以包括中介件440，所述中介件440包括用作用于互连的接触塞的第一中介层412以及用作散热层和翘曲防止层的第二中介层414。第一中介层412和第二中介层414可以形成为具有与图16G中所示的相同或相似的平面布置。
作为另一示例，还可以在半导体芯片120和第二中介层414之间设置图17A的绝缘层124。作为又一示例，还可以在封装基底110的顶表面的边缘区域上设置图17B的基底焊盘113代替下连接端子128。在这种情况下，第一中介层412可以设置为完全穿过钝化层490和模制层130，并且可以连接到基底焊盘113。
图19A至图19E是示出根据发明构思的一些示例实施例的半导体封装件的制造方法的剖视图。
参照图19A，可以将半导体芯片120结合在封装基底110上(例如，倒装芯片结合方法)，并且可以在所得结构上形成模制层130。模制层130可以覆盖半导体芯片120。因此，可以将模制层130的顶表面130s布置在比半导体芯片120的顶表面120s高的水平处。半导体芯片120的顶表面120s可以用作无效表面。
参照图19B，可以形成开口135以暴露下连接端子128，可以形成孔137以暴露半导体芯片120。作为示例，开口135和孔137的形成可以包括执行钻孔工艺或蚀刻工艺以选择性地去除模制层130。可以通过孔137暴露半导体芯片120的顶表面120s。在形成开口135和孔137之后，还可以执行清洁工艺。
参照图19C，例如，可以通过如前参照图1C所述的冷喷涂工艺在封装基底110上形成金属层410。金属层410可以形成为覆盖半导体芯片120并且填充孔137和开口135。
参照图19D，可以对金属层410执行打磨工艺以暴露模制层130的顶表面130s。作为对金属层410进行打磨工艺的结果，可以形成中介件440。此外，通过对金属层410执行打磨工艺，能够形成包括中介件440的下封装件16，这里，中介件440可以包括第一中介层412和第二中介层414，所述第一中介层412设置为填充开口135并且连接到下连接端子128，所述第二中介层414设置为填充孔137并且与半导体芯片120直接接触。
作为打磨工艺的结果，第一中介层412的顶表面412s、第二中介层414的顶表面414s和模制层130的顶表面130s可以形成为具有平面的或平坦的形状。相反，作为冷喷涂工艺的结果，半导体芯片120的顶表面120s可以具有非平面或不平坦的形状。如参考图18D所述，可以根据孔137的尺寸确定第二中介层414的尺寸。
参照图19E，可以通过将上封装件20堆叠在下封装件16上来制造层叠封装型半导体封装件6，这里，层叠封装型封装件6可以包括中介件440，所述中介件440包括用作用于互连的接触塞的第一中介层412以及用作散热层和翘曲防止层的第二中介层414。第一中介层412和第二中介层414可以形成为具有与图16G中所示的相同或相似的平面布置。
与图17A类似，还可以在半导体芯片120和第二中介层414之间设置绝缘层124。可选地，与图17B类似，可以不设置下连接端子128，还可以在封装基底110的顶表面的边缘区域上设置基底焊盘113，可以将第一中介层412设置为完全穿过模制层130并且连接到基底焊盘113。
根据发明构思的一些示例实施例，可以执行冷喷涂工艺以形成与半导体芯片直接接触的散热层，这使其能够减少从半导体芯片至散热层的热传递的损失。此外，在散热层冷却时，散热层可以向半导体封装件施加压缩力，该压缩力可以用来抑制或防止半导体封装件受翘曲问题的困扰。即，根据发明构思的一些示例实施例，能够改善半导体封装件的热特性，以防止由翘曲导致的半导体封装件的故障，从而提高半导体封装件的产率。
此外，可以按照层叠封装型半导体封装件的上封装件和下封装件之间的间隙中不形成EMI屏蔽层的方式执行冷喷涂工艺。因此，能够防止EMI屏蔽层与上封装件和下封装件的连接端子相接触。即，能够防止通过EMI屏蔽层的短路，从而改善半导体封装件的电学特性。另外，可以执行冷喷涂工艺以在下封装件上形成中介件，中介件可使上封装件和下封装件之间能够形成电连接通路，此外，能够改善下封装件的散热特性和翘曲特性。
尽管已具体示出和描述了发明构思的一些示例实施例，但本领域的普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (25)

1.一种半导体封装件，包括：
半导体芯片，安装在封装基底上，所述半导体芯片具有面对封装基底的底表面和与底表面相对的顶表面；
模制层，位于封装基底上以包封半导体芯片；以及
散热层，位于半导体芯片的顶表面上，
其中，模制层具有与半导体芯片的顶表面基本共面的顶表面，以及
半导体芯片的顶表面和模制层的顶表面具有彼此不同的表面粗糙度。
2.如权利要求1所述的半导体封装件，其中，半导体芯片的顶表面的表面粗糙度小于模制层的顶表面的表面粗糙度。
3.如权利要求1所述的半导体封装件，其中，散热层与半导体芯片的顶表面直接接触。
4.如权利要求1所述的半导体封装件，其中，散热层从半导体芯片的顶表面朝向模制层的顶表面延伸并且与模制层的顶表面直接接触。
5.如权利要求1所述的半导体封装件，其中，散热层包括与半导体芯片的顶表面面对的底表面和与散热层的底表面相对的顶表面，以及
其中，散热层的顶表面是不平坦的。
6.如权利要求1所述的半导体封装件，其中，散热层包括：
第一金属层，邻近于半导体芯片的顶表面；以及
第二金属层，设置在第一金属层上，
其中，第二金属层包含第二金属，所述第二金属的热导率高于第一金属层的热导率，以及
其中，第一金属层包含第一金属，所述第一金属抑制第二金属扩散到半导体芯片中。
7.如权利要求6所述的半导体封装件，其中，第一金属包含铝，第二金属包含铜。
8.如权利要求6所述的半导体封装件，其中，第一金属层和第二金属层之间的界面是不平坦的。
9.如权利要求1所述的半导体封装件，其中，封装基底包括设置在封装基底的顶表面的边缘区域上的接地焊盘，以及
其中，散热层包括穿过模制层且电连接到接地焊盘的接地接触件。
10.如权利要求1所述的半导体封装件，其中，封装基底包括设置在封装基底的顶表面的边缘区域上的接地焊盘，以及
散热层包括朝向封装基底的顶表面的边缘区域延伸并且连接到接地焊盘的接地接触件。
11.如权利要求1所述的半导体封装件，其中，封装基底包括设置在封装基底的边缘区域的侧表面上的接地焊盘，以及
散热层包括覆盖封装基底的边缘区域的侧表面并且连接到接地焊盘的接地接触件。
12.一种半导体封装件，包括：
封装基底，包括彼此面对的顶表面和底表面；
半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的底表面相对的顶表面；
模制层，设置在封装基底的顶表面上以包围半导体芯片并且具有与半导体芯片的顶表面共面的顶表面；以及
散热层，设置在半导体芯片和模制层上，
其中，散热层与半导体芯片的顶表面和模制层的顶表面直接接触，以及
半导体芯片的顶表面具有比模制层的顶表面的表面粗糙度小的表面粗糙度。
13.如权利要求12所述的半导体封装件，其中，散热层包括：
底表面，与半导体芯片的顶表面和模制层的顶表面直接接触；以及
顶表面，与散热层的底表面相对，
其中，散热层的顶表面是不平坦的。
14.如权利要求12所述的半导体封装件，其中，散热层在封装基底的顶表面上具有均匀的厚度。
15.如权利要求12所述的半导体封装件，其中，散热层在封装基底的顶表面上具有不均匀的厚度。
16.如权利要求12所述的半导体封装件，其中，散热层完全地覆盖半导体芯片的顶表面和模制层的顶表面。
17.如权利要求12所述的半导体封装件，其中，散热层覆盖半导体芯片的顶表面的一部分和模制层的顶表面的一部分。
18.一种半导体封装件，包括：
封装基底，包括彼此面对的顶表面和底表面；
半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的底表面相对的顶表面；
模制层，位于封装基底的顶表面上、包围半导体芯片并且具有与半导体芯片的顶表面共面的顶表面；以及
散热层，覆盖半导体芯片和模制层，
其中，散热层在散热层与半导体芯片之间的第一界面处接触半导体芯片，
其中，散热层在散热层与模制层之间的第二界面处接触模制层，以及
其中，第一界面和第二界面是不平坦的。
19.如权利要求18所述的半导体封装件，其中，第一界面具有第一表面粗糙度，第二界面具有比第一表面粗糙度大的第二表面粗糙度。
20.如权利要求18所述的半导体封装件，其中，散热层具有与第一界面相对的顶表面，散热层的所述顶表面是不平坦的或平坦的。
21.一种半导体封装件，包括：
封装基底，包括彼此面对的顶表面和底表面；
半导体芯片，安装在封装基底的顶表面上，所述半导体芯片包括与封装基底的顶表面面对的底表面和与半导体芯片的底表面相对的顶表面；
模制层，设置在封装基底的顶表面上以包围半导体芯片并且覆盖半导体芯片的顶表面；以及
散热层，设置在半导体芯片和模制层上，
其中，散热层与模制层的顶表面直接接触并且与半导体芯片的顶表面分隔开。
22.如权利要求21所述的半导体封装件，其中，散热层包括：
底表面，与模制层的顶表面直接接触并且与半导体芯片的顶表面分隔开；以及
顶表面，与散热层的底表面相对，
其中，散热层的顶表面是不平坦的。
23.如权利要求21所述的半导体封装件，其中，散热层在封装基底的顶表面上具有均匀的厚度。
24.如权利要求21所述的半导体封装件，其中，散热层在封装基底的顶表面上具有不均匀的厚度。
25.如权利要求21所述的半导体封装件，其中，散热层包括：
第一金属层，邻近于模制层的顶表面；以及
第二金属层，设置在第一金属层上，以及
其中，第二金属层包含第二金属，所述第二金属的热导率高于第一金属层的热导率。
CN201610647582.1A 2015-08-13 2016-08-09 半导体封装件 Pending CN106449541A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210890179.7A CN115084047A (zh) 2015-08-13 2016-08-09 半导体封装件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0114836 2015-08-13
KR1020150114836A KR102424402B1 (ko) 2015-08-13 2015-08-13 반도체 패키지 및 그 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210890179.7A Division CN115084047A (zh) 2015-08-13 2016-08-09 半导体封装件

Publications (1)

Publication Number Publication Date
CN106449541A true CN106449541A (zh) 2017-02-22

Family

ID=57994807

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610647582.1A Pending CN106449541A (zh) 2015-08-13 2016-08-09 半导体封装件
CN202210890179.7A Pending CN115084047A (zh) 2015-08-13 2016-08-09 半导体封装件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210890179.7A Pending CN115084047A (zh) 2015-08-13 2016-08-09 半导体封装件

Country Status (3)

Country Link
US (2) US9978661B2 (zh)
KR (2) KR102424402B1 (zh)
CN (2) CN106449541A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108847450A (zh) * 2018-06-12 2018-11-20 武汉华星光电半导体显示技术有限公司 一种有机发光二极管的基底及其制作方法
CN110880483A (zh) * 2018-09-05 2020-03-13 三星电子株式会社 半导体装置及其制造方法
CN110959189A (zh) * 2017-08-01 2020-04-03 株式会社村田制作所 高频模块
CN111146091A (zh) * 2019-12-26 2020-05-12 中芯集成电路（宁波）有限公司 一种散热封装结构的制造方法及散热结构
CN111312670A (zh) * 2020-02-26 2020-06-19 南通智通达微电子物联网有限公司 一种散热封装方法
WO2023004661A1 (en) * 2021-07-29 2023-02-02 Huawei Technologies Co.,Ltd. Semiconductor arrangement
CN117457642A (zh) * 2023-12-21 2024-01-26 荣耀终端有限公司 电子器件模组及电子设备

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017091211A1 (en) * 2015-11-24 2017-06-01 Pramod Malatkar Electronic package that includes lamination layer
JP6605382B2 (ja) * 2016-03-30 2019-11-13 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2018046057A (ja) * 2016-09-12 2018-03-22 株式会社東芝 半導体パッケージ
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
JP6363687B2 (ja) * 2016-12-26 2018-07-25 デクセリアルズ株式会社 半導体装置
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
WO2019066990A1 (en) * 2017-09-30 2019-04-04 Intel Corporation ENCAPSULATION COMPRISING THERMAL INTERFACE MATERIAL RETAINING STRUCTURES ON CHIP AND THERMAL DISSIPATOR
WO2019066989A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INTEGRATED SUBSTRATE AMOUNTS AND HEAT DIFFUSER CUSTOMIZATION FOR ENHANCED PACKAGING THERMOMECHANICS
WO2019066992A1 (en) 2017-09-30 2019-04-04 Intel Corporation HOUSING HAVING A HIGHLY CONDUCTIVE LAYER DEPOSITED ON AN ADDITIVE DEPOSIT CHIP BEFORE A TIM1 APPLICATION
US11011502B2 (en) 2018-01-19 2021-05-18 Nepes Co., Ltd. Semiconductor package
KR102240407B1 (ko) * 2018-01-19 2021-04-15 주식회사 네패스 반도체 패키지
KR102033955B1 (ko) 2018-02-08 2019-10-18 박영준 다층필름의 가공장치 및 가공방법
JP7056226B2 (ja) * 2018-02-27 2022-04-19 Tdk株式会社 回路モジュール
JP7075791B2 (ja) * 2018-03-20 2022-05-26 株式会社ディスコ 半導体パッケージの製造方法
JP7265321B2 (ja) * 2018-06-21 2023-04-26 デクセリアルズ株式会社 半導体装置及び半導体装置の製造方法
US10916488B2 (en) * 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
TWI674708B (zh) * 2018-08-31 2019-10-11 唐虞企業股份有限公司 晶片封裝結構半成品、晶片封裝結構模組與晶片封裝結構的製造方法
US11615998B2 (en) * 2018-09-12 2023-03-28 Intel Corporation Thermal management solutions for embedded integrated circuit devices
KR102513086B1 (ko) * 2018-10-01 2023-03-23 삼성전자주식회사 반도체 패키지
WO2020070899A1 (ja) * 2018-10-05 2020-04-09 株式会社 東芝 半導体パッケージ
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
CN111668114A (zh) * 2019-03-08 2020-09-15 矽磐微电子(重庆)有限公司 半导体封装方法
US11282763B2 (en) * 2019-06-24 2022-03-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device having a lid with through-holes
US11282791B2 (en) * 2019-06-27 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a heat dissipation structure connected chip package
KR102672608B1 (ko) * 2019-08-22 2024-06-10 삼성전자주식회사 반도체 패키지
KR102068050B1 (ko) 2019-09-25 2020-01-20 박영준 의료용 드레싱재 및 제조방법
KR102311714B1 (ko) 2019-11-13 2021-10-12 박영준 의료용 드레싱재 제조장치
US20210159188A1 (en) * 2019-11-22 2021-05-27 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
KR20210117587A (ko) 2020-03-19 2021-09-29 삼성전자주식회사 반도체 모듈
US20210410331A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Integrated circuit die thermal solutions with a contiguously integrated heat pipe
TWI720921B (zh) * 2020-07-14 2021-03-01 欣興電子股份有限公司 內埋式元件結構及其製造方法
CN112216739B (zh) * 2020-08-25 2022-08-12 西安电子科技大学 低热阻硅基氮化镓微波毫米波器件材料结构及制备方法
US11848246B2 (en) 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
KR20210097069A (ko) 2021-07-19 2021-08-06 박영준 의료용 드레싱재 및 제조방법
US11996345B2 (en) * 2021-08-27 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
KR20230174805A (ko) * 2022-06-21 2023-12-29 주식회사 비에스테크닉스 열전도 부재가 임베디드된 방열 반도체 패키지 및 그 제조방법 그리고 그 제조에 이용하는 유도 가열 솔더링장치
KR102524125B1 (ko) * 2022-10-19 2023-04-21 이왕기 방열 특성을 향상시킨 전자 부품 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101641786A (zh) * 2007-03-30 2010-02-03 伊莱楚维克股份公司 散热装置和具有散热装置的组合或模块单元
CN102487059A (zh) * 2010-12-02 2012-06-06 三星电子株式会社 堆叠式封装结构
CN104009023A (zh) * 2013-02-27 2014-08-27 日月光半导体制造股份有限公司 具有热增强型共形屏蔽的半导体封装及相关方法
US20140374901A1 (en) * 2013-06-21 2014-12-25 Samsung Electronics Co., Ltd Semiconductor package and method of fabricating the same
US20150091149A1 (en) * 2013-09-27 2015-04-02 Ae-nee JANG Stack-type semiconductor package

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408453B (en) * 1997-12-08 2000-10-11 Toshiba Kk Package for semiconductor power device and method for assembling the same
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6548895B1 (en) 2001-02-21 2003-04-15 Sandia Corporation Packaging of electro-microfluidic devices
US6614123B2 (en) * 2001-07-31 2003-09-02 Chippac, Inc. Plastic ball grid array package with integral heatsink
JP4595665B2 (ja) 2005-05-13 2010-12-08 富士電機システムズ株式会社 配線基板の製造方法
JP4860695B2 (ja) * 2006-06-07 2012-01-25 富士通株式会社 半導体パッケージ
TWI353047B (en) * 2006-12-28 2011-11-21 Siliconware Precision Industries Co Ltd Heat-dissipating-type semiconductor package
US8758849B2 (en) 2007-08-06 2014-06-24 Francis C. Dlubak Method of depositing electrically conductive material onto a substrate
KR20090077203A (ko) * 2008-01-10 2009-07-15 주식회사 하이닉스반도체 반도체 패키지
US8310051B2 (en) * 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8299595B2 (en) * 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
KR101192181B1 (ko) 2010-03-31 2012-10-17 (주)포인트엔지니어링 광 소자 디바이스 및 그 제조 방법
KR101646664B1 (ko) * 2010-05-18 2016-08-08 엘지이노텍 주식회사 발광 소자, 발광 소자의 제조방법 및 발광 소자 패키지
EP2573810B1 (en) 2010-05-21 2016-08-17 Toyota Jidosha Kabushiki Kaisha Semiconductor device
KR101212061B1 (ko) 2010-06-09 2012-12-13 에스케이하이닉스 주식회사 반도체 칩 및 그 반도체 패키지와 이를 이용한 스택 패키지
KR20120019091A (ko) 2010-08-25 2012-03-06 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
TWI506818B (zh) * 2010-10-28 2015-11-01 Kun Hsin Technology Inc 發光模組及交流發光裝置
KR20130000681A (ko) 2011-06-23 2013-01-03 한국광해관리공단 층별 지중 침하 계측 장치 및 방법
US9596747B2 (en) * 2011-07-22 2017-03-14 Kyocera Corporation Wiring substrate and electronic device
US8659143B2 (en) * 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US9460972B2 (en) * 2012-01-09 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming reduced surface roughness in molded underfill for improved C-SAM inspection
KR20130094107A (ko) * 2012-02-15 2013-08-23 삼성전자주식회사 열 분산기를 갖는 반도체 패키지 및 그 형성 방법
US9129929B2 (en) 2012-04-19 2015-09-08 Sony Corporation Thermal package with heat slug for die stacks
JP2014001439A (ja) 2012-06-20 2014-01-09 Sumitomo Electric Ind Ltd 複合部材、複合部材の製造方法、及び半導体装置
US9163899B2 (en) 2012-12-21 2015-10-20 Htr Development, Llc Paintball feedgate
KR101537390B1 (ko) 2013-01-03 2015-07-16 하나마이크론(주) 인터포저를 이용한 적층형 반도체 패키지
KR20140094081A (ko) 2013-01-21 2014-07-30 삼성전자주식회사 전기적인 신호라인과 방열 기능을 하는 방열판을 갖는 반도체 패키지 및 제조방법
KR20140106038A (ko) * 2013-02-25 2014-09-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102105902B1 (ko) * 2013-05-20 2020-05-04 삼성전자주식회사 방열 부재를 갖는 적층 반도체 패키지
KR102103375B1 (ko) 2013-06-18 2020-04-22 삼성전자주식회사 반도체 패키지
KR102063794B1 (ko) 2013-06-19 2020-01-08 삼성전자 주식회사 적층형 반도체 패키지
KR20150004005A (ko) 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
KR102126977B1 (ko) 2013-08-21 2020-06-25 삼성전자주식회사 반도체 패키지
KR20150050189A (ko) * 2013-10-31 2015-05-08 삼성전기주식회사 반도체 패키지
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101641786A (zh) * 2007-03-30 2010-02-03 伊莱楚维克股份公司 散热装置和具有散热装置的组合或模块单元
CN102487059A (zh) * 2010-12-02 2012-06-06 三星电子株式会社 堆叠式封装结构
CN104009023A (zh) * 2013-02-27 2014-08-27 日月光半导体制造股份有限公司 具有热增强型共形屏蔽的半导体封装及相关方法
US20140374901A1 (en) * 2013-06-21 2014-12-25 Samsung Electronics Co., Ltd Semiconductor package and method of fabricating the same
US20150091149A1 (en) * 2013-09-27 2015-04-02 Ae-nee JANG Stack-type semiconductor package

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110959189A (zh) * 2017-08-01 2020-04-03 株式会社村田制作所 高频模块
CN108847450A (zh) * 2018-06-12 2018-11-20 武汉华星光电半导体显示技术有限公司 一种有机发光二极管的基底及其制作方法
CN110880483A (zh) * 2018-09-05 2020-03-13 三星电子株式会社 半导体装置及其制造方法
CN111146091A (zh) * 2019-12-26 2020-05-12 中芯集成电路（宁波）有限公司 一种散热封装结构的制造方法及散热结构
CN111146091B (zh) * 2019-12-26 2022-07-12 中芯集成电路（宁波）有限公司 一种散热封装结构的制造方法及散热结构
CN111312670A (zh) * 2020-02-26 2020-06-19 南通智通达微电子物联网有限公司 一种散热封装方法
CN111312670B (zh) * 2020-02-26 2022-04-01 南通智通达微电子物联网有限公司 一种散热封装方法
WO2023004661A1 (en) * 2021-07-29 2023-02-02 Huawei Technologies Co.,Ltd. Semiconductor arrangement
CN117457642A (zh) * 2023-12-21 2024-01-26 荣耀终端有限公司 电子器件模组及电子设备
CN117457642B (zh) * 2023-12-21 2024-05-24 荣耀终端有限公司 电子器件模组及电子设备

Also Published As

Publication number Publication date
US20180269126A1 (en) 2018-09-20
CN115084047A (zh) 2022-09-20
KR102424402B1 (ko) 2022-07-25
KR20170020663A (ko) 2017-02-23
US9978661B2 (en) 2018-05-22
US20170047264A1 (en) 2017-02-16
KR20220106921A (ko) 2022-08-01
KR102524617B1 (ko) 2023-04-21

Similar Documents

Publication Publication Date Title
CN106449541A (zh) 半导体封装件
TWI221336B (en) Integrated circuit with embedded passive component in flip-chip connection and method for manufacturing the same
US9269694B2 (en) Packages with thermal management features for reduced thermal crosstalk and methods of forming same
TWI578485B (zh) 堆疊的封裝結構、封裝層疊裝置及其製造方法
CN101978493B (zh) 具有减少扩散热阻的半导体堆叠组合件及其制造方法
US8314486B2 (en) Integrated circuit packaging system with shield and method of manufacture thereof
US10937771B2 (en) Semiconductor packages
US20130069218A1 (en) High density package interconnect with copper heat spreader and method of making the same
US11515229B2 (en) Semiconductor package and manufacturing method thereof
US7498203B2 (en) Thermally enhanced BGA package with ground ring
CN107464804A (zh) 包括散热器的半导体封装及其制造方法
US9837378B2 (en) Fan-out 3D IC integration structure without substrate and method of making the same
CN207852888U (zh) 具有天线组件的半导体封装结构
CN107369654A (zh) 封装结构以及晶片加工方法
EP3678175A1 (en) Semiconductor package with in-package compartmental shielding
US11552054B2 (en) Package structure and method of manufacturing the same
CN114664761A (zh) 半导体装置
CN108417541B (zh) 半导体封装
US8975745B2 (en) Packaged microelectronic devices recessed in support member cavities, and associated methods
KR20230110054A (ko) 반도체 패키지
CN103050454A (zh) 堆迭封装构造
CN210575938U (zh) 一种用于lga封装的基板结构
KR101459566B1 (ko) 히트슬러그, 그 히트슬러그를 포함한 반도체 패키지 및 그 제조방법
CN206849828U (zh) 封装结构
CN219958974U (zh) 半导体封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170222

RJ01 Rejection of invention patent application after publication