KR20210117587A - 반도체 모듈 - Google Patents

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KR20210117587A
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heat dissipation
substrate
dissipation layer
region
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KR1020200033989A
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임윤혁
조영상
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삼성전자주식회사
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Abstract

본 발명은 반도체 모듈에 관한 것으로, 더욱 상세하게는, 제1 영역 및 제2 영역을 갖는 기판; 상기 제1 영역 상에 실장된 제1 칩; 상기 제2 영역 상에 실장된 제2 칩 및 수동 소자들; 및 상기 제1 칩의 상면과 직접 접촉하는 방열층을 포함하되, 상기 방열층은 상기 제1 칩의 측면들을 따라 연장되며, 상기 제1 칩의 측면들과 직접 접촉하고, 상기 방열층은 상기 제1 칩, 상기 제2 칩 및 상기 수동 소자들의 상면들 및 측면들 상에 제공될 수 있다.

Description

반도체 모듈{Semiconductor module}
본 발명은 반도체 모듈, 보다 구체적으로 방열층이 제공된 반도체 모듈에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 이에 따라, 복수의 반도체 패키지들을 포함하는 반도체 모듈들의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 과제는 내구성이 향상된 반도체 모듈을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 방열 특성이 향상된 반도체 모듈을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 모듈에 관한 것이다. 본 발명에 따른 반도체 모듈은 제1 영역 및 제2 영역을 갖는 기판; 상기 제1 영역 상에 실장된 제1 칩; 상기 제2 영역 상에 실장된 제2 칩 및 수동 소자들; 및 상기 제1 칩의 상면과 직접 접촉하는 방열층을 포함하되, 상기 방열층은 상기 제1 칩의 측면들을 따라 연장되며, 상기 제1 칩의 측면들과 직접 접촉하고, 상기 방열층은 상기 제1 칩, 상기 제2 칩 및 상기 수동 소자들의 상면들 및 측면들 상에 제공될 수 있다.
본 발명에 따른 반도체 모듈은 제1 영역 및 제2 영역을 갖는 기판; 상기 제1 영역 상에 실장된 제1 칩; 상기 제1 칩의 상면을 덮는 방열층; 및 상기 제2 영역 상에 실장된 제2 칩 및 수동 소자들을 포함하되, 상기 방열층의 측면들은 상기 제1 칩의 측면들과 각각 수직으로 정렬되고, 상기 방열층은 복수의 입자들을 포함하되, 상기 입자들은 실리콘 카바이드(SiC)를 포함할 수 있다.
본 발명에 따른 반도체 모듈은 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 제3 영역을 갖는 기판; 상기 제3 영역 상에 실장된 제1 칩; 상기 제2 영역 상에 실장된 제2 칩 및 수동 소자들; 상기 기판의 상기 제1 영역 및 상기 제2 영역 사이에 제공되는 전자파 차단벽; 상기 제1 칩과 상기 기판을 연결하는 제1 연결부, 상기 제2 칩과 상기 기판을 연결하는 제2 연결부 및 상기 수동 소자들과 상기 기판을 연결하는 제3 연결부; 상기 제1 내지 제3 연결부들을 덮는 언더필들; 상기 제2 칩 및 상기 수동 소자들의 상면들 및 측면들을 콘포말하게 덮는 유전층; 및 상기 유전층, 상기 제1 칩 및 상기 전자파 차단벽을 덮는 방열층을 포함할 수 있다.
본 발명에 따른 반도체 모듈은 기판 상의 제1 칩 및 제2 칩을 덮는 방열층을 포함할 수 있다. 상기 방열층은 제1 칩의 상면 및 측면들과 직접 접촉하며, 상기 제1 칩 및 상기 제2 칩의 상면 및 측면들 상에 배치될 수 있다. 이에 따라, 실시예들에 따른 반도체 모듈의 방열 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3은 실시예들에 따른 반도체 모듈을 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 4는 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'선 을 따라 자른 단면이다.
도 6은 실시예들에 따른 반도체 모듈을 설명하기 위한 도면으로, 도 4의 Ⅰ-Ⅰ'선 선을 따라 자른 단면에 대응된다.
도 7a 내지 도 7e는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다.
도 8a 내지 도 8d는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다.
도 10는 도 2, 도 3, 도 5 및 도 6의 A영역을 확대 도시한 도면으로, 방열층의 단면을 모식적으로 나타낸 것이다.
도 11은 도 2, 도 3, 도 5 및 도 6의 A영역을 확대 도시한 도면으로, 방열층의 단면을 모식적으로 나타낸 것이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 모듈을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 10는 도 2의 A 영역을 확대 도시한 도면으로, 방열층의 단면을 모식적으로 나타낸 것이다. 도 11은 도 2, 도 3, 도 5 및 도 6의 A영역을 확대 도시한 도면으로, 방열층의 단면을 모식적으로 나타낸 것이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 모듈(1)은 기판(10), 제1 칩(100), 제2 칩(200), 수동 소자들(300), 및 방열층(500)을 포함할 수 있다.
제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 갖는 기판(10)이 제공될 수 있다. 제1 영역(R1)은 제2 영역(R2) 및 제3 영역(R3) 사이에 배치될 수 있다. 제1 영역(R1)은 제1 칩(100)이 실장되는 영역일 수 있다. 제2 영역(R2)은 제2 칩(200) 및 수동 소자들(300)이 실장되는 영역일 수 있다. 일 예로, 기판(10)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다. 기판(10)은 상면(10a) 상에 제1 기판 패드들(11), 제2 기판 패드들(13), 및 제3 기판 패드들(15)을 포함할 수 있다. 실시예들에 따르면, 기판(10)은 내부에 안테나 배선을 포함할 수 있다. 제1 방향(D1)은 기판(10)의 상면(10a)과 평행한 방향일 수 있다. 제2 방향(D2)은 기판(10)의 상면(10a)과 평행하되, 제1 방향(D1)과 수직인 방향일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 수직한 방향일 수 있다. 본 명세서에서, 기판(10)과 전기적으로 연결된다는 것은 기판(10) 내의 회로 패턴들 또는 안테나 배선들과 전기적으로 연결된다는 것을 의미할 수 있다.
제1 칩(100)이 기판(10)의 상면(10a) 상에 실장될 수 있다. 제1 칩(100)이 기판(10)의 제1 영역(R1) 내에 배치될 수 있다. 제1 칩(100)은 상면(100a), 측면들(100c), 및 하면(100b)을 가질 수 있다. 제1 칩(100)의 상면(100a)은 비활성면일 수 있다. 제1 칩(100)은 예를 들어, RF 칩(Radio Frequency chip)일 수 있다. 제1 칩(100)은 하면(100b) 상에 제1 칩패드들(101)을 포함할 수 있다. 제1 연결부들(41)이 제1 칩패드들(101) 및 기판(10)의 제1 기판 패드들(11) 사이에 각각 개재될 수 있다. 제1 연결부들(41)은 솔더볼 필라, 범프 또는 볼그리드 어레이를 포함할 수 있다. 제1 연결부들(41)은 도전 물질, 예를 들어 금속을 포함할 수 있다. 이에 따라, 제1 칩(100)은 제1 연결부들(41)을 통해 기판(10)과 전기적으로 연결될 수 있다.
제1 언더필(51)이 기판(10) 및 제1 칩(100) 사이의 갭에 제공되어, 제1 연결부들(41)을 밀봉할 수 있다. 제1 언더필(51)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 언더필(51)이 제공됨에 따라, 제1 연결부들(41)의 접합 신뢰성이 향상될 수 있다. 도시된 바와 달리 제1 언더필(51)은 생략될 수 있다.
제2 칩(200)이 기판(10)의 상면(10a) 상에 실장될 수 있다. 제2 칩(200)이 기판(10)의 제2 영역(R2) 내에 배치될 수 있다. 제2 칩(200)은 상면(200a), 측면들(200c), 및 하면(200b)을 가질 수 있다. 제2 칩(200)은 제1 칩(100)과 다른 종류의 반도체 칩 일 수 있다. 제2 칩(200)은 예를 들어, 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력 관리 칩으로 기능할 수 있다. 제2 칩(200)은 하면(200b) 상에 제2 칩패드들(201)을 포함할 수 있다. 제2 연결부들(43)이 제2 칩패드들(201) 및 기판(10)의 제2 기판 패드들(13) 사이에 각각 개재될 수 있다. 제2 연결부들(43)은 솔더볼, 필라, 범프 또는 볼그리드 어레이를 포함할 수 있다. 제2 연결부들(43)은 도전 물질, 예를 들어 금속을 포함할 수 있다. 이에 따라, 제2 칩(200)은 제2 연결부들(43)을 통해 기판(10)과 전기적으로 연결될 수 있다.
제2 언더필(53)이 기판(10) 및 제2 칩(200) 사이의 갭에 제공되어, 제2 연결부들(43)을 밀봉할 수 있다. 제2 언더필(53)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필(53)이 제공됨에 따라, 제2 연결부들(43)의 접합 신뢰성이 향상될 수 있다. 도시된 바와 달리 제2 언더필(53)은 생략될 수 있다.
수동 소자들(300)이 기판(10)의 상면(10a) 상에 실장될 수 있다. 수동 소자들(300)이 기판(10)의 제2 영역(R2) 내에 배치될 수 있다. 보다 구체적으로 수동 소자들(300)은 평면적 관점에서 제2 칩(200)의 주위에 배치될 수 있다. 수동 소자들(300) 각각은 한 쌍의 전극들(303) 및 본체(301)를 포함할 수 있다. 한 쌍의 전극들(303)은 도전 물질, 예를 들어 금속을 포함할 수 있다. 수동 소자들(300)은 예를 들어, 인덕터, 저항기 및 캐패시터 중에서 어느 하나를 포함할 수 있다. 제3 연결부들(45)이 한 쌍의 전극들(303) 및 기판(10)의 제3 기판 패드들(15) 사이에 각각 개재될 수 있다. 제3 연결부들(45)은 솔더볼, 필라, 범프 또는 볼그리드 어레이를 포함할 수 있다. 제3 연결부들(45)은 도전 물질 예를 들어 금속을 포함할 수 있다. 이에 따라, 수동 소자들(300)은 제3 연결부들(45)를 통해 기판(10)과 전기적으로 연결될 수 있다.
제3 언더필(55)이 기판(10) 및 수동 소자들(300) 사이의 갭에 제공되어, 제3 연결부들(45)을 부분적으로 또는 전부 덮을 수 있다. 제3 언더필(55)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제3 언더필(55)이 제공됨에 따라, 제3 연결부들(45)의 접합 신뢰성이 향상될 수 있다. 도시된 바와 달리 제3 언더필(55)은 생략될 수 있다.
방열층(500)이 기판(10) 상에 제공될 수 있다. 실시예들에 따르면 방열층(500)은 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 제공될 수 있다. 보다 구체적으로, 방열층(500)은 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)의 상면들 및 측면들 상에 제공될 수 있다. 이하, 방열층(500)의 구조에 대해 자세히 서술한다.
방열층(500)이 제1 칩(100)의 상면(100a) 및 측면들(100c) 상에 제공될 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a)을 덮되, 제1 칩(100)의 상면(100a)과 직접 접촉할 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a)을 전부 덮을 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a) 상으로부터 제1 칩(100)의 측면들(100c)을 따라 연장되어, 기판(10)의 상면(10a)과 접촉할 수 있다. 방열층(500)은 제1 칩(100)의 측면들(100c)을 덮되, 제1 칩(100)의 측면들(100c)과 직접 접촉할 수 있다. 제1 칩(100)의 상면(100a) 및 측면들(100c) 상에 제공된 방열층(500)의 두께(T1)는 1um 이상 및 1 mm 이하일 수 있다. 방열층(500)은 제1 칩(100)의 측면들(100c)을 전부 덮을 수 있다. 방열층(500)은 제1 칩(100)을 외부로부터 차단시킬 수 있다. 이에 따라, 평면적 관점에서 제1 칩(100)의 측면들(100c)은 방열층(500)에 둘러싸일 수 있다.
방열층(500)은 제2 칩(200)의 상면(200a) 및 측면들(200c) 상에 제공될 수 있다. 방열층(500)은 제2 칩(200)의 상면(200a)을 전부 덮을 수 있다. 방열층(500)은 제2 칩(200)의 상면(200a) 상으로부터 제2 칩(200)의 측면들(200c)을 따라 연장될 수 있다. 이에 따라, 방열층(500)은 제2 칩(200)의 측면들(200c) 각각의 적어도 일부를 덮을 수 있다. 방열층(500)은 제2 칩(200)의 측면들(200c) 상으로부터, 제2 칩(200)과 인접한 수동 소자들(300)의 상면들 상으로 연장될 수 있다. 방열층(500)은 수동 소자들(300)의 상면들을 덮을 수 있다. 방열층(500)은 수동 소자들(300) 각각의 상면을 전부 덮을 수 있다. 수동 소자들(300)의 상면들 상에 제공된 방열층(500)은 수동 소자들(300) 각각의 측면들 상으로 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다.
기판(10)의 제1 영역(R1) 상에 제공된 방열층(500)은 기판(10)의 상면(10a)으로부터의 제1 높이(H1)를 가질 수 있다. 본 명세서에서 어떤 구성 요소의 높이는 기판(10)의 상면(10a)과 수직한 방향에서 측정된 상기 구성 요소의 최대 거리를 의미할 수 있다. 즉, 제1 높이(H1)는 기판(10)의 상면(10a)으로부터 제1 영역(R1) 상에 제공된 방열층(500)의 최상면까지의 수직 거리를 의미할 수 있다. 기판(10)의 제2 영역(R2) 상에 제공된 방열층(500)은 기판(10)의 상면(10a)으로부터의 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 기판(10)의 상면(10a)으로부터 제2 영역(R2) 상에 제공된 방열층(500)의 최상면까지의 수직 거리를 의미할 수 있다. 실시예들에 따르면, 제1 높이(H1)는 제2 높이(H2)와 다를 수 있다. 이에 따라, 방열층(500)의 상면(500a)은 기판(10)의 상면(10a)과 평행하지 않을 수 있다.
도 10 및 도 11을 도 2와 함께 참조하면, 방열층(500)은 도전 물질을 포함할 수 있다. 방열층(500)은 금속, 예를 들어 구리(Cu)를 포함할 수 있다. 실시예들에 따르면, 방열층(500)은 내부에 복수의 제1 입자들(P1)을 포함할 수 있다. 제1 입자들(P1)은 구리(Cu)를 포함할 수 있다. 제1 입자들(P1)이 서로 밀착하여 방열층(500)을 구성할 수 있다. 단면적 관점에서, 제1 입자들(P1)의 형상은 정형화되지 않을 수 있다. 일 예로, 제1 입자들(P1)의 형상은 찌그러진 형상일 수 있다. 방열층(500)은 금속 분말을 고압으로 분사하여 형성되므로, 금속 분말은 분사된 면(예를 들어, 제1 칩(100)의 상면(100a))에 닿아 형태가 변형될 수 있다. 제1 입자들(P1)은 상기 금속 분말이 소성 변형되어 형성된 것일 수 있다. 제1 입자들(P1)의 최대 폭은 예를 들어, 0.1um 이상 500um이하일 수 있다. 다른 예로, 제1 입자들(P1)은 내부에 그레인들을 포함할 수 있다. 제1 입자들(P1)은 서로 밀착하여 접촉할 수 있다. 제1 입자들(P1)끼리 접촉한 접촉면은 방열층(500)의 내부에 복수의 경계선(BD)을 형성할 수 있다. 상기 경계선(BD)들은 단면적 관점에서 방열층(500) 내부에 제공되는 물결 패턴처럼 보일 수 있다. 다른 예로, 방열층(500)은 제1 입자들(P1)과 다른 제2 입자들(P2)을 포함할 수 있다. 제2 입자들(P2)의 열전도율은 제1 입자들(P1)의 열전도율과 유사할 수 있고, 제2 입자들(P2)의 열팽창율은 제1 입자들(P1)의 열팽창율과 다를 수 있다. 제2 입자들(P2)은 제1 입자들(P1)보다 열전도도가 높은 물질을 포함할 수 있다. 일 예로, 제2 입자들(P2)은 실리콘 카바이드(SiC)를 포함할 수 있다. 제2 입자들(P2)은 방열층(500) 내에 부분적으로 존재할 수 있다. 이에 따라, 제2 입자들(P2)은 제1 입자들(P1)에 의해 둘러싸일 수 있다. 실시예들에 따르면, 방열층(500)은 제2 입자들(P2)을 부분적으로 포함하여 warpage 불량을 개선할 수 있다. 또 다른 예로, 방열층(500)은 자기장 차폐 물질을 더 포함할 수 있다. 예를 들어, 자기장 차폐(magnetic shielding) 물질은 붕소(B) 화합물을 포함할 수 있다.
실시예들에 따른 반도체 모듈(1)은 전자파 차단벽(400)을 더 포함할 수 있다. 전자파 차단벽(400)이 기판(10) 상에 제공될 수 있다. 전자파 차단벽(400)은 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 사이에 배치될 수 있다. 전자파 차단벽(400)은 제1 칩(100) 및 제1 칩(100)과 최인접한 수동 소자들(300) 사이에 배치될 수 있다. 전자파 차단벽(400)의 상면(400a)이 방열층(500)에 의해 덮힐 수 있다. 전자파 차단벽(400)의 측면들 중 적어도 일부는 방열층(500)에 의해 덮힐 수 있다. 방열층(500)은 전자파 차단벽(400) 및 제1 칩(100) 사이로 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다. 전자파 차단벽(400)은 제1 칩(100)과 제2 칩(200) 사이 또는 제1 칩(100)과 수동 소자들(300) 사이에 배치되어 전자파를 차단시킬 수 있다. 전자파 차단벽(400)은 도전 물질, 예를 들어 구리(Cu) 또는 은(Ag)을 포함할 수 있다.
실시예들에 따른 반도체 모듈(1)은 기판(10)의 제2 영역(R2) 상에 제공된 유전층(700)을 더 포함할 수 있다. 유전층(700)은 방열층(500)과 제2 칩(200) 사이 및 방열층(500)과 수동 소자들(300) 사이에 개재될 수 있다. 유전층(700)은 제 칩(200)의 상면(200a) 및 측면들(200c) 상에 제공될 수 있다. 유전층(700)은 제2 칩(200)의 상면(200a) 및 측면들(200c)과 접촉할 수 있다. 유전층(700)은 제2 칩(200)의 상면(200a)으로부터 제2 칩(200)의 측면들(200c) 및 수동 소자들(300)의 상면들 상으로 연장될 수 있다. 유전층(700)은 제2 칩(200) 및 수동 소자들(300)의 상면 및 측면들을 덮을 수 있다. 유전층(700)은 절연성 물질을 포함할 수 있다.
[실시예2]
도 3은 실시예들에 따른 반도체 모듈을 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
도 3을 참조하면, 실시예들에 따른 반도체 모듈(2)은 기판(10), 제1 칩(100), 제2 칩(200), 수동 소자들(300) 및 방열층(500)에 더해 몰딩층들(601, 603)을 포함할 수 있다. 기판(10), 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)은 도 1 및 도 2에서 서술한 내용과 실질적으로 동일할 수 있다.
기판(10)의 상면(10a) 상에 몰딩층들(601, 603)이 제공될 수 있다. 몰딩층들(601, 603)은 제1 몰딩층(601) 및 제2 몰딩층(603)을 포함할 수 있다. 제1 몰딩층(610) 및 제2 몰딩층(603)은 수평으로 이격되어 배치될 수 있다. 제1 몰딩층(601) 및 제2 몰딩층(603) 사이에 전자파 차단벽(400)이 개재될 수 있다. 제1 몰딩층(601)은 기판(10)의 제1 영역(R1) 상에 제공될 수 있다. 제1 몰딩층(601)은 제1 칩(100)의 하면(100b) 및 기판(10)의 상면(10a) 사이에 제공될 수 있다. 제1 몰딩층(601)은 제1 칩(100)의 측면들(100c)을 따라 수직으로 연장되어 방열층(500) 및 제1 칩(100)의 측면들(100c) 사이에 개재될 수 있다. 제1 몰딩층(601)은 제1 칩(100)을 둘러싸되, 제1 칩(100)의 상면(100a)을 노출시킬 수 있다. 제1 몰딩층(601)의 최상면(601a)은 제1 칩(100)의 상면(100a)과 공면을 이룰 수 있다. 제1 몰딩층(601)의 최상면(601a)은 전자파 차단벽(400)의 상면(400a)과 공면을 이룰 수 있다. 제1 몰딩층(601)은 전자파 차단벽(400)의 일 측면의 전부를 덮되, 상기 일 측면과 접촉할 수 있다. 제1 몰딩층(601)은 제1 연결부들(41)을 둘러쌀 수 있다. 제1 몰딩층(601)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제2 몰딩층(603)은 기판(10)의 제2 영역(R2) 상에 제공될 수 있다. 제2 몰딩층(603)은 제2 칩(200) 및 수동 소자들(300)을 둘러쌀 수 있다. 제2 몰딩층(603)은 전자파 차단벽(400)의 일 측면의 전부를 덮을 수 있고, 상기 일 측면과 직접 접촉할 수 있다. 제2 몰딩층(603)은 제2 칩(200)의 상면(200a) 및 측면들(200c)을 덮을 수 있다. 제2 몰딩층(603)은 수동 소자들(300)의 상면들 및 측면들을 덮을 수 있다. 제2 몰딩층(603)은 제2 칩(200) 및 수동 소자들(300) 사이로 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다. 제2 몰딩층(603)은 제3 연결부들(45)을 덮을 수 있다. 제2 몰딩층(603)의 상면(603a)은 전자파 차단벽(400)의 상면(400a)과 공면을 이룰 수 있다. 제2 몰딩층(603)의 상면(603a)은 제1 칩(100)의 상면(100a), 및 제1 몰딩층(601)의 상면(601a)과 같은 레벨에 배치될 수 있다. 제2 몰딩층(603)은 제1 몰딩층과 동일한 물질을 포함할 수 있다. 제2 몰딩층(603)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
방열층(500)이 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 제공될 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a), 제1 몰딩층(601)의 상면(601a), 제2 몰딩층(603)의 상면(603a) 상에 제공될 수 있다. 방열층(500) 의 상면(500a)은 평평할 수 있다. 이에 따라, 방열층(500)의 상면(500a)은 기판(10)의 상면(10a)과 평행할 수 있다. 방열층(500)은 제1 몰딩층(601)의 측면들(601c)을 따라 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다. 방열층(500)은 제1 몰딩층(601)의 측면들(601c)을 덮되, 상기 측면들(601c) 중 전자파 차단벽(400)과 접촉한 측면은 덮지 않을 수 있다. 방열층(500)은 제2 몰딩층(603)의 측면들(603c) 상으로 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다. 방열층(500)은 제2 몰딩층(603)의 측면들(603c)을 덮되, 상기 측면들(603c) 중 전자파 차단벽(400)과 접촉한 측면은 덮지 않을 수 있다.
기판(10)의 제1 영역(R1) 상에 제공된 방열층(500)은 기판(10)의 상면(10a)으로부터의 제1 높이(H1)를 가질 수 있다. 상기 제1 높이(H1)는 기판(10)의 상면(10a)으로부터 제1 영역(R1) 상에 제공된 방열층(500)의 최상면까지의 수직 거리를 의미할 수 있다. 기판(10)의 제2 영역(R2) 상에 제공된 방열층(500)은 기판(10)의 상면(10a)으로부터의 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 기판(10)의 상면(10a)으로부터 제2 영역(R2) 상에 제공된 방열층(500)의 최상면까지의 수직 거리를 의미할 수 있다. 실시예들에 따르면, 제1 높이(H1)는 제2 높이(H2)와 동일할 수 있다.
[실시예 3]
도 4는 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
도 4 및 도 5를 참조하면, 실시예들에 따른 반도체 모듈(3)은 기판(10), 제1 칩(100), 제2 칩(200), 수동 소자들(300) 및 방열층(500)을 포함할 수 있다. 기판(10), 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)은 도 1 및 도2에서 서술한 내용과 실질적으로 동일할 수 있다.
방열층(500)이 제1 칩(100) 상에 제공될 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a)을 덮을 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a)을 전부 덮고, 상기 상면(100a)과 직접 접촉할 수 있다. 방열층(500)의 상면(500a)은 제1 칩(100)의 상면(100a)과 평행할 수 있다. 방열층(500)의 상면(500a)은 평평할 수 있다. 방열층(500)은 제1 칩(100)의 측면들(100c)을 노출시킬 수 있다. 방열층(500)은 제1 칩(100)의 측면들(100c)과 접촉하지 않을 수 있다. 방열층(500c)의 측면들(500c)은 제1 칩(100)의 측면들(100c)과 수직으로 각각 정렬될 수 있다. 평면적 관점에서, 방열층(500)은 제1 칩(100)과 중첩될 수 있다. 방열층(500)의 평면적은 제1 칩(100)의 평면적과 동일할 수 있다.
[실시예 4]
도 6은 실시예들에 따른 반도체 모듈을 설명하기 위한 도면으로, 도 4의 Ⅰ-Ⅰ'선 선을 따라 자른 단면에 대응된다. 이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
도 6을 참조하면, 실시예들에 따른 반도체 모듈(4)은 기판(10), 제1 칩(100), 제2 칩(200), 수동 소자들(300) 및 방열층(500)에 더해 몰딩층들(601, 603)을 포함할 수 있다. 기판(10), 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)은 도 1 및 도 2에서 서술한 내용과 실질적으로 동일할 수 있고, 방열층(500)은 도 5에서 서술한 내용과 실질적으로 동일할 수 있다.
기판(10)의 상면(10a) 상에 몰딩층들(601, 603)이 제공될 수 있다. 몰딩층들(601, 603)은 제1 몰딩층(601) 및 제2 몰딩층(603)을 포함할 수 있다. 제1 몰딩층(601)은 제1 칩(100)의 측면들(100c)을 따라 수직으로 연장되어 제1 칩(100)의 측면들(100c) 및 방열층(500)의 측면들(500c)을 덮을 수 있다. 제1 몰딩층(601)은 제1 칩(100)의 측면들(100c) 및 방열층(500)의 측면들(500c)과 직접 접촉할 수 있다. 제1 몰딩층(601)은 제1 칩(100)의 측면들(100c) 및 방열층(500)의 측면들(500c)을 둘러싸되, 방열층(500)의 상면(500a)을 노출시킬 수 있다. 제1 몰딩층(601)의 최상면은 방열층(500)의 상면(500a)과 공면을 이룰 수 있다. 제1 몰딩층(601)은 전자파 차단벽(400)의 상면(400a)과 공면을 이룰 수 있다. 제1 몰딩층(601)은 전자파 차단벽(400)의 일 측면의 전부를 덮되, 상기 일 측면과 접촉할 수 있다. 제1 몰딩층(601)은 제1 연결부들(41)을 둘러쌀 수 있다. 제1 몰딩층(601)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제2 몰딩층(603)은 기판(10)의 제2 영역(R2) 상에 제공될 수 있다. 제2 몰딩층(603)은 제2 칩(200) 및 수동 소자들(300)을 둘러쌀 수 있다. 제2 몰딩층(603)은 전자파 차단벽(400)의 일 측면의 전부를 덮되, 상기 일 측면과 접촉할 수 있다. 제2 몰딩층(603)은 제2 칩(200)의 상면(200a) 및 측면들(200c)을 덮을 수 있다. 제2 몰딩층(603)은 수동 소자들(300)의 상면 및 측면들을 덮을 수 있다. 제2 몰딩층(603)은 제2 칩(200) 및 수동 소자들(300) 사이로 연장되어 기판(10)의 상면(10a)과 접촉할 수 있다. 제2 몰딩층(603)은 제3 연결부들(45)을 덮을 수 있다. 제2 몰딩층(603)의 상면(603a)은 전자파 차단벽(400)의 상면(400a)과 공면을 이룰 수 있다. 제2 몰딩층(603)의 상면은 방열층(500)의 상면(500a), 및 제1 몰딩층(601)의 상면(601a)과 수직적으로 같은 레벨에 배치될 수 있다. 제2 몰딩층(603)은 제1 몰딩층과 동일한 물질을 포함할 수 있다. 제2 몰딩층(603)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
본 발명의 실시예들에 따르면, 방열층(500)이 콜드 스프레이 방법을 통해 형성될 수 있다. 콜드 스프레이 방법은 노즐을 통해 고속의 가스와 함께 금속 분말을 토출시켜 기판 상에 금속 분말을 부착시키는 방법일 수 있다. 콜드 스프레이 방법을 통해 기판(10) 상에 일 부분에만 방열층(500)을 형성할 수 있다. 금속 분말들은 소성 변형되어 기판 상의 실장된 칩들의 노출된 표면 상에 단단하게 고정될 수 있다. 이에 따라, 방열층(500)은 별다른 접착물질을 필요로 하지 않을 수 있고, 보다 효과적으로 상기 실장된 칩들을 덮을 수 있다. 실시예들에 따른 반도체 모듈에서 열이 발생한다는 것은 제1 칩(100) 에서 열이 발생한다는 것을 의미할 수 있다. 일 예로, 방열층(500)은 제1 칩(100)의 상면(100a) 및 측면들(100c) 중 적어도 하나와 직접 접촉하여 효과적으로 열을 방출할 수 있다. 또한, 콜드 스프레이 방법은 스퍼터링 방식과 비교하여 공정 비용이 저렴하여 저비용으로 높은 수율의 반도체 모듈을 생산할 수 있도록 한다.
[제조 방법] - 실시예 1
도 7a 내지 도 7e는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다.
도 7a를 참조하면, 기판(10)이 준비될 수 있다. 기판(10)은 인쇄회로기판(PCB)이 사용될 수 있다. 기판(10)은 내부에 안테나 배선을 포함할 수 있다. 그러나 이에 제한되지 않고, 안테나 배선은 생략될 수 있다. 기판(10)은 복수의 기판 패드들(11, 13, 15)를 포함할 수 있다. 기판(10)의 상면(10a) 상에 상기 기판 패드들(11, 13, 15)이 노출될 수 있다.
도 7b를 참조하면, 기판(10)의 상면(10a) 상에 제1 칩(100), 제2 칩(200) 및 수동 소자들(300)이 실장될 수 있다. 보다 구체적으로, 제1 칩(100)의 제1 칩패드들(101)은 제1 기판 패드들(11) 상에 각각 배치될 수 있고, 제2 칩(200)의 제2 칩패드들(201)은 제2 기판 패드들(13) 상에 각각 배치될 수 있다. 수동 소자들(300) 각각의 한 쌍의 전극들(303)은 제3 기판 패드들(15) 상에 각각 배치될 수 있다. 제1 연결부들(41), 제2 연결부들(43) 및 제3 연결부들(45)은 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)을 각각 기판(10)과 전기적으로 연결시킬 수 있다.
도 7c를 참조하면, 언더필 공정이 수행되어 제1 언더필(51), 제2 언더필(53) 및 제3 언더필(55)이 기판(10)의 상면(10a)에 형성될 수 있다. 제1 언더필(51), 제2 언더필(53) 및 제3 언더필(55)은 비전도성 페이스트 또는 비전도성 필름을 열압착(Thermal compression) 하는 방법 또는 캐필러리 언더필 공정에 의해 형성될 수 있다. 언더필 공정 수행 후, 기판(10)의 제1 영역(R1) 및 제2 영역(R2)을 덮는 유전층(700)이 증착될 수 있다. 유전층(700)은 절연성 물질을 기판(10) 상에 증착하여 형성될 수 있다. 예를 들어, 유전층(700)은 절연성 물질을 기판(10) 상에 분사하여 형성될 수 있다. 유전층(700)은 제1 칩(100), 제2 칩(200), 및 수동 소자들(300)의 노출된 표면들(100a, 100c, 200a, 200c)을 덮을 수 있다. 유전층(700)의 상면(700a)은 기판(10)의 상면(10a)과 평행하지 않게 형성될 수 있다.
도 7d를 참조하면, 기판(10)의 제1 영역(R1) 상에 제공된 유전층(700)이 제거될 수 있다. 일 예로, 상기 유전층(700)은 레이저를 이용하여 제거될 수 있다. 다른 예로, 기판(10)의 제1 영역(R1) 상에 마스크를 덮은 상태로, 절연성 물질을 분사하여 제2 영역(R2) 상에만 유전층(700)을 형성할 수 있다. 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 사이에 전자파 차단벽(400)을 형성할 수 있다. 전자파 차단벽(400)은 은(Ag)을 포함할 수 있다.
도 7e를 참조하면, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 방열층(500)을 형성할 수 있다. 방열층(500)은 콜드 스프레이(cold spray) 방법을 통해 형성될 수 있다. 콜드 스프레이(cold spray) 방법은 금속 분말(PT)을 고압의 가스에 실어 빠른 속도로 분사하여 금속막을 적층하는 것을 포함할 수 있다. 금속 분말(PT)이 분사되는 속도(V)는 예를 들어, 음속일 수 있다. 보다 구체적으로, 스프레이 노즐(NZ)을 통해 금속 분말(PT)과 가스가 혼합되어 기판(10)을 향해 분사될 수 있다. 가스는 예를 들어, 질소, 에어, 헬륨 중 어느 하나를 포함할 수 있다. 스프레이 노즐(NZ)은 기판(10) 상에서, 수평하게 이동하며 방열층(500)을 형성할 수 있다. 방열층(500)이 증착되는 속도는 스프레이 노즐(NZ)이 이동하는 속도에 따라 달라질 수 있다. 방열층(500)이 증착되는 속도는 예를들어, 10umt/min 이상 50umt/min일 수 있다. 지금까지 설명한 예들에 의해 도 2의 반도체 모듈(1)이 제조될 수 있다.
[제조 방법] - 실시예 2
도 8a 내지 8d는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
도 8a를 도 7b와 함께 참조하면, 제1 칩(100), 제2 칩(200) 및 수동 소자들(300) 실장된 상태의 기판(10)이 준비될 수 있다. 제1 칩(100), 제2 칩(200) 및 수동 소자들(300)의 실장은 도 7a 및 도 7b에서 서술한 방법과 동일할 수 있다. 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 몰딩층(600)을 형성할 수 있다. 몰딩층(600)은 제1 칩(100)의 상면(100a), 하면(100b), 및 측면들(100c)을 덮을 수 있다. 몰딩층(600)은 제2 칩(200)의 상면(200a), 하면(200b), 및 측면들(200c)을 덮을 수 있다. 몰딩층(600)은 수동 소자들(300)의 상면들, 측면들 및 하면들의 적어도 일부를 덮을 수 있다.
도 8b를 참조하면, 몰딩층(600)의 상면(600a) 상에 몰딩층(600)의 상부를 제거하는 공정이 수행될 수 있다. 예를 들어, 상기 몰딩층(600)의 상부의 제거 공정은 레이저를 사용하는 방법, 몰딩층(600) 상에 모래를 고압으로 분사하는 방법(sand blasting), 또는 몰딩층(600)의 상면을 물리적으로 연마하는 방법을 이용하여 수행될 수 있다. 몰딩층(600)의 상부의 제거는 제1 칩(100)의 상면(100a)이 노출될 때까지 수행될 수 있다. 상기 제거 공정을 통해 제1 칩(100)의 상면(100a) 상에 제공된 몰딩층(600)을 제거하여, 제1 칩(100)에서 방출되는 열을 효과적으로 외부로 전달할 수 있다. 상기 제거 공정을 통해 제1 칩(100)의 상면(100a)의 거칠기를 향상시킬 수 있다. 이에 따라, 제1 칩(100)의 상면(100a)과 방열층(500) 사이의 고정력을 높아질 수 있다.
도 8c를 참조하면, 몰딩층(600)을 관통하는 관통 홀(HL)을 형성할 수 있다. 관통 홀(HL)은 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 사이에 제공될 수 있다. 관통 홀(HL)은 몰딩층(600)의 상면(600a) 상에 레이저를 조사하여 형성할 수 있다. 관통 홀(HL)의 내부에 금속 페이스트를 채워 전자파 차단벽(400)을 형성할 수 있다. 상기 금속 페이스트는 은(Ag)을 포함할 수 있다. 전자파 차단벽(400)에 의해 서로 수평으로 이격되어 배치되는 제1 몰딩층(601) 및 제2 몰딩층(603)이 형성될 수 있다.
도 8d를 참조하면, 기판(10)의 제1 영역(R1) 및 제2 영역(R2) 상에 방열층(500)을 형성할 수 있다. 방열층(500)은 도 7e에서 설명한 콜드 스프레이 방법을 이용하여 형성될 수 있다. 방열층(500)은 제1 칩(100)의 상면(100a), 제1 몰딩층(601)의 상면(601a), 제2 몰딩층(603)의 상면(603a) 상에 형성될 수 있다. 방열층(500)은 제1 몰딩층(601)의 측면들(601c) 및 제2 몰딩층(603)의 측면들(603c) 상에 형성될 수 있다. 방열층(500)의 상면(500a)은 기판(10)의 상면(10a)과 평행하게 형성될 수 있다. 이에 따라, 방열층(500)은 제1 영역(R1) 및 제2 영역(R2)을 전부 덮을 수 있다. 지금까지 설명한 예들에 의해 도 3의 반도체 모듈(2)이 제조될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 반도체 모듈의 제조 방법을 설명하기 위한 도면들이다이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
[제조방법 - 실시예 3, 4]
도 9a 내지 도 9c를 참조하면, 복수의 제1 칩들(100)을 형성하기 위한 웨이퍼(WF)가 준비될 수 있다. 웨이퍼(WF)의 일면 상에 마스크(MK)가 형성될 수 있다. 상기 마스크(MK)는 예를 들어, 금속을 포함할 수 있다. 마스크(MK)는 웨이퍼(WF)의 상기 일면을 덮되, 노출 영역들(100')을 덮지 않을 수 있다. 상기 노출 영역들(100')은 이후 제1 칩들(100)의 상면들(100a)이 될 수 있다. 웨이퍼(WF)의 상기 일면 상에 콜드 스프레이 공정을 수행하여 방열층(500)을 형성할 수 있다. 마스크(MF)는 콜드 스프레이 공정 수행 중에 웨이퍼(WF)의 상기 일면 상으로 분사되는 금속 분말을 튕겨낼 수 있다. 이에 따라, 상기 노출 영역들(100') 상에 방열층(500)이 형성될 수 있다. 웨이퍼(WF)를 쏘잉하여 방열층(500)이 형성된 제1 칩들(100)을 분리할 수 있다.
도 5를 다시 참조하면, 상기 방열층(500)이 형성된 단수의 제1 칩(100)이 기판(10)의 제1 영역(R1) 상에 실장될 수 있다. 이후, 도 7c 및 도 7d에서 설명한 방법과 동일한 방법으로 유전층(700)과 제1 내지 제3 언더필들(51, 53, 55)을 형성할 수 있다. 지금까지 설명한 예들에 의해 도 5의 반도체 모듈(3)이 제조될 수 있다.
도 6을 다시 참조하면, 방열층(500)이 형성된 단수의 제1 칩(100)이 기판(10)의 제2 영역(R2) 상에 실장될 수 있다. 이후, 도 8a 내지 도 8c에서 설명한 방법과 동일한 방법으로 제1 몰딩층(601), 제2 몰딩층(603) 및 전자파 차단벽(400)을 형성할 수 있다. 제1 몰딩층(601)의 상면(601a)은 방열층(500)의 상면(500a)과 공면을 이룰 수 있다. 지금까지 설명한 예들에 의해 도 6의 반도체 모듈(4)이 제조될 수 있다.
지금까지 설명한 예들에 의해 도 1 내지도 6에서 설명한 반도체 모듈이 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
10: 기판
100, 200: 제1 칩, 제2 칩
300: 수동 소자들
400: 전자파 차단벽
500: 방열층
601, 603: 제1 및 제2몰딩층
41, 43, 45: 연결부들
30: 연결소켓

Claims (10)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 실장된 제1 칩;
    상기 제2 영역 상에 실장된 제2 칩 및 수동 소자들; 및
    상기 제1 칩의 상면과 직접 접촉하는 방열층을 포함하되,
    상기 방열층은 상기 제1 칩의 측면들을 따라 연장되며, 상기 제1 칩의 측면들과 직접 접촉하고,
    상기 방열층은 상기 제1 칩, 상기 제2 칩 및 상기 수동 소자들의 상면들 및 측면들 상에 제공되는 반도체 모듈.
  2. 제1 항에 있어서,
    상기 방열층은 수직으로 연장되어 상기 기판의 상면과 직접 접촉하는 반도체 모듈.
  3. 제1 항에 있어서,
    상기 기판의 상기 제1 영역에서 상기 방열층은 상기 기판의 상면으로부터의 제1 높이를 갖고,
    상기 기판의 제2 영역에서 상기 방열층은 상기 기판의 상면으로부터의 제2 높이를 갖되,
    상기 제1 높이는 상기 제2 높이와 다른 반도체 모듈.
  4. 제1 항에 있어서,
    상기 방열층은 구리(Cu), 실리콘 카바이드(SiC) 중 적어도 어느 하나를 포함하는 반도체 모듈.
  5. 제1 항에 있어서,
    상기 제1 칩의 상기 상면 상에 제공된 상기 방열층의 두께는 1 um 이상 1 mm 이하인 반도체 모듈.
  6. 제1 항에 있어서,
    평면적 관점에서 상기 방열층은 상기 제1 칩의 측면들을 둘러싸는 반도체 모듈.
  7. 제1 항에 있어서,
    상기 방열층은 내부에 복수의 입자들을 포함하는 반도체 모듈.
  8. 제1 항에 있어서,
    상기 기판은 내부에 안테나 배선을 포함하는 반도체 모듈.
  9. 제1 항에 있어서,
    상기 기판 상에 제공된 전자파 차단벽을 더 포함하되,
    상기 전자파 차단벽은 상기 기판의 제1 영역 및 상기 기판의 제2 영역 사이에 배치되는 반도체 모듈.
  10. 제9 항에 있어서,
    상기 전자파 차단벽은 은(Ag)을 포함하는 반도체 모듈.

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