JP3534717B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3534717B2 JP3534717B2 JP2001159189A JP2001159189A JP3534717B2 JP 3534717 B2 JP3534717 B2 JP 3534717B2 JP 2001159189 A JP2001159189 A JP 2001159189A JP 2001159189 A JP2001159189 A JP 2001159189A JP 3534717 B2 JP3534717 B2 JP 3534717B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- metal thin
- photoresist
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 59
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000002184 metal Substances 0.000 claims description 50
- 239000010409 thin film Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 41
- 238000009713 electroplating Methods 0.000 claims description 20
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 40
- 239000010410 layer Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000007747 plating Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XZXYQEHISUMZAT-UHFFFAOYSA-N 2-[(2-hydroxy-5-methylphenyl)methyl]-4-methylphenol Chemical compound CC1=CC=C(O)C(CC=2C(=CC=C(C)C=2)O)=C1 XZXYQEHISUMZAT-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229940107816 ammonium iodide Drugs 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。更に詳しくは、本発明は、半導体基板の
表面に電解メッキにて配線を形成するための半導体装置
の製造方法に関する。
方法に関する。更に詳しくは、本発明は、半導体基板の
表面に電解メッキにて配線を形成するための半導体装置
の製造方法に関する。
【０００２】
【従来の技術】高周波用のトランジスタやＩＣ等の半導
体装置に用いる配線材料としては、高周波伝播損失を抑
えるために、例えばＡｕ等の貴金属のような低抵抗材料
が用いられることが多い。また、配線の形成方法は、貴
金属自体が高価であることから、材料を無駄にする量が
多いメタルリフトオフ法より、材料を効率よく使い、な
おかつ配線の厚膜化に有利なメッキ法を採用することが
一般的である。図２（ａ）〜（ｄ）は、従来のメッキ法
による配線の製造工程を示す断面図である。
体装置に用いる配線材料としては、高周波伝播損失を抑
えるために、例えばＡｕ等の貴金属のような低抵抗材料
が用いられることが多い。また、配線の形成方法は、貴
金属自体が高価であることから、材料を無駄にする量が
多いメタルリフトオフ法より、材料を効率よく使い、な
おかつ配線の厚膜化に有利なメッキ法を採用することが
一般的である。図２（ａ）〜（ｄ）は、従来のメッキ法
による配線の製造工程を示す断面図である。
【０００３】まず、図２（ａ）に示すように、半導体素
子領域２４ｂを分離するためのスクライブライン２４ａ
を次のように形成する。配線が形成される半導体基板２
１は、トランジスタ等の半導体素子（図示せず）が組み
込まれている。また、半導体基板２１上には、半導体素
子の製造時の基板エッチングや電極形成のためのマスク
等に用いる加工の容易な絶縁膜２２と、その上に半導体
素子の耐湿性向上等の信頼性を高めるために、半導体素
子全体を覆うように形成された前記絶縁膜２２よりも緻
密な膜質の絶縁膜２３とが積層構造で形成されている。
スクライブライン２４ａは、前記絶縁膜（２２と２３）
をエッチング等により除去することで形成される。
子領域２４ｂを分離するためのスクライブライン２４ａ
を次のように形成する。配線が形成される半導体基板２
１は、トランジスタ等の半導体素子（図示せず）が組み
込まれている。また、半導体基板２１上には、半導体素
子の製造時の基板エッチングや電極形成のためのマスク
等に用いる加工の容易な絶縁膜２２と、その上に半導体
素子の耐湿性向上等の信頼性を高めるために、半導体素
子全体を覆うように形成された前記絶縁膜２２よりも緻
密な膜質の絶縁膜２３とが積層構造で形成されている。
スクライブライン２４ａは、前記絶縁膜（２２と２３）
をエッチング等により除去することで形成される。
【０００４】次に、電解メッキを行うための共通電極と
なる給電金属薄膜２５が絶縁膜（２２と２３）と露出し
た半導体基板全面に形成される（図２（ｂ）参照）。こ
の後、配線が形成される領域のみに開口部をもつフォト
レジスト膜２６が給電金属薄膜２５上に形成される。更
に、このフォトレジスト膜２６をマスクとして電解メッ
キを行うことにより給電金属薄膜２５が露出している開
口部のみにメッキ配線２７が形成される（図２（ｃ）参
照）。次いで、フォトレジスト膜２６を除去し、その後
メッキ配線下部以外に残っている不要な給電金属薄膜２
５が、メッキ配線２７をマスクとしてエッチング除去さ
れる（図２（ｄ）参照）。以上の工程により、半導体基
板上の必要な部分のみにメッキ配線を形成することがで
きる。
なる給電金属薄膜２５が絶縁膜（２２と２３）と露出し
た半導体基板全面に形成される（図２（ｂ）参照）。こ
の後、配線が形成される領域のみに開口部をもつフォト
レジスト膜２６が給電金属薄膜２５上に形成される。更
に、このフォトレジスト膜２６をマスクとして電解メッ
キを行うことにより給電金属薄膜２５が露出している開
口部のみにメッキ配線２７が形成される（図２（ｃ）参
照）。次いで、フォトレジスト膜２６を除去し、その後
メッキ配線下部以外に残っている不要な給電金属薄膜２
５が、メッキ配線２７をマスクとしてエッチング除去さ
れる（図２（ｄ）参照）。以上の工程により、半導体基
板上の必要な部分のみにメッキ配線を形成することがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような配線形成工程においては、次のような不都合が生
ずることがあった。すなわち、半導体基板上へ電解メッ
キ用の給電金属薄膜を形成したとき、半導体基板上に存
在する段差部、特に半導体素子と半導体素子を分離する
ために設けられているスクライブライン２４ａの段差部
は、絶縁膜（２２、２３）をエッチングすることで形成
されている。これらの絶縁膜の内、下層の加工の容易な
絶縁膜２２が、上層の耐湿性向上等の信頼性を高めるた
めの緻密な絶縁膜２３に比べエッチングレートが高いた
め、段差部の形状が、段差上面より段差底面が内側に入
り込んだ逆テーパー状となる。そのため、段差部で給電
金属薄膜の段切れが発生しやすくなるという不都合があ
る。
ような配線形成工程においては、次のような不都合が生
ずることがあった。すなわち、半導体基板上へ電解メッ
キ用の給電金属薄膜を形成したとき、半導体基板上に存
在する段差部、特に半導体素子と半導体素子を分離する
ために設けられているスクライブライン２４ａの段差部
は、絶縁膜（２２、２３）をエッチングすることで形成
されている。これらの絶縁膜の内、下層の加工の容易な
絶縁膜２２が、上層の耐湿性向上等の信頼性を高めるた
めの緻密な絶縁膜２３に比べエッチングレートが高いた
め、段差部の形状が、段差上面より段差底面が内側に入
り込んだ逆テーパー状となる。そのため、段差部で給電
金属薄膜の段切れが発生しやすくなるという不都合があ
る。
【０００６】上記の場合、段差を小さくするか、給電金
属薄膜の膜厚を厚くすることで段切れを抑制することが
可能であるが、スクライブラインに生じる段差はそれま
での半導体装置の製造過程で必要な絶縁膜の膜厚で決ま
るものである。そのため、段差を小さくするには、それ
までの半導体装置の製造工程を変更することが必要とな
り、それは容易ではない。
属薄膜の膜厚を厚くすることで段切れを抑制することが
可能であるが、スクライブラインに生じる段差はそれま
での半導体装置の製造過程で必要な絶縁膜の膜厚で決ま
るものである。そのため、段差を小さくするには、それ
までの半導体装置の製造工程を変更することが必要とな
り、それは容易ではない。
【０００７】一方、給電金属薄膜の膜厚を厚くすること
は処理時間や使用材料の増加を伴い、コストアップをま
ねくことになる。また、上記のように段差を小さくする
か、又は給電金属薄膜の膜厚を厚くしたとしても、段差
部での給電金属薄膜の形状は、段切れの可能性を常に含
む不安定な状態となっている。従って、この状態で電解
メッキを行うと、給電金属薄膜の段差部での段切れが発
生した素子では、本来メッキ配線を形成する部分に対し
電流が供給されず、メッキ配線が形成されない不都合が
ある。また、逆に段切れが発生しなかった素子では、段
切れによりメッキ配線が形成されなかった素子への電流
までもがまとめて供給されてしまうため、設定の膜厚以
上にメッキ配線が形成されてしまう不都合がある。この
ことは、単に段切れが発生し、メッキ配線が形成されな
かった素子が不良となるだけではなく、段切れが発生し
なかった素子までも不良にしてしまう可能性を示唆して
いる。
は処理時間や使用材料の増加を伴い、コストアップをま
ねくことになる。また、上記のように段差を小さくする
か、又は給電金属薄膜の膜厚を厚くしたとしても、段差
部での給電金属薄膜の形状は、段切れの可能性を常に含
む不安定な状態となっている。従って、この状態で電解
メッキを行うと、給電金属薄膜の段差部での段切れが発
生した素子では、本来メッキ配線を形成する部分に対し
電流が供給されず、メッキ配線が形成されない不都合が
ある。また、逆に段切れが発生しなかった素子では、段
切れによりメッキ配線が形成されなかった素子への電流
までもがまとめて供給されてしまうため、設定の膜厚以
上にメッキ配線が形成されてしまう不都合がある。この
ことは、単に段切れが発生し、メッキ配線が形成されな
かった素子が不良となるだけではなく、段切れが発生し
なかった素子までも不良にしてしまう可能性を示唆して
いる。
【０００８】本発明は上記事情に鑑みなされたもので、
半導体基板上の段差による電解メッキ用給電金属薄膜の
段切れを防止し、半導体基板上に安定してメッキ配線を
形成する方法を提供することを目的としている。
半導体基板上の段差による電解メッキ用給電金属薄膜の
段切れを防止し、半導体基板上に安定してメッキ配線を
形成する方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】かくして本発明によれ
ば、表面に段差を有する半導体基板の段差部をフォトレ
ジストで充填する工程と、充填されたフォトレジストの
表面を含む半導体基板上に、電解メッキ用の給電金属薄
膜を形成する工程と、電解メッキにより段差部以外の給
電金属薄膜上に配線を形成する工程とを含み、前記充填
されたフォトレジストが、その中央部が端部より厚く、
かつ順テーパー形状を有することを特徴とする半導体装
置の製造方法が提供される。
ば、表面に段差を有する半導体基板の段差部をフォトレ
ジストで充填する工程と、充填されたフォトレジストの
表面を含む半導体基板上に、電解メッキ用の給電金属薄
膜を形成する工程と、電解メッキにより段差部以外の給
電金属薄膜上に配線を形成する工程とを含み、前記充填
されたフォトレジストが、その中央部が端部より厚く、
かつ順テーパー形状を有することを特徴とする半導体装
置の製造方法が提供される。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を説明する。まず、表面に段差を有する半導体基板
の段差部をフォトレジストで充填する。ここで、本発明
に使用できる半導体基板は、特に限定されず、公知の半
導体基板をいずれも使用することができる。例えば、Ｓ
ｉ基板のような元素基板、ＧａＡｓ基板のような化合物
基板が挙げられる。更に、ガラス、金属等の基板上に、
Ｓｉ、ＧａＡｓ等の半導体層を積層した基板も含まれ
る。半導体基板には、半導体素子を構成する種々の層
（例えば、ゲート絶縁膜、ゲート電極、層間絶縁膜、配
線層等）が形成されていてもよい。
方法を説明する。まず、表面に段差を有する半導体基板
の段差部をフォトレジストで充填する。ここで、本発明
に使用できる半導体基板は、特に限定されず、公知の半
導体基板をいずれも使用することができる。例えば、Ｓ
ｉ基板のような元素基板、ＧａＡｓ基板のような化合物
基板が挙げられる。更に、ガラス、金属等の基板上に、
Ｓｉ、ＧａＡｓ等の半導体層を積層した基板も含まれ
る。半導体基板には、半導体素子を構成する種々の層
（例えば、ゲート絶縁膜、ゲート電極、層間絶縁膜、配
線層等）が形成されていてもよい。
【００１１】本発明では半導体基板は、その表面に段差
を備えている。この段差は、半導体基板そのものに形成
されていてもよく、基板上の半導体層に形成されていて
もよい。本発明における段差としては、半導体素子同士
を分割するためのスクライブライン用の段差が挙げられ
る。段差の高さは、後に形成される給電金属薄膜の厚さ
により異なるが、できるだけ高さが大きい場合に、特に
本発明の製造方法を使用する効果（段切れの抑制効果）
を奏する。更に、段差部は、後に形成される給電金属薄
膜の厚さより大きい高さを有する場合に効果を奏する。
例えば、高さとして、３０ｎｍ以上ある場合に効果を奏
する。また、段差部が、上面端部が底面端部より庇状に
突出した形状を有する場合に効果を奏する。
を備えている。この段差は、半導体基板そのものに形成
されていてもよく、基板上の半導体層に形成されていて
もよい。本発明における段差としては、半導体素子同士
を分割するためのスクライブライン用の段差が挙げられ
る。段差の高さは、後に形成される給電金属薄膜の厚さ
により異なるが、できるだけ高さが大きい場合に、特に
本発明の製造方法を使用する効果（段切れの抑制効果）
を奏する。更に、段差部は、後に形成される給電金属薄
膜の厚さより大きい高さを有する場合に効果を奏する。
例えば、高さとして、３０ｎｍ以上ある場合に効果を奏
する。また、段差部が、上面端部が底面端部より庇状に
突出した形状を有する場合に効果を奏する。
【００１２】半導体基板の表面の段差部には、フォトレ
ジストが充填される。充填されるフォトレジストの厚さ
は、少なくとも段差部を覆う高さである必要がある。従
って、フォトレジストの厚さは、段差以上の高さである
ことが好ましい。更に、段差部周辺の半導体基板の表面
を覆いうる高さであることがより好ましい。また、フォ
トレジストの厚さは、後に配線が形成される半導体基板
の表面を露出しうる高さであることが、フォトレジスト
のパターニング工程を減らすことができるので好まし
い。
ジストが充填される。充填されるフォトレジストの厚さ
は、少なくとも段差部を覆う高さである必要がある。従
って、フォトレジストの厚さは、段差以上の高さである
ことが好ましい。更に、段差部周辺の半導体基板の表面
を覆いうる高さであることがより好ましい。また、フォ
トレジストの厚さは、後に配線が形成される半導体基板
の表面を露出しうる高さであることが、フォトレジスト
のパターニング工程を減らすことができるので好まし
い。
【００１３】本発明に使用することができるフォトレジ
ストは、特に限定されず、公知のものをいずれも使用す
ることができる。特に、以下で説明するように、光の照
射でその表面に硬化層を形成しうるポジ型のフォトレジ
ストであることが好ましい。段差部に充填されたフォト
レジストは、ポストベーク処理に付すことが好ましい。
この処理により、中央部が厚く、エッジ部が薄い順テー
パー形状にフォトレジストを変形させることができる。
この形状にすることで、後に形成される給電金属薄膜の
段切れをより抑制することができる。なお、処理温度が
低すぎる場合、順テーパー形状が十分形成されなかった
り、後に形成される給電金属薄膜や配線形成用のフォト
レジストによるストレスにより変形したりする恐れがあ
る。一方、高すぎると、最終工程での段差に充填される
フォトレジストの剥離が困難となる。具体的には、ポス
トベーク処理温度は、使用するフォトレジストの種類に
よっても異なるが、１５５〜１７５℃であることが好ま
しい。
ストは、特に限定されず、公知のものをいずれも使用す
ることができる。特に、以下で説明するように、光の照
射でその表面に硬化層を形成しうるポジ型のフォトレジ
ストであることが好ましい。段差部に充填されたフォト
レジストは、ポストベーク処理に付すことが好ましい。
この処理により、中央部が厚く、エッジ部が薄い順テー
パー形状にフォトレジストを変形させることができる。
この形状にすることで、後に形成される給電金属薄膜の
段切れをより抑制することができる。なお、処理温度が
低すぎる場合、順テーパー形状が十分形成されなかった
り、後に形成される給電金属薄膜や配線形成用のフォト
レジストによるストレスにより変形したりする恐れがあ
る。一方、高すぎると、最終工程での段差に充填される
フォトレジストの剥離が困難となる。具体的には、ポス
トベーク処理温度は、使用するフォトレジストの種類に
よっても異なるが、１５５〜１７５℃であることが好ま
しい。
【００１４】更に、フォトレジストには、光を照射する
ことで少なくとも表面に硬化層を形成しておくことが好
ましい。照射される光は、フォトレジストの種類によっ
て選択することができ、例えば波長２２０〜３２０ｎ
ｍ、強度５５０±５５ｍＷ／ｃｍ2の遠紫外線が挙げら
れる。照射時間は、上記ポストベーク処理温度と同様
に、短すぎる場合、後に形成される給電金属薄膜や配線
形成用のフォトレジストによるストレスにより変形する
恐れがある。一方、長すぎると、最終工程での段差に充
填されるフォトレジストの剥離が困難となる。具体的に
は、照射時間は、使用するフォトレジストの種類によっ
ても異なるが、２０〜３０秒であることが好ましい。
ことで少なくとも表面に硬化層を形成しておくことが好
ましい。照射される光は、フォトレジストの種類によっ
て選択することができ、例えば波長２２０〜３２０ｎ
ｍ、強度５５０±５５ｍＷ／ｃｍ2の遠紫外線が挙げら
れる。照射時間は、上記ポストベーク処理温度と同様
に、短すぎる場合、後に形成される給電金属薄膜や配線
形成用のフォトレジストによるストレスにより変形する
恐れがある。一方、長すぎると、最終工程での段差に充
填されるフォトレジストの剥離が困難となる。具体的に
は、照射時間は、使用するフォトレジストの種類によっ
ても異なるが、２０〜３０秒であることが好ましい。
【００１５】次に、充填されたフォトレジストの表面を
含む半導体基板上に、電解メッキ用の給電金属薄膜を形
成する。ここで、段差部はフォトレジストで覆われてい
るため、従来のような段切れの発生を抑制できる。給電
金属薄膜は、下地との密着がよく、かつ、電解メッキに
より形成される配線とのなじみがよい金属であればどの
ような材料からなっていてもよく、合金であってもよ
い。更に、給電金属薄膜は、単層でも、複数層であって
もよい。具体的には、給電金属薄膜は、Ｔｉ、Ａｌ等の
選択される金属から構成することができる。更に、給電
金属薄膜の形成方法は、特に限定されず、電子ビーム蒸
着、無電解メッキ等の公知の方法がいずれも使用でき
る。
含む半導体基板上に、電解メッキ用の給電金属薄膜を形
成する。ここで、段差部はフォトレジストで覆われてい
るため、従来のような段切れの発生を抑制できる。給電
金属薄膜は、下地との密着がよく、かつ、電解メッキに
より形成される配線とのなじみがよい金属であればどの
ような材料からなっていてもよく、合金であってもよ
い。更に、給電金属薄膜は、単層でも、複数層であって
もよい。具体的には、給電金属薄膜は、Ｔｉ、Ａｌ等の
選択される金属から構成することができる。更に、給電
金属薄膜の形成方法は、特に限定されず、電子ビーム蒸
着、無電解メッキ等の公知の方法がいずれも使用でき
る。
【００１６】次いで、電解メッキにより段差部以外の給
電金属薄膜上に配線を形成する。本発明の方法では、給
電金属薄膜の段切れが抑制されているため、給電不足及
び過多による配線の厚さの変動が抑制される。配線は、
電解メッキにより形成することができさえすれば、どの
ような金属からなっていてもよい。例えば、Ａｕ、Ｃｕ
等が挙げられる。配線の厚さは、特に限定されず、その
用途に応じて適宜設定される。また、配線の段差部以外
への形成方法は、例えば、段差部をフォトレジストで覆
い、これをマスクとして電解メッキを施す方法が挙げら
れる。配線の形成後、フォトレジスト、段差部上の給電
金属薄膜を除去してもよい。フォトレジストは、例えば
有機系の剥離剤により除去することができる。また、給
電金属薄膜は、使用する金属に応じたエッチング液を使
用して除去することができる。
電金属薄膜上に配線を形成する。本発明の方法では、給
電金属薄膜の段切れが抑制されているため、給電不足及
び過多による配線の厚さの変動が抑制される。配線は、
電解メッキにより形成することができさえすれば、どの
ような金属からなっていてもよい。例えば、Ａｕ、Ｃｕ
等が挙げられる。配線の厚さは、特に限定されず、その
用途に応じて適宜設定される。また、配線の段差部以外
への形成方法は、例えば、段差部をフォトレジストで覆
い、これをマスクとして電解メッキを施す方法が挙げら
れる。配線の形成後、フォトレジスト、段差部上の給電
金属薄膜を除去してもよい。フォトレジストは、例えば
有機系の剥離剤により除去することができる。また、給
電金属薄膜は、使用する金属に応じたエッチング液を使
用して除去することができる。
【００１７】
【実施例】以下、本発明にかかる半導体装置の製造方法
の一実施例を図面に基づいて詳細に説明する。なお、本
発明はこの実施例に限定されるものではない。図１
（ａ）〜（ｆ）は、実施例の半導体装置の製造方法の工
程を示す概略断面図である。まず、半導体基板としての
ＧａＡｓ基板１１上に、図示はしていないがトランジス
タ等の半導体素子が形成されており、その際、半導体素
子の製造時の基板エッチングや電極形成のマスク等に用
いる加工の容易な第１の絶縁膜１２として、ＳｉＯ2膜
が２００ｎｍ形成されており、更にその上に、第２の絶
縁膜１３として、素子全体の耐湿性等の信頼性を高める
ために、素子全体を覆うように第１の絶縁膜より緻密な
膜質のＳｉＮ膜を３００ｎｍ形成する。次に、半導体素
子領域１４ｂを分割する部分の第１の絶縁膜１２と第２
の絶縁膜１３をエッチングにより除去し、スクライブラ
イン１４ａを形成する（図１（ａ）参照）。
の一実施例を図面に基づいて詳細に説明する。なお、本
発明はこの実施例に限定されるものではない。図１
（ａ）〜（ｆ）は、実施例の半導体装置の製造方法の工
程を示す概略断面図である。まず、半導体基板としての
ＧａＡｓ基板１１上に、図示はしていないがトランジス
タ等の半導体素子が形成されており、その際、半導体素
子の製造時の基板エッチングや電極形成のマスク等に用
いる加工の容易な第１の絶縁膜１２として、ＳｉＯ2膜
が２００ｎｍ形成されており、更にその上に、第２の絶
縁膜１３として、素子全体の耐湿性等の信頼性を高める
ために、素子全体を覆うように第１の絶縁膜より緻密な
膜質のＳｉＮ膜を３００ｎｍ形成する。次に、半導体素
子領域１４ｂを分割する部分の第１の絶縁膜１２と第２
の絶縁膜１３をエッチングにより除去し、スクライブラ
イン１４ａを形成する（図１（ａ）参照）。
【００１８】次に、フォトリソグラフィ処理により、フ
ォトレジストを全面に例えば１μｍ厚で塗布し、スクラ
イブライン上にスクライブラインより大きくなるように
かつ、スクライブラインの縁部が露出しないように第１
のフォトレジスト１５を段差部に充填する。次いで、充
填された第１のフォトレジスト１５を１６５℃、２分間
のポストベーク処理を行い、フォトレジストパターンの
中央部が厚く、パターンエッジ部が薄い順テーパー形状
にする。更に、波長２２０〜３２０ｎｍで５５０±５５
ｍＷ／ｃｍ2の遠紫外線（Ｄｅｅｐ Ｕｌｔｒａ Ｖｉ
ｏｌｅｔ：Ｄ−ＵＶ）を２５秒照射し、第１のフォトレ
ジスト層１５の表面に硬化層を形成する（図１（ｂ）参
照）。その後、第１のフォトレジスト１５を含む全面
に、電解メッキ用の給電金属薄膜１６を形成する。この
給電金属薄膜１６は、Ｔｉ膜５０ｎｍ、Ａｕ膜１００ｎ
ｍの積層体からなり、順に電子ビーム蒸着により形成す
る（図１（ｃ）参照）。
ォトレジストを全面に例えば１μｍ厚で塗布し、スクラ
イブライン上にスクライブラインより大きくなるように
かつ、スクライブラインの縁部が露出しないように第１
のフォトレジスト１５を段差部に充填する。次いで、充
填された第１のフォトレジスト１５を１６５℃、２分間
のポストベーク処理を行い、フォトレジストパターンの
中央部が厚く、パターンエッジ部が薄い順テーパー形状
にする。更に、波長２２０〜３２０ｎｍで５５０±５５
ｍＷ／ｃｍ2の遠紫外線（Ｄｅｅｐ Ｕｌｔｒａ Ｖｉ
ｏｌｅｔ：Ｄ−ＵＶ）を２５秒照射し、第１のフォトレ
ジスト層１５の表面に硬化層を形成する（図１（ｂ）参
照）。その後、第１のフォトレジスト１５を含む全面
に、電解メッキ用の給電金属薄膜１６を形成する。この
給電金属薄膜１６は、Ｔｉ膜５０ｎｍ、Ａｕ膜１００ｎ
ｍの積層体からなり、順に電子ビーム蒸着により形成す
る（図１（ｃ）参照）。
【００１９】次に、フォトリソグラフィ処理により、メ
ッキのマスクとなる第２のフォトレジスト１７を全面に
塗布し、メッキにより配線の形成される領域のみに開口
部を形成する。その後、この第２のフォトレジスト１７
をマスクとして、Ａｕの電解メッキを行うことで、給電
金属薄膜の露出している配線形成領域である第２のフォ
トレジスト１７の開口部に対応してＡｕメッキ配線１８
が形成される（図１（ｄ）参照）。次に、第２のフォト
レジスト１７を有機系の剥離剤により除去し、メッキ配
線１８下部以外の領域の給電金属薄膜１６を露出させ
る。更に、メッキ配線１８をマスクとしてメッキ領域以
外の給電金属薄膜１６の不要部分を、Ａｕ膜の除去に
は、ヨウ素とヨウ化アンモニウムからなるエッチング液
を用い、Ｔｉ膜の除去には、８０℃程度に昇温したリン
酸からなるエッチング液を用い、ウエットエッチングに
より除去する（図１（ｅ）参照）。
ッキのマスクとなる第２のフォトレジスト１７を全面に
塗布し、メッキにより配線の形成される領域のみに開口
部を形成する。その後、この第２のフォトレジスト１７
をマスクとして、Ａｕの電解メッキを行うことで、給電
金属薄膜の露出している配線形成領域である第２のフォ
トレジスト１７の開口部に対応してＡｕメッキ配線１８
が形成される（図１（ｄ）参照）。次に、第２のフォト
レジスト１７を有機系の剥離剤により除去し、メッキ配
線１８下部以外の領域の給電金属薄膜１６を露出させ
る。更に、メッキ配線１８をマスクとしてメッキ領域以
外の給電金属薄膜１６の不要部分を、Ａｕ膜の除去に
は、ヨウ素とヨウ化アンモニウムからなるエッチング液
を用い、Ｔｉ膜の除去には、８０℃程度に昇温したリン
酸からなるエッチング液を用い、ウエットエッチングに
より除去する（図１（ｅ）参照）。
【００２０】最後に、段差の充填に用いていた第１のフ
ォトレジスト１５を有機系の剥離剤により除去する（図
１（ｆ）参照）。このようにして形成されたメッキ配線
は、給電金属薄膜１６の形成の際、スクライブラインの
段差部には順テーパー形状のフォトレジスト１５が充填
されているため、段切れの発生を防止することができ、
メッキ配線の形成されていない素子や設定膜厚以上にメ
ッキ配線が形成される素子の発生が抑制され、基板全体
に均一なメッキ配線を形成することができる。より具体
的には、図２（ａ）〜（ｄ）の従来の方法では８８．９
％あった給電金属薄膜形成後の断線率を、本実施例では
約０％に大幅に改善することができる。なお、図１
（ａ）〜（ｆ）では、半導体素子領域全面にわたり一つ
のメッキ配線が形成されているようになっているが、こ
の図面は模式図であり、実際は細かいパターン等であ
る。
ォトレジスト１５を有機系の剥離剤により除去する（図
１（ｆ）参照）。このようにして形成されたメッキ配線
は、給電金属薄膜１６の形成の際、スクライブラインの
段差部には順テーパー形状のフォトレジスト１５が充填
されているため、段切れの発生を防止することができ、
メッキ配線の形成されていない素子や設定膜厚以上にメ
ッキ配線が形成される素子の発生が抑制され、基板全体
に均一なメッキ配線を形成することができる。より具体
的には、図２（ａ）〜（ｄ）の従来の方法では８８．９
％あった給電金属薄膜形成後の断線率を、本実施例では
約０％に大幅に改善することができる。なお、図１
（ａ）〜（ｆ）では、半導体素子領域全面にわたり一つ
のメッキ配線が形成されているようになっているが、こ
の図面は模式図であり、実際は細かいパターン等であ
る。
【００２１】
【発明の効果】本発明によれば、半導体基板上の段差部
にフォトレジストが充填されているので、半導体基板上
に形成される電解メッキ用の給電金属薄膜の段切れを抑
制することができる。その結果、電解メッキにより均一
な膜厚で配線を形成することができ、配線が形成されな
い領域及び過剰に形成される領域が生じることを防ぐこ
とができる。
にフォトレジストが充填されているので、半導体基板上
に形成される電解メッキ用の給電金属薄膜の段切れを抑
制することができる。その結果、電解メッキにより均一
な膜厚で配線を形成することができ、配線が形成されな
い領域及び過剰に形成される領域が生じることを防ぐこ
とができる。
【図１】本発明の半導体装置の製造方法の概略工程断面
図である。
図である。
【図２】従来の半導体装置の製造方法の概略工程断面図
である。
である。
１１、２１ ＧａＡｓ基板（半導体基板）
１２ 第１の絶縁膜（ＳｉＯ2膜）
１３ 第２の絶縁膜（ＳｉＮ膜）
１４ａ、２４ａ スクライブライン
１４ｂ、２４ｂ 半導体素子領域
１５ 第１のフォトレジスト
１６、２５ 給電金属薄膜
１７ 第２のフォトレジスト
１８、２７ メッキ配線
２２、２３ 絶縁膜
２６ フォトレジスト膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−154667（ＪＰ，Ａ)
特開 平７−135210（ＪＰ，Ａ)
特開 平５−121413（ＪＰ，Ａ)
特開 平５−166815（ＪＰ，Ａ)
特開2002−231933（ＪＰ，Ａ)
特開2002−246332（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
C25D 5/02
C25D 7/12
H01L 21/288
Claims (6)
- 【請求項１】 表面に段差を有する半導体基板の段差部
をフォトレジストで充填する工程と、充填されたフォト
レジストの表面を含む半導体基板上に、電解メッキ用の
給電金属薄膜を形成する工程と、電解メッキにより段差
部以外の給電金属薄膜上に配線を形成する工程とを含
み、前記充填されたフォトレジストが、その中央部が端
部より厚く、かつ順テーパー形状を有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 給電金属薄膜を形成する前に、充填され
たフォトレジストに遠紫外線を照射する工程を更に含む
請求項１に記載の製造方法。 - 【請求項３】 給電金属薄膜を形成した後、配線を形成
する前に、充填されたフォトレジストを、給電金属薄膜
を介して覆う、他のフォトレジスト層を形成する工程を
更に含む請求項１又は２に記載の製造方法。 - 【請求項４】 段差部が、上面端部が底面端部より庇状
に突出した形状を有する請求項１〜３のいずれか１つに
記載の製造方法。 - 【請求項５】 段差部が、給電金属薄膜の厚さより大き
い高さを有する請求項１〜４のいずれか１つに記載の製
造方法。 - 【請求項６】 表面に段差を有する半導体基板の段差部
をフォトレジストで充填する工程と、充填されたフォト
レジストの表面を含む半導体基板上に、電解メッキ用の
給電金属薄膜を形成する工程と、電解メッキにより段差
部以外の給電金属薄膜上に配線を形成する工程とを含
み、段差部が、半導体素子を分割するためのスクライブ
ラインであることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159189A JP3534717B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
| TW091109367A TW543105B (en) | 2001-05-28 | 2002-05-06 | Process of manufacturing semiconductor device |
| US10/155,116 US6599834B2 (en) | 2001-05-28 | 2002-05-28 | Process of manufacturing a semiconductor device with an electroplated wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159189A JP3534717B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002356796A JP2002356796A (ja) | 2002-12-13 |
| JP3534717B2 true JP3534717B2 (ja) | 2004-06-07 |
Family
ID=19002814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001159189A Expired - Fee Related JP3534717B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6599834B2 (ja) |
| JP (1) | JP3534717B2 (ja) |
| TW (1) | TW543105B (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023926A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | 配線の形成方法 |
| US5316974A (en) * | 1988-12-19 | 1994-05-31 | Texas Instruments Incorporated | Integrated circuit copper metallization process using a lift-off seed layer and a thick-plated conductor layer |
| JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
| US6236101B1 (en) * | 1997-11-05 | 2001-05-22 | Texas Instruments Incorporated | Metallization outside protective overcoat for improved capacitors and inductors |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| US6278153B1 (en) * | 1998-10-19 | 2001-08-21 | Nec Corporation | Thin film capacitor formed in via |
| JP4177950B2 (ja) * | 2000-03-28 | 2008-11-05 | ローム株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-05-28 JP JP2001159189A patent/JP3534717B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-06 TW TW091109367A patent/TW543105B/zh not_active IP Right Cessation
- 2002-05-28 US US10/155,116 patent/US6599834B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6599834B2 (en) | 2003-07-29 |
| TW543105B (en) | 2003-07-21 |
| JP2002356796A (ja) | 2002-12-13 |
| US20020177305A1 (en) | 2002-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0161994B1 (ko) | Mis형 반도체장치 제작방법 | |
| JP3413020B2 (ja) | 半導体装置の製造方法 | |
| JP2006222232A (ja) | 半導体装置およびその製造方法 | |
| JPS6260817B2 (ja) | ||
| JP3534717B2 (ja) | 半導体装置の製造方法 | |
| JPH11204654A (ja) | 二重ゲート絶縁膜を有するゲート電極の形成方法 | |
| JP3561582B2 (ja) | 半導体装置の製造方法 | |
| JPH06216156A (ja) | Ｍｉｓ型半導体装置とその作製方法 | |
| JP2009302340A (ja) | 半導体装置の製造方法 | |
| JP2751242B2 (ja) | 半導体装置の製造方法 | |
| JPH05218047A (ja) | 半導体装置の製造方法 | |
| JPH118249A (ja) | 配線の製法 | |
| JPH06120357A (ja) | 半導体装置及びその製造方法 | |
| JPH04217324A (ja) | 半導体装置の製造方法 | |
| JPH065609A (ja) | バンプ形成方法 | |
| JPH04217323A (ja) | 半導体装置用バンプ電極の製造方法 | |
| JP2009016869A (ja) | 電子装置の製造方法 | |
| JPS63126250A (ja) | 半導体装置、およびその製造方法 | |
| JP3036086B2 (ja) | 半導体装置の製造方法 | |
| KR930008868B1 (ko) | 다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 | |
| JP2998454B2 (ja) | 半導体装置の製造方法 | |
| KR100734695B1 (ko) | 반도체 소자의 콘택홀 제조방법 | |
| JP3049872B2 (ja) | 半導体装置の製造方法 | |
| JP2000307002A (ja) | 半導体装置の製造方法 | |
| JPH04307737A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040309 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |