JP2967755B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＡｌ系合金を高温プロセスを用いてホ
ール内に埋め込む際、ホール内の埋め込み不良を埋め込
み工程終了直後に容易かつ短時間で検出可能な半導体装
置の製造方法に関する。
【０００１】
【従来の技術】半導体装置の微細化に伴い、下層配線と
上層配線を接続するホールのサイズも微細化されてきて
いる。下層および上層配線には、通常Ａｌ系合金が使用
されているが、このＡｌ系合金は通常スパッタ法で形成
している。ホールサイズの微細化が進みホールサイズの
アスペクト比（ホール深さ／ホール径）が約０．８を越
えると、ホール内でのＡｌ系合金のステップカバレッジ
が低下し、時には接続できない場合が生じる。この結
果、配線の信頼性が劣化する、もしくは導通不良を引き
起こし、デバイスの信頼性が問題となる。そこで、Ａｌ
系合金よりステップカバレッジの良いＴｉ、ＴｉＮ等を
Ａｌ系合金を埋め込む前に積層することにより電気的接
続を確保する方法もあるが、工程数の増加となってしま
う。
【０００２】この問題を解決するため、微細ホール内の
Ａｌ系合金のステップカバレッジを向上させるための埋
め込みプロセスが幾つか提案されている。その方法の一
つである高温Ａｌスパッタを図５（ａ）〜（ｃ）を用い
て工程順に説明する。
【０００３】図５（ａ）に示されるように第１配線層３
をＳｉ基板１およびその上の絶縁膜２上に形成する。第
１配線層３および絶縁膜２上に、層間絶縁膜４をＣＶＤ
法等で形成し、その層間絶縁膜４にリソグラフィ工程お
よびドライエッチング工程を施し、スルーホール５を開
口する。次に、Ａｌ系合金と反応性が良好な材料である
Ｔｉ膜７を層間絶縁膜４上およびスルーホール５内に一
様に形成した後（図５（ｂ））、同一真空中でＡｌ系合
金１４を、まず１５０℃以下の低温で所望膜厚の約１／
３〜１／２程度スパッタにより堆積した後、残りの膜厚
のＡｌ系合金１４を４００〜５００℃の温度に加熱した
状態でスパッタすることでホール内にＡｌ系合金１４を
埋め込むことが可能となる（図５（ｃ））。
【０００４】ところが、このような高温スパッタでスル
ーホール５内にＡｌ系合金１４を埋め込む方法では、し
ばしば図６に示すようなホール内にボイド１２を有した
埋め込み不良のホール１５が生じる場合がある。このよ
うな埋め込み不良は、装置内真空度の劣化やヒーター温
度の低下によりＡｌ系合金１４の流動性が悪くなりオー
バーハング形状が成長し、Ａｌ系合金１４がホール入り
口を塞いだ結果生じる、等埋め込み過程の初期にホール
上部が塞がれたことによって発生する。このような埋め
込み不良のホール１５が生じれば、ホール内のＡｌ系合
金のステップカバレッジが低下した場合と同様に、配線
の信頼性劣化を導く結果となる。よって、ホール内には
埋め込み不良のボイド１２を発生させてはならない、ま
たは発生させたとしても、埋め込み不良の有無を検出す
ることが重要である。ところが、埋め込み不良の有無
は、図６に見られるようにホール上部がＡｌ系合金１４
で塞がれているために、ホール上部を観察しても判らな
い。このため、従来では埋め込み終了後直ちにウエハを
劈開し、ＳＥＭ観察をすることで埋め込み不良有無を確
認する必要があった。この方法では、数多くのホールを
確認することが困難なこと、埋め込み工程を終了した製
品チップを劈開することは事実上できないこと、モニタ
ー用のウエハを用いた検出方法では実製品との対応をと
ることが難しく、かつコストが増加するといった幾つも
の問題点があった。
【０００５】この問題を回避するために、非破壊で、か
つ製品上でＡｌ系合金の埋め込み不良を検出する方法が
特開平６−６９０３７号公報にて提案されている。図７
（ａ），（ｂ）にその方法を工程を追って示す。図７
は、ウエハ上に製品のパターンと同時に形成された、コ
ンタクトホールへのＡｌ系合金の埋め込みにおける不良
検出観察パターンであり、下地金属７１は、基板中にＡ
ｌが突き抜けるのを防ぐために、Ｔｉ／ＴｉＯＮ／Ｔｉ
構造となっている。図７（ａ）には、Ａｌ系合金の埋め
込み工程終了後の不良検出観察パターンを示す。良好に
埋め込まれているホール１７では、Ａｌ系合金、ここで
はＡｌＳｉ１８および下地金属７１の上層のＴｉとの反
応生成物のＡｌ−Ｓｉ−Ｔｉ１９がホール内および配線
下層部に形成されている。一方、埋め込み不良が生じて
いるホール２０では、反応生成物１９は、ホール内には
形成されず、未反応のＴｉが残る。次に、リソグラフィ
工程により不良検出観察パターンを露出させ、ウエット
エッチによってＡｌ系合金１８のみ選択的に除去する
（図７（ｂ））。Ａｌ系合金１８除去後、ＳＥＭ等でホ
ール表面を観察すると、良好に埋め込まれたホール１７
内に残ったＡｌ−Ｓｉ−Ｔｉ合金１９は表面凹凸が大き
く、一方埋め込み不良のホール２０内に残った未反応Ｔ
ｉは表面がスムーズであり、両者の違いはその表面モフ
ォロジーから判断できる。
【０００６】この方法によれば、非破壊で、かつ製品上
で埋め込み不良の有無を検出することが可能になる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
方法では非破壊、かつ製品上で埋め込み不良を検出でき
るものの、不良を検出するためにはリソグラフィ工程に
より検出パターンのみ露出させる工程と、Ａｌをエッチ
ングする工程を必要としており、工程数の増加や製造コ
ストの増加といったデメリットがある。さらに、検出ま
でに時間を要するために、たとえ埋め込み不良が検出さ
れたとしても、検出までの間にＡｌの埋め込みを行った
製品にまで、埋め込み不良が波及する恐れがあり、製造
へのダメージが拡大するという問題がある。これらの問
題は、Ａｌ埋め込みを行った後、直ちに埋め込み不良を
検出できないという点にある。
【０００８】従って、本願発明の目的は、高温スパッタ
終了後直ちにかつ容易に埋め込み不良を検出することの
できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子形成領域および検査パターン形成領域を
有する半導体ウエハの前記素子形成領域に配線層を形成
する一方、前記検査パターン形成領域には配線層を形成
しない工程と、全面に層間絶縁膜を形成する工程と、前
記層間絶縁膜を選択的に除去することにより前記素子形
成領域に形成された前記配線層の一部を露出する第１の
ホールおよび前記検査パターン形成領域のシリコン層の
一部を露出する第２のホールを形成する工程と、前記第
１および第２のホール内にＡｌ系合金を埋め込む工程と
を有することを特徴としている。
【００１０】さらに、本発明の半導体装置の製造方法
は、前記第１のホールは複数の第１ホール群として形成
され、前記第２のホールは複数の第２ホール群として形
成され、前記第１ホール群の各ホールの大きさおよび間
隔は前記第２ホール群の各ホールの大きさおよび間隔と
実質的に同一であることを特徴としている。
【００１１】本発明によれば、検査パターン領域に形成
された第２のホールにＡｌ系合金が良好に埋め込まれる
と、該ホールではシリコン層とＡｌが相互拡散を起こ
し、いわゆるスパイク現象が起きる。この結果、ホール
上部は平坦化されず、ホール内にＡｌがなくなる、もし
くは窪みが生じる。一方、埋め込み不良（ボイド）が発
生した場合、ホール内部にＡｌが流動しないので、Ａｌ
とシリコン層とは相互拡散せず、ホール上部は平坦化さ
れた状態となる。この第２のホールの上部をＳＥＭ等で
観察することにより、Ａｌ系合金の高温スパッタ終了
後、直ちに非破壊で素子形成領域の第１のホールの埋め
込み不良を検出することができる。
【００１２】
【発明の実施の形態】以下、本発明の上記目的、特徴お
よび利点を明確にすべく添付図面を用いて、本発明の実
施の形態につき説明する。
【００１３】本発明の一実施の形態を図１〜図４を用い
て説明する。
【００１４】図１において、左側が検査パターン形成領
域、右側が本パターン形成領域を示している。
【００１５】まず図１（ａ）に示されるように第１配線
層３をＳｉ基板１およびその上の絶縁膜２上に形成す
る。絶縁膜２は主にＳｉＯ2 で構成されているが、リン
やボロン等を含んでいたり、またはそれらを積層に堆積
させたものでもかまわない。第１配線層３は、反射防止
膜を含むＡｌ系合金とバリアメタルの積層膜で構成され
ており、例えば、ＴｉＮ３ａ／Ａｌ系合金３ｂ／ＴｉＮ
３Ｃ／Ｔｉ３ｄを、厚さ約５００〜８００ｎｍ程度スパ
ッタ法等で形成する。次に第１配線層３をパターニング
する。このとき検査パターン形成領域では、Ｓｉ基板１
を露出させておく。続いて、本パターン領域では第１配
線層３および絶縁膜２上に、検査パターン領域ではＳｉ
基板１上に層間絶縁膜４をＣＶＤ法等で形成する。この
層間絶縁膜４は塗布膜や化学的機械的研磨等を用いて平
坦化を行っている（図１（ｂ））。その後両パターン形
成領域の層間絶縁膜４にリソグラフィ工程およびドライ
エッチング工程を施し、図１（ｃ）に示すように、本パ
ターン形成領域にスルーホール５を、検査パターン形成
領域に本パターンと同一の形状のホール６を開口する。
検査パターン形成領域はウエハ内に１ケ所以上、例えば
図４に示すように、ウエハ中央や端４ケ所等に設置する
よう作成する。また、一つの検査パターンに複数のホー
ルを設け、形状だけでなく、ホール同士の間隔も、本パ
ターンと同等にする。特に、本パターンの種々のホール
パターンの中で、埋め込み不良の起きやすいパターンと
同等の検査パターンを設けるとよい。
【００１６】次に、Ａｌの濡れ性向上のための下地金属
としてスパッタ法にてＴｉ７を両パターン上に成膜する
（図２（ａ））。Ｔｉ７は、ホール底のＴｉが、続いて
２段階に分けて行われるＡｌ系合金の埋め込み工程の１
段階目の工程でスパッタされるＡｌ系合金と全て反応す
る厚さ（約２０〜５０ｎｍ程度）に形成する。
【００１７】その後同一真空中にて、図２（ｂ）のよう
にＡｌ系合金としてＡｌＣｕ８をホール底のＴｉ７が全
てＡｌＣｕとの合金層となる厚さ（約２００〜４００ｎ
ｍ程度）に、Ａｌが凝集しない温度（およそ３００℃以
下）で両パターン上に成膜する。この時のスパッタは約
１０００ｎｍ／ｍｉｎ程度のレートで行う。絶縁膜４上
には、図２（ａ）で、ホール内よりも少し厚くＴｉ７が
形成されるので、合金層にならないＴｉが残っている。
両パターンともこの工程では同一の形状となっている。
次に同一真空中で所望膜厚（約６００〜８００ｎｍ）の
残りのＡｌＣｕ８を、流動性が良くなる温度（ウエハ温
度が約４００〜４５０℃の範囲）で、スパッタレートを
約１００〜２００ｎｍ／ｍｉｎ程度と遅くして両パター
ン上に成膜する。
【００１８】図２（ｃ）に示すように、本パターンにお
いて、ホール上部でＡｌＣｕ８が塞がる前にＡｌＣｕ８
が流動した場合、スルーホール５内にＡｌＣｕ８が堆積
される。この結果、良好に埋め込まれたホール９が形成
される。ところが、ホール上部でＡｌＣｕ８が塞がって
しまい、ホール５内にＡｌＣｕ８が流動しなかった場合
には、埋め込み不良を起こしたボイド１２を有するホー
ル１０が形成される。埋め込み不良が有るホール１０お
よび無いホール９の両者とも、ＡｌＣｕ８の表面は平坦
化されており、上部からでは不良の有無を検出できな
い。
【００１９】一方、検査パターンでは、ホール上部でＡ
ｌＣｕ８が塞がらなかった場合、つまり本パターンでは
ホール９のような良好な埋め込みが得られる場合には、
ホール底に流動してきたＡｌＣｕ８と下層のＡｌ−Ｃｕ
−Ｔｉ合金層９および更に下層のＳｉ基板１と反応す
る。このときＡｌＣｕ８は、Ｓｉ基板１中に拡散してい
き、Ｓｉ基板内にスパイク２１を形成する。このスパイ
ク２１の形成により、ホール中に流動してきたＡｌＣｕ
８が減少する。この結果、ＡｌＣｕ８が所定の膜厚に達
したとき、良好に埋め込まれた検査パターンのホール１
１では、ホール内にＡｌＣｕが無くなる、もしくは、図
３に示すように窪みが生じる。それに対し、ホール上部
でＡｌＣｕ８が塞がった場合、つまり本パターンでホー
ル１０のように埋め込み不良が起きる場合には、検査パ
ターンにおいても、ホール底にＡｌＣｕ８が流動せず、
ＡｌＣｕ８とＡｌ−Ｃｕ−ＴｉおよびＳｉ基板１との反
応が起きない。この結果、ＡｌＣｕ８がホール上部で平
坦化され、ボイド１２が生じた埋め込み不良の有る検査
パターンのホール１３が形成される。
【００２０】このようにして形成された検査パターンの
ホールを上部からＳＥＭ等で観察することにより、ホー
ルに窪みがあれば良好、平坦化されていれば埋め込み不
良と判断することができる。従って、埋め込み工程終了
直後に容易かつ短時間で埋め込み不良の有無を検査する
ことが可能となる。
【００２１】ここでは、Ａｌ系合金のホール内側壁への
つきを良くし、かつ、ホールを良好に埋め込むために、
Ａｌ系合金の堆積を低温（Ａｌが凝集しない温度）と高
温（Ａｌの流動性が良くなる温度）の２段階で行ってい
る。この２段階の成膜を同一成膜室内で行っても、また
は別の成膜室で行っても同様の効果が得られる。同一成
膜室で行う場合には、３００℃以下の成膜は、ウエハ温
度４００〜４５０℃になるようにヒートステージは設定
しておくがウエハ裏面からガスを流さないようにするこ
とで実現する。スパッタパワーは１０００ｎｍ／ｍｉｎ
程度となるように設定する。その後、ウエハ裏面からガ
スを流し、４００〜４５０℃にて成膜する。スパッタパ
ワーは１００〜２００ｎｍ／ｍｉｎ程度となるように設
定する。
【００２２】なお、Ａｌ埋め込み方法は高温スパッタ法
に限らず、リフロー法や高圧スパッタ法等高温でＡｌを
流動させる方法ならどのような方法でもよい。
【００２３】また、本実施の形態ではＡｌ系合金として
ＡｌＣｕを使用したが、ＳｉやＧｅ等他の元素を含有し
ていてもかまわない。また、下層配線にＡｌ系合金を使
用したが、高融点金属配線、例えばＷでも良い。
【００２４】さらに、本実施の形態では、検査パターン
のホールは、Ｓｉ基板上に形成したが、これに限らず、
例えば、メモリキャパシタのポリシリコン上に形成して
もよい。
【００２５】
【発明の効果】以上説明したように、本発明によれば本
パターンと同一の検査パターンを製品ウエハ上に作成す
ることにより、高温スパッタ等によるＡｌ系配線の形
成、特にＡｌ埋め込み不良の検出が、非破壊でかつ埋め
込み工程後直ちに、容易かつ短時間に行うことのできる
半導体装置の製造方法を提供することができる。これに
より、リファレンスウエハの削減や検出までの間に製造
される不良製品の増加を防止することができ、製造コス
トが減少できる。また、検査パターンが本パターンと同
一であることから、埋め込み不良有無の検査精度が向上
するという効果も得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための工程断面
図。
【図２】本発明の実施の形態を説明するための工程断面
図。
【図３】本発明の実施の形態を説明するための工程断面
図。
【図４】本発明の実施の形態を説明するためのレイアウ
ト図。
【図５】ホール内にＡｌ系合金を埋め込む方法の一例を
説明するための工程断面図。
【図６】ホール内にＡｌ系合金を埋め込む方法において
発生した埋め込み不良を示す断面図。
【図７】従来の埋め込み不良検出方法を説明するための
工程断面図。
【符号の説明】
１ Ｓｉ基板 ２ 絶縁膜 ３ 第１配線層 ４ 層間絶縁膜 ５ スルーホール ７ Ｔｉ ８ ＡｌＣｕ ９０ Ａｌ−Ｃｕ−Ｔｉ合金 １２ ボイド １４ Ａｌ系合金 １８ ＡｌＳｉ １９ Ａｌ−Ｓｉ−Ｔｉ合金 ７１ Ｔｉ／ＴｉＯＮ／Ｔｉ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 素子形成領域および検査パターン形成領
    域を有する半導体ウエハの前記素子形成領域に配線層を
    形成する一方、前記検査パターン形成領域には配線層を
    形成しない工程と、全面に層間絶縁膜を形成する工程
    と、前記層間絶縁膜を選択的に除去することにより前記
    素子形成領域に形成された前記配線層の一部を露出する
    第１のホールおよび前記検査パターン形成領域のシリコ
    ン層の一部を露出する第２のホールを形成する工程と、
    前記第１および第２のホール内にＡｌ系合金を埋め込む
    工程とを有することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 前記検査パターン形成領域は、前記半導
    体ウエハに中央を含めて数カ所設けられていることを特
    徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記配線層はＡｌ系配線またはＷ配線で
    あることを特徴とする請求項１または２記載の半導体装
    置の製造方法。
  4. 【請求項４】 前記シリコン層は単結晶シリコン基板ま
    たはポリシリコン層であることを特徴とする請求項１乃
    至３のいずれかに記載の半導体装置の製造方法。
  5. 【請求項５】 前記第１および第２のホール内にＡｌ系
    合金を埋め込んだ後、前記検査パターン形成領域の前記
    第２のホールを観察する工程をさらに含み、これにより
    前記素子形成領域の前記第１のホールにボイドが発生し
    ているかどうかを検査することを特徴とする請求項１乃
    至４のいずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１のホールは複数の第１ホール群
    として形成され、前記第２のホールは複数の第２ホール
    群として形成され、前記第１ホール群の各ホールの大き
    さおよび間隔は前記第２ホール群の各ホールの大きさお
    よび間隔と実質的に同一であることを特徴とする請求項
    １乃至５のいずれかに記載の半導体装置の製造方法。
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