CN1118870C - 半导体器件的制造方法 - Google Patents

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Abstract

提供在孔内埋入Al系合金的高温溅射结束后，能够立即在无破坏下检测埋入不良的半导体器件的制造方法。在晶片上设有元件形成区和检查图形形成区，在半导体基片l和绝缘膜2上形成布线层3，在布线层3和半导体基片1上形成层间绝缘膜4，在元件形成区的层间绝缘膜4上形成露出布线层3的第一孔，在检查图形形成区的层间绝缘膜上形成露出半导体基片1的与第一孔相同形状的第二孔，在第一和第二孔内埋入Al系合金，观察第二孔，检查在第一孔上是否产生了空隙。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法，特别涉及在采用高温工艺把Al系合金埋入孔内时，能够在埋入工序结束后立即在短时间内容易地检测出孔内埋入不良的半导体器件的制造方法。
背景技术
随着半导体器件的微细化，连接下层布线和上层布线的孔的尺寸也在微细化。在下层和上层布线中，通常使用Al系合金，一般用溅射法来形成该Al系合金。如果孔尺寸的微细化使孔尺寸的纵横比(孔深度/孔直径)超过0.8，那么孔内Al系合金的台阶覆盖劣化，常常出现不能连接的情况。其结果，使布线的可靠性降低，并且引起导通不良，使器件的可靠性出现问题。因此，虽有通过在埋入Al系合金前叠层比Al系合金的台阶覆盖性好的Ti、TiN等来确保电连接的方法，但工序数会增加。
为了解决该问题，提出了几个提高微细孔内Al系合金的台阶覆盖的埋入处理的建议。用图5(a)～(c)按工序顺序说明该方法之一的高温Al溅射法。
如图5(a)所示，在Si基片1和其上的绝缘膜2上形成第一布线层3。在第一布线层3和绝缘膜2上，用CVD(化学气相淀积)法等形成层间绝缘膜4，在该层间绝缘膜4上实施光刻工序和干式腐蚀工序，开出通孔5。接着，在层间绝缘膜4上和通孔5内同样形成与Al系合金反应性良好的Ti膜7后(图5(b))，在同一真空中首先在150℃以下的低温以期望膜厚的约1/3～1/2左右溅射淀积Al系合金14后，通过按加热至400～500℃温度的状态溅射其余膜厚的Al系合金14，使在孔内埋入Al系合金14变为可能(图5(c))。
但是，在这种用高温溅射法在通孔5内埋入Al系合金14的方法中，常常产生在图6所示的孔内有空隙12的埋入不良孔15的情况。因装置内真空度劣化和加热器温度下降导致Al系合金14的流动性变差，长成外伸形状，产生Al系合金14堵住孔入口的结果，在埋入过程的初期，孔的上部被堵，于是产生这种埋入不良。如果产生这种埋入不良的孔15，与孔内Al系合金的台阶覆盖下降情况一样，成为导致布线可靠性劣化的结果。因此，在孔内不能产生埋入不良的空隙12，此外，即使产生空隙，检测有没有埋入不良是很重要的。但是，由于图6中可见孔的上部被Al系合金14堵住，所以是否埋入不良不能通过观察孔上部来判断。因此，以往是埋入结束后，必须立即劈开晶片，通过SEM观察来确定是否有埋入不良。在这种方法中，存在很难确认多个孔；事实上不可能劈开埋入工序结束后的制品芯片，在使用监视器的晶片检测方法中，较难与实际制品对应；以及使成本增加这几个问题。
为了避免这些问题，在特开平6-69037号公报中提出了用非破坏的、在制品上检测Al系合金埋入不良方法的建议。图7(a)、(b)表示其方法追加的工序。图7表示晶片上制品的图形和同时形成的接触孔的Al系合金埋入的不良检测观察图形，为了防止基片中Al被穿通，以Ti/TiON/Ti结构作为底层金属7。图7(a)表示Al系合金的埋入工序结束后的不良检测观察图形。在良好埋入的孔17中，把Al系合金其中与AlSi18和底层金属71上层的Ti的反应物Al-Si-Ti19形成在孔内和布线下层部分。另一方面，在埋入不良产生的孔20中，反应生成物19未形成在孔内，残留有未反应的Ti。接着，由光刻工序使不良检测观察图形露出，利用湿式腐蚀，有选择地仅除去Al系合金18(图7(b))。在Al系合金18除去后，如果用SEM等观察孔表面，在良好埋入的孔17内残留的Al-Si-Ti合金19的表面凹凸较大，另一方面，埋入不良的孔20内残留的未反应Ti的表面较平滑，能够根据其表面形态来判断两者的不同。
按照这种方法，使采用非破坏的、并在制品上检测是否有埋入不良变为可能。
但是，在上述方法中，虽然能够非破坏地在制品上检测埋入不良，但为了检测不良，必须有利用光刻工序仅使检测图形露出的工序和腐蚀Al工序，存在所谓的工序数增加和制造成本增加的缺点。并且，由于检测需要时间，所以即使检测出埋入不良，到检出期间进行Al埋入的制品中，仍有波及埋入不良的担心，存在扩大对制造损害的问题。这些问题是在进行A1埋入后不能直接检测埋入不良。
发明内容
因此，本发明的目的在于提供能够在高温溅射结束后立即并容易地检测埋入不良的半导体器件的制造方法。
本发明的半导体器件的制造方法的特征在于，包括下列工序：一方面在有元件形成区和检查图形形成区的半导体晶片的所述元件形成区上形成布线层，另一方面在所述检查图形形成区上不形成布线层；在整个面上形成层间绝缘膜；通过有选择地除去所述层间绝缘膜，形成露出在所述元件形成区上形成的所述布线层一部分的第一孔和形成露出所述检查图形形成区硅层一部分的第二孔；和在所述第一和第二孔内埋入Al系合金；还包括在所述第一和第二孔内埋入Al系合金后，观察所述检查图形形成区的所述第二孔的工序，由此检查在所述元件形成区的所述第一孔中是否产生了空隙。
并且，本发明的半导体器件的制造方法的特征在于，把所述第一孔作为多个第一孔群来形成，把所述第二孔作为多个第二孔群来形成，所述第一孔群的各孔大小和间隔与所述第二孔群的各孔大小和间隔实质上相同。
按照本发明，如果在检查图形形成区上形成的第二孔中良好地埋入Al系合金，那么在该孔中硅层与Al就会相互扩散，导致所谓的尖峰现象。其结果，使孔上部不平坦化，在孔内没有Al，并且产生凹陷。另一方面，在发生埋入不良(空隙)的情况下，由于在孔内部Al未流动，Al与硅层未相互扩散，使孔上部变为平坦化状态。通过用SEM等观察该第二孔的上部，在Al系合金的高温溅射结束后，能够立即非破坏地检测元件形成区的第一孔的埋入不良。
下面，参照附图，在说明本发明的实施例中进一步明确本发明的上述目的、特征及优点。
附图说明
图1是说明本发明实施例的工序剖面图。
图2是说明本发明实施例的工序剖面图。
图3是说明本发明实施例的工序剖面图。
图4是说明本发明实施例的配置图。
图5是说明孔内Al系合金埋入方法一例的工序剖面图。
图6表示在孔内埋入Al系合金方法中产生埋入不良的剖面图。
图7是说明以往的埋入不良检测方法的工序剖面图。
用图1～图4说明本发明的一实施例。
在图1中，左侧表示检查图形形成区，右侧表示本来的图形形成区。
具体实施方式
首先，如图1(a)所示，在Si基片1和其上的绝缘膜2上形成第一布线层3。绝缘膜2主要由SiO2构成，但同时含有磷和硼等，此外，也可以把其层叠地堆积。第一布线层3由包含反射防止膜的Al系合金和阻挡金属的叠层膜构成，例如，按厚度约500～800nm左右用溅射法等形成TiN3a/Al系合金3b/TiN3C/Ti3d。接着，对第一布线层3进行构图。此时，在检查图形形成区中露出Si基片1。随后，在本来的图形区中第一布线层3和绝缘膜2上，在检查图形形成区中Si基片1上用CVD法等形成层间绝缘膜4。该层间绝缘膜4通过使用涂敷膜和化学的机械研磨等进行平坦化(图1(b))。然后，在两图形形成区的层间绝缘膜4上实施光刻工序和干式腐蚀工序，如图1(c)所示，在原来图形形成区开出通孔5，在检查图形形成区开出与原来图形相同形状的孔6。作成检查图形形成区，以便设置在晶片内一个以上的地方，例如，如图4所示，设置在晶片中间和端部四个地方等。此外，在一个检查图形中设置多个孔，不仅形状而且孔间的间隔也与原来的图形相同。具体地说，在原来图形的各种孔图形中，设置与容易引起埋入不良图形相同的检查图形较好。
接着，作为使Al的浸润性提高的底层金属，按溅射法在两图形上成膜Ti7(图2(a))。Ti7是在随后分两阶段进行的Al系合金埋入工序的第一阶段的工序中按与溅射的Al系合金完全反应的厚度(约20～50nm左右)形成孔底的Ti。
随后，在同一真空中，如图2(b)所示，作为Al系合金的AlCu8是通过在Al不凝聚的温度下(不大于约300℃的晶片温度)在两图形上进行溅射而淀积的，具有在孔底的Ti7与AlCu形成的合金层的厚度(约200～400nm左右)。此时的溅射按约1000nm/min左右的速率进行。在绝缘膜4上，在图2(a)中，由于形成比孔内稍厚的Ti7，所以不在合金层上残留Ti。两图形都在该工序中变为同一形状。接着，在同一真空中，在流动性良好的温度下(晶片温度约400～450℃的范围)，通过使溅射率低于约100～200nm/min左右，在两图形上成膜期望膜厚(约600～800nm)的其余AlCu8。
如图2(c)所示，在原来图形中，在孔上部AlCu8堵住前流动AlCu8的情况下，在通孔5内堆积AlCu8。其结果，形成良好埋入的孔9。但是，在孔上部AlCu8不会堵住，在孔5内AlCu8不流动的情况下，形成引起埋入不良带有空隙12的孔10。有埋入不良的孔10和无埋入不良的孔9两者都使AlCu8的表面平坦化，从上部不能检测不良的有无。
另一方面，在检查图形中，在孔上部未堵住AlCu8的情况下，即在原来图形中获得孔9那样良好埋入的情况下，在孔底流动的AlCu8与下层的Al-Cu-Ti合金层9及更下层的Si基片1反应。此时，AlCu8在Si基片1中不断扩散，在Si基片内形成尖峰21。利用该尖峰21的形成，使在孔中流动的AlCu8减少。其结果，在AlCu8达到预定膜厚时，在良好埋入的检查图形的孔11中，在孔内没有AlCu，而且产生图3所示的凹陷。与此相对的，在孔上部堵住AlCu8的情况下，即在原来图形中出现孔10那样的埋入不良的情况下，在检查图形中，在孔底上AlCu8也不流动，不会引起AlCu8与Al-Cu-Ti及Si基片1的反应。其结果，AlCu8在孔上部被平坦化，形成产生空隙12有埋入不良的检查图形的孔13。
通过从上部用SEM等观察这样形成的检查图形的孔，能够判断孔中若有凹陷则为良好，若平坦化则为埋入不良。因此，在埋入工序结束后，能够立即容易并短时间地检查有无埋入不良。
其中，为了使Al系合金向孔内侧壁的粘接良好，并且良好地埋入孔，按低温(Al不凝聚的温度)和高温(Al的流动性变得良好的温度)两个阶段进行Al系合金的堆积。也可在同一成膜室内进行这两个阶段的成膜，此外，在其它成膜室进行成膜也能获得同样的效果。在用同一成膜室成膜的情况下，通过设定加热步骤使晶片温度变为400～450℃，从晶片里面不流出气体来实现300℃以下的成膜。溅射功率设定为1000nm/min左右。然后，从晶片里面流出气体，按400～450℃成膜。溅射功率设定为100～200nm/min左右。
再有，Al埋入方法并不限于高温溅射法，也可采用反流法和高压溅射法等在高温下使Al流动等方法。
此外，在本实施例中，作为Al系合金，使用了AlCu，但也可以使用含有Si和Ge等其他元素。此外，在下层布线中使用了Al系合金，但也可以采用高熔点金属布线，例如使用W。
并且，在本实施例中，在Si基片1上形成检查图形的孔，但并不限于此。例如，也可以在存储器电容的多晶硅上形成。
如以上说明，通过在制品晶片上作成本发明的原来图形和同一检查图形，能够提供用非破坏的并在埋入工序后容易且短时间地进行由高温溅射等产生的Al系布线的形成、特别是Al埋入不良检测的半导体器件的制造方法。因此，能够防止在基准基片的削减和检测前期间制造的不良制品的增加，能够降低制造成本。此外，由于检查图形与原来图形相同，所以能够获得提高埋入不良有无的检查精度的效果。

Claims (6)

1.一种半导体器件的制造方法，其特征在于包括下列工序：一方面在有元件形成区和检查图形形成区的半导体晶片的所述元件形成区上形成布线层，另一方面在所述检查图形形成区上不形成布线层；在整个面上形成层间绝缘膜；通过有选择地除去所述层间绝缘膜，形成露出在所述元件形成区上形成的所述布线层一部分的第一孔和形成露出所述检查图形形成区硅层一部分的第二孔；和在所述第一和第二孔内埋入Al系合金；
还包括在所述第一和第二孔内埋入Al系合金后，观察所述检查图形形成区的所述第二孔的工序，由此检查在所述元件形成区的所述第一孔中是否产生了空隙。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述检查图形形成区在所述半导体晶片上包括中央的多处地方设置。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述布线层为Al系布线或W布线。
4.如权利要求1、2或3所述的半导体器件的制造方法，其特征在于，所述硅层为单晶硅基片或多晶硅层。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，把所述第一孔作为多个第一孔群来形成，把所述第二孔作为多个第二孔群来形成，所述第一孔群的各孔大小和间隔与所述第二孔群的各孔大小和间隔实质上相同。
6.如权利要求1至3中任何项所述的半导体器件的制造方法，其特征在于，把所述第一孔作为多个第一孔群来形成，把所述第二孔作为多个第二孔群来形成，所述第一孔群的各孔大小和间隔与所述第二孔群的各孔大小和间隔实质上相同。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274486B1 (en) * 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
JP3976462B2 (ja) * 2000-01-26 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3961427B2 (ja) * 2003-01-14 2007-08-22 株式会社東芝 配線パターンの埋め込み検査方法、半導体装置の製造方法および検査装置
CN100339968C (zh) * 2004-03-26 2007-09-26 力晶半导体股份有限公司 一种管状缺陷的检测方式
TWI267183B (en) 2004-09-29 2006-11-21 Sanyo Electric Co Semiconductor device and manufacturing method of the same
JP2006310783A (ja) * 2005-03-30 2006-11-09 Sanyo Electric Co Ltd 回路装置
KR100702127B1 (ko) * 2005-06-30 2007-03-30 주식회사 하이닉스반도체 반도체소자의 결함검사방법
US8772939B2 (en) * 2008-08-04 2014-07-08 Micron Technology, Inc. Polishing systems and methods for removing conductive material from microelectronic substrates
CN104064487B (zh) * 2013-03-19 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种硅通孔质量检测方法
US20160104669A1 (en) * 2014-10-08 2016-04-14 Infineon Technologies Ag Semiconductor structure with improved metallization adhesion and method for manufacturing the same
KR20180085119A (ko) 2017-01-17 2018-07-26 삼성전자주식회사 기판 가공 방법 및 그를 이용한 반도체 소자의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766263A (ja) * 1993-08-26 1995-03-10 Sumitomo Metal Ind Ltd 多層金属配線の接触抵抗測定方法並びに半導体装置及び半導体ウェハ
JPH0997277A (ja) * 1995-09-29 1997-04-08 Sharp Corp 設計支援装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5288664A (en) * 1990-07-11 1994-02-22 Fujitsu Ltd. Method of forming wiring of semiconductor device
JP2907971B2 (ja) * 1990-08-14 1999-06-21 株式会社東芝 半導体素子用パターンの形成または試験方法
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
JPH053143A (ja) * 1991-04-19 1993-01-08 Hitachi Ltd 位置合せ方法および装置
JPH0669307A (ja) 1992-03-26 1994-03-11 Sony Corp Ａｌ系材料形成不良検出方法及びＡｌ系材料形成方法
JP3154802B2 (ja) * 1992-03-31 2001-04-09 株式会社東芝 パターン欠陥検査装置
US5422498A (en) * 1993-04-13 1995-06-06 Nec Corporation Apparatus for diagnosing interconnections of semiconductor integrated circuits
JPH07297277A (ja) * 1994-04-22 1995-11-10 Nec Corp 半導体装置の検査方法
US5504017A (en) * 1994-12-20 1996-04-02 Advanced Micro Devices, Inc. Void detection in metallization patterns
US5545570A (en) * 1995-09-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of inspecting first layer overlay shift in global alignment process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766263A (ja) * 1993-08-26 1995-03-10 Sumitomo Metal Ind Ltd 多層金属配線の接触抵抗測定方法並びに半導体装置及び半導体ウェハ
JPH0997277A (ja) * 1995-09-29 1997-04-08 Sharp Corp 設計支援装置

Also Published As

Publication number Publication date
US6225227B1 (en) 2001-05-01
KR100325499B1 (ko) 2002-06-26
CN1204149A (zh) 1999-01-06
JPH10294347A (ja) 1998-11-04
KR19980081493A (ko) 1998-11-25
JP2967755B2 (ja) 1999-10-25

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