JP2956830B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に層間絶縁膜に設けた接続孔を金属のリ
フローにより埋め込んだ配線を有する半導体装置の検査
方法に関し、より詳しくはリフローにより金属を埋め込
んだ接続孔のボイドの有無を検出する方法に関するもの
である。
方法に関し、特に層間絶縁膜に設けた接続孔を金属のリ
フローにより埋め込んだ配線を有する半導体装置の検査
方法に関し、より詳しくはリフローにより金属を埋め込
んだ接続孔のボイドの有無を検出する方法に関するもの
である。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、素子や配
線間を接続するために層間絶縁膜に設けた開口部である
コタクトホールやスルーホールの直径は小さくなってき
たが、深さはほとんど変化しないため、深さを直径で割
ったアスペクト比は増大してきている。そのため、従来
から使用されてきたスパッタ法で形成したアルミニウム
等では被覆性が不足し、接続抵抗が高くなったり断線し
てしまうという問題が顕在化してきた。そこでコンタク
トホールやスルーホール内を被覆性に優れた化学気相成
長法（ＣＶＤ法）で形成したタングステンで埋め込む技
術が採用されるようになってきているが、この方法では
工程数が増加するためコスト高あるいは工期が長くなる
という問題が起こる。
線間を接続するために層間絶縁膜に設けた開口部である
コタクトホールやスルーホールの直径は小さくなってき
たが、深さはほとんど変化しないため、深さを直径で割
ったアスペクト比は増大してきている。そのため、従来
から使用されてきたスパッタ法で形成したアルミニウム
等では被覆性が不足し、接続抵抗が高くなったり断線し
てしまうという問題が顕在化してきた。そこでコンタク
トホールやスルーホール内を被覆性に優れた化学気相成
長法（ＣＶＤ法）で形成したタングステンで埋め込む技
術が採用されるようになってきているが、この方法では
工程数が増加するためコスト高あるいは工期が長くなる
という問題が起こる。
【０００３】そこでアルミニウム膜を従来のスパッタ法
で形成した後４５０〜５００℃程度に加熱してアルミニ
ウム膜をリフローさせてコンタクトホールやスルーホー
ルを充填する方法（例えば特開平４−６５８３１号公
報）や、アルミニウム膜をスパッタ法で形成する際に基
板を加熱した状態で行い、スパッタ中にリフローさせて
コンタクトホールやスルーホールを充填させる方法（例
えば特開平１−７６７３６号公報）等が検討され一部で
実用化され始めている。しかしながら、これらアルミニ
ウム膜をリフローさせてコンタクトホールやスルーホー
ルを充填する方法では完全にコンタクトホールやスルー
ホールを充填できる条件の範囲が狭くスパッタ装置の到
達真空度やスパッタ中の圧力あるいは基板の温度やその
分布等がわずかに変化したり、コンタクトホールやスル
ーホールの直径や深さあるいはテーパー角度等の形状
や、下地のシリコン酸化膜中の水分量等が変化したりす
ると充填が不完全となりコンタクトホールやスルーホー
ル内にボイドが発生してしまうことがある。
で形成した後４５０〜５００℃程度に加熱してアルミニ
ウム膜をリフローさせてコンタクトホールやスルーホー
ルを充填する方法（例えば特開平４−６５８３１号公
報）や、アルミニウム膜をスパッタ法で形成する際に基
板を加熱した状態で行い、スパッタ中にリフローさせて
コンタクトホールやスルーホールを充填させる方法（例
えば特開平１−７６７３６号公報）等が検討され一部で
実用化され始めている。しかしながら、これらアルミニ
ウム膜をリフローさせてコンタクトホールやスルーホー
ルを充填する方法では完全にコンタクトホールやスルー
ホールを充填できる条件の範囲が狭くスパッタ装置の到
達真空度やスパッタ中の圧力あるいは基板の温度やその
分布等がわずかに変化したり、コンタクトホールやスル
ーホールの直径や深さあるいはテーパー角度等の形状
や、下地のシリコン酸化膜中の水分量等が変化したりす
ると充填が不完全となりコンタクトホールやスルーホー
ル内にボイドが発生してしまうことがある。
【０００４】コンタクトホールやスルーホール内にボイ
ドが発生してしまったとしてもホール上部はアルミニウ
ム膜で塞がってしまっているため〔図７（ｂ）参照〕、
光学顕微鏡で観察してもボイドを発見することができな
い。そこで、アルミニウム膜を形成後、基板を劈開して
コンタクトホールやスルーホールの断面をＳＥＭにより
観察してボイドの有無を検査していた。しかし、この方
法では製品を劈開して検査するわけにはいかず、モニタ
ー用の基板を別途作製して劈開し、検査しなければなら
ないため、余分なコストが掛かるという問題がある。ま
た、モニター用の基板と製品基板のコンタクトホールや
スルーホールの形状や寸法を全く同じに形成するのは困
難であり、たとえ同じに形成できたとしてもアルミニウ
ム膜のリフローは層間膜の形成条件やスパッタ前の状態
や前処理条件等に強く依存するため、モニター用基板と
製品基板の埋め込み性を完全に一致させることは困難で
あり正確に検査はできないという問題もある。
ドが発生してしまったとしてもホール上部はアルミニウ
ム膜で塞がってしまっているため〔図７（ｂ）参照〕、
光学顕微鏡で観察してもボイドを発見することができな
い。そこで、アルミニウム膜を形成後、基板を劈開して
コンタクトホールやスルーホールの断面をＳＥＭにより
観察してボイドの有無を検査していた。しかし、この方
法では製品を劈開して検査するわけにはいかず、モニタ
ー用の基板を別途作製して劈開し、検査しなければなら
ないため、余分なコストが掛かるという問題がある。ま
た、モニター用の基板と製品基板のコンタクトホールや
スルーホールの形状や寸法を全く同じに形成するのは困
難であり、たとえ同じに形成できたとしてもアルミニウ
ム膜のリフローは層間膜の形成条件やスパッタ前の状態
や前処理条件等に強く依存するため、モニター用基板と
製品基板の埋め込み性を完全に一致させることは困難で
あり正確に検査はできないという問題もある。
【０００５】そこで製品基板上に製品チップとは別に検
査用のパターンを形成してこれを用いて埋め込み性を検
査する方法が考えられた。例えば検査用パターンとして
コンタクトホールやスルーホールを直列に接続したパタ
ーンを形成しＡｌ配線形成後このホールの直列抵抗を測
定することによりホールの埋め込みができたかどうかを
判断することが可能である。しかし、この方法ではＡｌ
配線を形成してからでないと検査できないためアルミニ
ウム膜を形成してから多くの工程と時間が経過してから
でないと検査できず、不良が発生した基板に対してむだ
な工程を行いむだなコストを使うとともにスパッタ装置
の不具合によりホール内にボイドが発生していたとする
と不良を発見する前に多くの基板を処理し埋め込みが不
良な基板を大量に製造してしまうという問題点がある。
査用のパターンを形成してこれを用いて埋め込み性を検
査する方法が考えられた。例えば検査用パターンとして
コンタクトホールやスルーホールを直列に接続したパタ
ーンを形成しＡｌ配線形成後このホールの直列抵抗を測
定することによりホールの埋め込みができたかどうかを
判断することが可能である。しかし、この方法ではＡｌ
配線を形成してからでないと検査できないためアルミニ
ウム膜を形成してから多くの工程と時間が経過してから
でないと検査できず、不良が発生した基板に対してむだ
な工程を行いむだなコストを使うとともにスパッタ装置
の不具合によりホール内にボイドが発生していたとする
と不良を発見する前に多くの基板を処理し埋め込みが不
良な基板を大量に製造してしまうという問題点がある。
【０００６】また別の検査方法として、特開平７−２９
７２７７号公報により、製品チップとは別にコンタクト
ホールやスルーホールを形成した検査用パターン領域を
設け、アルミニウム膜を形成した後Ａｌ配線を形成する
ためのエッチングの際、検査用パターン領域全体のアル
ミニウムをエッチングし、ＳＥＭ等によりボイドの有無
を検出する方法が提案されている。この方法について図
７を参照して以下に説明する。図７（ａ）〜（ｃ）はこ
の従来例を説明するための主要工程を順に示した断面図
である。まず、図７（ａ）に示すように、素子や下層配
線が形成された製品チップ領域と検査パターン形成領域
を含むシリコン基板２１にＣＶＤ法によりシリコン酸化
膜２２を形成した後、通常のリソグラフィ技術とドライ
エッチング技術を用い製品チップ領域と検査パターン領
域の両方にそれぞれシリコン基板２１に達する開口２
３、２３ａ、２３ｂを同一形状かつ同一寸法に形成す
る。
７２７７号公報により、製品チップとは別にコンタクト
ホールやスルーホールを形成した検査用パターン領域を
設け、アルミニウム膜を形成した後Ａｌ配線を形成する
ためのエッチングの際、検査用パターン領域全体のアル
ミニウムをエッチングし、ＳＥＭ等によりボイドの有無
を検出する方法が提案されている。この方法について図
７を参照して以下に説明する。図７（ａ）〜（ｃ）はこ
の従来例を説明するための主要工程を順に示した断面図
である。まず、図７（ａ）に示すように、素子や下層配
線が形成された製品チップ領域と検査パターン形成領域
を含むシリコン基板２１にＣＶＤ法によりシリコン酸化
膜２２を形成した後、通常のリソグラフィ技術とドライ
エッチング技術を用い製品チップ領域と検査パターン領
域の両方にそれぞれシリコン基板２１に達する開口２
３、２３ａ、２３ｂを同一形状かつ同一寸法に形成す
る。
【０００７】次に、図７（ｂ）に示すように、開口２
３、２３ａ、２３ｂを含むシリコン酸化膜２２上にＡｌ
中にＳｉ、Ｃｕを含むアルミニウム合金膜２４を堆積
し、熱処理によりリフローさせて開口２３、２３ａ、２
３ｂを充填する。この時開口２３ｂにボイドが形成され
ていたとしても上部が塞がっているため上部から顕微鏡
で観察しても検出できない。次に、図７（ｃ）に示すよ
うに、アルミニウム合金膜２４を製品チップ領域におい
ては所望の形状にパターニングしてＡｌ配線を形成する
と同時に検査パターン領域においては全面アルミニウム
合金膜２４をエッチングする。その後検査パターン形成
領域をＳＥＭなどにより観察し開口部内のボイドの有無
を検出する。
３、２３ａ、２３ｂを含むシリコン酸化膜２２上にＡｌ
中にＳｉ、Ｃｕを含むアルミニウム合金膜２４を堆積
し、熱処理によりリフローさせて開口２３、２３ａ、２
３ｂを充填する。この時開口２３ｂにボイドが形成され
ていたとしても上部が塞がっているため上部から顕微鏡
で観察しても検出できない。次に、図７（ｃ）に示すよ
うに、アルミニウム合金膜２４を製品チップ領域におい
ては所望の形状にパターニングしてＡｌ配線を形成する
と同時に検査パターン領域においては全面アルミニウム
合金膜２４をエッチングする。その後検査パターン形成
領域をＳＥＭなどにより観察し開口部内のボイドの有無
を検出する。
【０００８】
【発明が解決しようとする課題】上述した特開平７−２
９７２７７号公報に記載された従来例では、アルミニウ
ム合金膜を形成した後、フォトリソグラフィ工程とＡｌ
のドライエッチング工程を経た後でないとボイドの検出
ができない。そのため、開口部内のボイドの有無を検出
するまでに多くの時間が必要であり、検出される前に同
じようなボイドがある製品を大量に発生させてしまう可
能性がある。また、アルミニウム合金膜のエッチングで
は、通常オーバーエッチングを行なうが、特に下地に段
差がある場合にはオーバーエッチング量を多くする必要
がある。その結果、開口部内にボイドが発生していなく
ても開口内のアルミニウム合金のほとんどがエッチング
されてしまい、ボイドの有無による開口内に残存するア
ルミニウム合金量に差が少なくなり、開口内のボイドの
検出が困難になる。
９７２７７号公報に記載された従来例では、アルミニウ
ム合金膜を形成した後、フォトリソグラフィ工程とＡｌ
のドライエッチング工程を経た後でないとボイドの検出
ができない。そのため、開口部内のボイドの有無を検出
するまでに多くの時間が必要であり、検出される前に同
じようなボイドがある製品を大量に発生させてしまう可
能性がある。また、アルミニウム合金膜のエッチングで
は、通常オーバーエッチングを行なうが、特に下地に段
差がある場合にはオーバーエッチング量を多くする必要
がある。その結果、開口部内にボイドが発生していなく
ても開口内のアルミニウム合金のほとんどがエッチング
されてしまい、ボイドの有無による開口内に残存するア
ルミニウム合金量に差が少なくなり、開口内のボイドの
検出が困難になる。
【０００９】したがって、本発明の解決すべき課題は、
リフローにより金属を埋め込んだ開口内にボイドが発生
しているか否かの検査を、非破壊で成膜後直ちに検出で
きるようにして、次の製品で引き続き不良が発生するの
を防止できるようにすることである。
リフローにより金属を埋め込んだ開口内にボイドが発生
しているか否かの検査を、非破壊で成膜後直ちに検出で
きるようにして、次の製品で引き続き不良が発生するの
を防止できるようにすることである。
【００１０】
【課題を解決するための手段】上述した本発明の課題
は、ウェハ上に製品チップ領域とは別に検査パターン領
域を設けておき、製品チップ領域において金属材料によ
り埋め込まれた開口を形成する際に、検査パターン領域
においても同様に開口および金属材料層を形成してお
き、この金属材料層の形成後あるいは金属膜のリフロー
後直ちに検査パターン領域での開口の埋め込み状態を非
破壊で検査するようにすることにより解決することがで
きる。
は、ウェハ上に製品チップ領域とは別に検査パターン領
域を設けておき、製品チップ領域において金属材料によ
り埋め込まれた開口を形成する際に、検査パターン領域
においても同様に開口および金属材料層を形成してお
き、この金属材料層の形成後あるいは金属膜のリフロー
後直ちに検査パターン領域での開口の埋め込み状態を非
破壊で検査するようにすることにより解決することがで
きる。
【００１１】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 半導体基板の表面領域内あるいは半導体基板上に下層
導電体層を形成する工程と、 前記下層導電体層上を覆う層間絶縁膜を形成する工程
と、 前記層間絶縁膜を選択的にエッチング除去して前記導
電体層の表面を露出させる開口を形成する工程と、 前記開口内を埋め込み前記層間絶縁膜上に延在する金
属膜を、低温にて成膜した後に高温熱処理することによ
り開口内を埋め込んで形成するか、高温にて成膜して形
成するか、あるいはそれらの組み合わせにより形成する
工程と、 前記の工程の直後に該工程で形成された金属膜の前
記開口内の埋め込み状態を検査する工程と、を有するも
のであって、ウェハ上に製品チップ領域とは別に検査パ
ターン領域を設け、該検査パターン領域においては、少
なくとも前記、およびの工程を実施し前記の工
程においては非破壊にて金属膜の埋め込み状態を検査で
きるパターンを形成しておき、前記の工程では前記検
査パターン領域での埋め込み状態を検査し、これにより
製品チップ領域での埋め込み状態を推定することを特徴
としている。
法は、 半導体基板の表面領域内あるいは半導体基板上に下層
導電体層を形成する工程と、 前記下層導電体層上を覆う層間絶縁膜を形成する工程
と、 前記層間絶縁膜を選択的にエッチング除去して前記導
電体層の表面を露出させる開口を形成する工程と、 前記開口内を埋め込み前記層間絶縁膜上に延在する金
属膜を、低温にて成膜した後に高温熱処理することによ
り開口内を埋め込んで形成するか、高温にて成膜して形
成するか、あるいはそれらの組み合わせにより形成する
工程と、 前記の工程の直後に該工程で形成された金属膜の前
記開口内の埋め込み状態を検査する工程と、を有するも
のであって、ウェハ上に製品チップ領域とは別に検査パ
ターン領域を設け、該検査パターン領域においては、少
なくとも前記、およびの工程を実施し前記の工
程においては非破壊にて金属膜の埋め込み状態を検査で
きるパターンを形成しておき、前記の工程では前記検
査パターン領域での埋め込み状態を検査し、これにより
製品チップ領域での埋め込み状態を推定することを特徴
としている。
【００１２】［作用］本発明においては、開口を確実に
埋め込めたかどうかを検査できる検査パターンを製品チ
ップパターンとは別に設けている。このため、層間絶縁
膜に設けた開口を金属膜を成膜後リフローさせるか、成
膜時にリフローさせて埋め込んだ直後に検査用パターン
により埋め込めたかどうかを非破壊で確認することがで
きる。その結果、何らかの不具合により、開口を埋め込
めなくなったことを、速やかに発見することができ、次
の基板、次のロットへフィードバックし不良製品を最小
限に留めることが可能になる。
埋め込めたかどうかを検査できる検査パターンを製品チ
ップパターンとは別に設けている。このため、層間絶縁
膜に設けた開口を金属膜を成膜後リフローさせるか、成
膜時にリフローさせて埋め込んだ直後に検査用パターン
により埋め込めたかどうかを非破壊で確認することがで
きる。その結果、何らかの不具合により、開口を埋め込
めなくなったことを、速やかに発見することができ、次
の基板、次のロットへフィードバックし不良製品を最小
限に留めることが可能になる。
【００１３】
【実施例】次に、本発明の実施例について図面を用いて
詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を説明
するための工程順断面図である。まず、素子が形成され
表面がシリコン酸化膜２で覆われたシリコン基板１上に
アルミニウム合金膜３により第１の配線を形成する。ア
ルミニウム合金膜３の膜厚は０．３〜０．６μｍとす
る。その際所望のパターンに形成された製品チップ領域
とは別に、検査パターン領域を設けここに１辺が１〜２
ｍｍの正方形のパターンを形成する〔図１（ａ）〕。次
に、プラズマＣＶＤ法で形成したシリコン酸化膜４によ
り層間絶縁膜を形成する。シリコン酸化膜４は厚く形成
した後、化学的機械的研磨（ＣＭＰ）法により平坦化し
たりＳＯＧを塗布することにより平坦化したりしてもよ
い。その後、通常のリソグラフィ技術およびドライエッ
チング技術により、シリコン酸化膜４の所望の位置にア
ルミニウム合金膜３に達する開口８、８ａを形成する。
詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を説明
するための工程順断面図である。まず、素子が形成され
表面がシリコン酸化膜２で覆われたシリコン基板１上に
アルミニウム合金膜３により第１の配線を形成する。ア
ルミニウム合金膜３の膜厚は０．３〜０．６μｍとす
る。その際所望のパターンに形成された製品チップ領域
とは別に、検査パターン領域を設けここに１辺が１〜２
ｍｍの正方形のパターンを形成する〔図１（ａ）〕。次
に、プラズマＣＶＤ法で形成したシリコン酸化膜４によ
り層間絶縁膜を形成する。シリコン酸化膜４は厚く形成
した後、化学的機械的研磨（ＣＭＰ）法により平坦化し
たりＳＯＧを塗布することにより平坦化したりしてもよ
い。その後、通常のリソグラフィ技術およびドライエッ
チング技術により、シリコン酸化膜４の所望の位置にア
ルミニウム合金膜３に達する開口８、８ａを形成する。
【００１４】製品チップ領域では、製品設計サイズであ
る例えば直径０．５μｍの開口８を形成し、開口の最小
間隔も０．５μｍであるものとすると、検査パターン領
域では、開口８ａの直径を０．４５〜０．４７５μｍ、
開口の間隔を０．４５〜０．５μｍとし、正方形のパタ
ーン領域全面に開口の密集パターンを形成する〔図１
（ｂ）〕。検査パターン領域の上面図を図２に示す。次
に、Ｔｉ膜５を１０〜５０ｎｍの厚さにスパッタ法で形
成した後、続けて第２のアルミニウム合金膜６を０．５
〜１．０μｍの厚さに低温で例えば１５０℃以下でスパ
ッタ法にて形成し、アルミニウム合金膜６の表面が酸化
されないように１０-7Ｔｏｒｒ以下の高真空の真空室で
４００〜５００℃にシリコン基板１を加熱してアルミニ
ウム合金膜６をリフローさせて開口内に埋め込む〔図１
（ｃ）〕。
る例えば直径０．５μｍの開口８を形成し、開口の最小
間隔も０．５μｍであるものとすると、検査パターン領
域では、開口８ａの直径を０．４５〜０．４７５μｍ、
開口の間隔を０．４５〜０．５μｍとし、正方形のパタ
ーン領域全面に開口の密集パターンを形成する〔図１
（ｂ）〕。検査パターン領域の上面図を図２に示す。次
に、Ｔｉ膜５を１０〜５０ｎｍの厚さにスパッタ法で形
成した後、続けて第２のアルミニウム合金膜６を０．５
〜１．０μｍの厚さに低温で例えば１５０℃以下でスパ
ッタ法にて形成し、アルミニウム合金膜６の表面が酸化
されないように１０-7Ｔｏｒｒ以下の高真空の真空室で
４００〜５００℃にシリコン基板１を加熱してアルミニ
ウム合金膜６をリフローさせて開口内に埋め込む〔図１
（ｃ）〕。
【００１５】シリコン基板１の加熱は、加熱したＡｒガ
スを裏面から吹きつけて行なう。その後検査パターン領
域において、層抵抗を測定し開口が全く無い領域の層抵
抗と比較することにより開口が埋め込まれたかどうか判
定する。層抵抗の測定は四探針法により行なう。すなわ
ち、四探針層抵抗測定器７の４プローブをアルミニウム
合金膜の表面に当接させて層抵抗測定を行う〔図１
（ｄ）〕。このように直接抵抗を測定する方法により開
口が埋め込まれていない場合、下層のアルミニウム合金
膜３の情報は全く拾わないので埋め込まれたかどうかを
正確に判定することが可能である。
スを裏面から吹きつけて行なう。その後検査パターン領
域において、層抵抗を測定し開口が全く無い領域の層抵
抗と比較することにより開口が埋め込まれたかどうか判
定する。層抵抗の測定は四探針法により行なう。すなわ
ち、四探針層抵抗測定器７の４プローブをアルミニウム
合金膜の表面に当接させて層抵抗測定を行う〔図１
（ｄ）〕。このように直接抵抗を測定する方法により開
口が埋め込まれていない場合、下層のアルミニウム合金
膜３の情報は全く拾わないので埋め込まれたかどうかを
正確に判定することが可能である。
【００１６】次に、本発明の実施例の動作について説明
する。図３はそのフローチャートである。アルミニウム
合金膜６をリフローさせた後、検査パターン領域の層抵
抗（ρ1 ）と、開口の無い領域での層抵抗（ρ2 ）とを
測定する。両層抵抗を比較して、前者が低ければ（ρ1
＜ρ2 ）開口をアルミニウム合金膜６で埋め込めたと判
定する。開口を埋め込めた場合、開口の無い領域に比べ
約２０〜５０％程度抵抗が低くなる。また両者の層抵抗
がほとんど同じ（ρ1 ≒ρ2 ）であれば埋め込みが良好
に行なえなかったと判定する。検査パターン領域におい
ては、製品チップ領域の開口よりも開口径が小さく、さ
らに開口の間隔は製品チップ領域の間隔以下である。そ
のため製品チップ領域よりも検査パターン領域のほうが
埋め込みは困難であり、検査パターン領域がある程度埋
め込まれていれば、製品チップ領域では確実に埋め込ま
れている。つまり層抵抗の測定では１００％埋め込まれ
ていなくても、ある程度の開口が埋め込まれていれば開
口のない領域よりは抵抗は低くなり、埋め込まれている
と判定されるが、検査パターンにおいて１００％程度埋
め込まれていなくても、製品チップ領域においては１０
０％埋め込まれている。
する。図３はそのフローチャートである。アルミニウム
合金膜６をリフローさせた後、検査パターン領域の層抵
抗（ρ1 ）と、開口の無い領域での層抵抗（ρ2 ）とを
測定する。両層抵抗を比較して、前者が低ければ（ρ1
＜ρ2 ）開口をアルミニウム合金膜６で埋め込めたと判
定する。開口を埋め込めた場合、開口の無い領域に比べ
約２０〜５０％程度抵抗が低くなる。また両者の層抵抗
がほとんど同じ（ρ1 ≒ρ2 ）であれば埋め込みが良好
に行なえなかったと判定する。検査パターン領域におい
ては、製品チップ領域の開口よりも開口径が小さく、さ
らに開口の間隔は製品チップ領域の間隔以下である。そ
のため製品チップ領域よりも検査パターン領域のほうが
埋め込みは困難であり、検査パターン領域がある程度埋
め込まれていれば、製品チップ領域では確実に埋め込ま
れている。つまり層抵抗の測定では１００％埋め込まれ
ていなくても、ある程度の開口が埋め込まれていれば開
口のない領域よりは抵抗は低くなり、埋め込まれている
と判定されるが、検査パターンにおいて１００％程度埋
め込まれていなくても、製品チップ領域においては１０
０％埋め込まれている。
【００１７】したがって製品チップ領域と検査パターン
領域の開口の大きさがあまり大きく違うと、製品チップ
領域では１００％埋め込まれていても、検査パターン領
域では全く埋め込まれていないことになり検査パターン
の役割をはたさないので、検査パターン領域での開口の
サイズは製品チップ領域での最小サイズよりも５〜１０
％小さいサイズとすることが望ましく検査パターン領域
での開口の間隔は、製品チップ領域の最小間隔と同じ
か、それよりも小さくせいぜい１０％程度小さくするこ
とが望ましい。
領域の開口の大きさがあまり大きく違うと、製品チップ
領域では１００％埋め込まれていても、検査パターン領
域では全く埋め込まれていないことになり検査パターン
の役割をはたさないので、検査パターン領域での開口の
サイズは製品チップ領域での最小サイズよりも５〜１０
％小さいサイズとすることが望ましく検査パターン領域
での開口の間隔は、製品チップ領域の最小間隔と同じ
か、それよりも小さくせいぜい１０％程度小さくするこ
とが望ましい。
【００１８】上述した第１の実施例では、アルミニウム
合金膜６に直接プローブを当てているため、針跡がつく
だけでなく、針先の不純物で汚染されたり、パーティク
ルが発生したりしてしまうことがある。そこで、第１の
実施例の変更例として、基板に近づけたプローブの磁場
を変化させた時の渦電流により層抵抗を測定する渦電流
法という非接触の測定方法を用いてもよい。この方法で
は、下層のアルミニウム合金膜３の情報もある程度拾っ
てしまうので、埋め込まれた時と埋め込まれていない時
の抵抗の差は小さいが、この方法でも埋め込まれたかど
うかを判定することは可能である。
合金膜６に直接プローブを当てているため、針跡がつく
だけでなく、針先の不純物で汚染されたり、パーティク
ルが発生したりしてしまうことがある。そこで、第１の
実施例の変更例として、基板に近づけたプローブの磁場
を変化させた時の渦電流により層抵抗を測定する渦電流
法という非接触の測定方法を用いてもよい。この方法で
は、下層のアルミニウム合金膜３の情報もある程度拾っ
てしまうので、埋め込まれた時と埋め込まれていない時
の抵抗の差は小さいが、この方法でも埋め込まれたかど
うかを判定することは可能である。
【００１９】［第２の実施例］図４は、本発明の第２の
実施例を説明するための、主要工程を順に示した工程断
面図である。まず、シリコン基板１１の表面領域内に不
純物拡散層１２を形成するなどして素子を作り込んだ
後、シリコン基板１１上にシリコン酸化膜１３を１〜
１．５μｍの厚さに形成し、このシリコン酸化膜１３の
所望の位置にシリコン基板１１に達する開口を通常のリ
ソグラフィ技術およびドライエッチング技術を用いて形
成する。その際製品チップ領域とは別に検査パターン領
域として１００μｍ〜１０００μｍ四方の領域に開口の
密集パターンを形成する。製品チップパターンにおける
開口の最小サイズを０．４μｍ、最小間隔も０．４μｍ
とすると、検査パターン領域の開口の直径は０．３６〜
０．３８μｍ、開口の間隔は０．３６〜０．４μｍとす
る〔図４（ａ）〕。
実施例を説明するための、主要工程を順に示した工程断
面図である。まず、シリコン基板１１の表面領域内に不
純物拡散層１２を形成するなどして素子を作り込んだ
後、シリコン基板１１上にシリコン酸化膜１３を１〜
１．５μｍの厚さに形成し、このシリコン酸化膜１３の
所望の位置にシリコン基板１１に達する開口を通常のリ
ソグラフィ技術およびドライエッチング技術を用いて形
成する。その際製品チップ領域とは別に検査パターン領
域として１００μｍ〜１０００μｍ四方の領域に開口の
密集パターンを形成する。製品チップパターンにおける
開口の最小サイズを０．４μｍ、最小間隔も０．４μｍ
とすると、検査パターン領域の開口の直径は０．３６〜
０．３８μｍ、開口の間隔は０．３６〜０．４μｍとす
る〔図４（ａ）〕。
【００２０】次に、スパッタ法により、Ｔｉ、ＴｉＮを
それぞれ５０〜１００ｎｍ、１００〜１５０ｎｍの厚さ
に順次堆積してＴｉ／ＴｉＮ膜１４を形成した後、窒素
雰囲気中で５００〜７００℃の温度で熱処理し、ＴｉＮ
膜のバリア性を高める。次いで、アルミニウム合金膜１
５を１５０℃以下の低温で１００〜３００ｎｍの厚さに
形成した後、シリコン基板１１を３５０〜４００℃に昇
温しその状態で、残りのアルミニウム合金膜１５を４０
０〜７００ｎｍの厚さに１分間に１００〜３００ｎｍの
速度で形成して、開口をアルミニウム合金膜１５で埋め
込む〔図４（ｂ）〕。その後、検査パターン領域にのみ
にコリメータでしぼったＸ線を照射し、アルミニウム合
金膜から放出されるアルミニウムの蛍光Ｘ線であるＡｌ
−Ｋα線の強度をＸ線検出器１６にて測定する。
それぞれ５０〜１００ｎｍ、１００〜１５０ｎｍの厚さ
に順次堆積してＴｉ／ＴｉＮ膜１４を形成した後、窒素
雰囲気中で５００〜７００℃の温度で熱処理し、ＴｉＮ
膜のバリア性を高める。次いで、アルミニウム合金膜１
５を１５０℃以下の低温で１００〜３００ｎｍの厚さに
形成した後、シリコン基板１１を３５０〜４００℃に昇
温しその状態で、残りのアルミニウム合金膜１５を４０
０〜７００ｎｍの厚さに１分間に１００〜３００ｎｍの
速度で形成して、開口をアルミニウム合金膜１５で埋め
込む〔図４（ｂ）〕。その後、検査パターン領域にのみ
にコリメータでしぼったＸ線を照射し、アルミニウム合
金膜から放出されるアルミニウムの蛍光Ｘ線であるＡｌ
−Ｋα線の強度をＸ線検出器１６にて測定する。
【００２１】開口がアルミニウム合金膜１５で埋め込ま
れていれば、埋め込まれていない場合に比較してアルミ
ニウムの蛍光Ｘ線強度は若干小さくなる。というのは開
口内に埋め込まれたアルミニウム合金膜５から放出され
る蛍光線は開口上のアルミニウム合金膜５で吸収される
が、埋め込まれていない場合はそれに比較して吸収され
る量が少ないからである。しかし、この強度の違いは非
常にわずかである。そこで、あらかじめ開口の無い領域
と完全に開口が埋め込まれた時のＡｌ−Ｋα線の強度比
と開口が埋め込まれなかった時のＡｌ−Ｋα線の強度比
を求めておきそれらの強度比と、実際の製品における開
口の無い領域と開口が密集した検査パターン領域のＡｌ
−Ｋα線の強度比を比較することにより、製品内の開口
が埋め込まれたかどうかを判定する。
れていれば、埋め込まれていない場合に比較してアルミ
ニウムの蛍光Ｘ線強度は若干小さくなる。というのは開
口内に埋め込まれたアルミニウム合金膜５から放出され
る蛍光線は開口上のアルミニウム合金膜５で吸収される
が、埋め込まれていない場合はそれに比較して吸収され
る量が少ないからである。しかし、この強度の違いは非
常にわずかである。そこで、あらかじめ開口の無い領域
と完全に開口が埋め込まれた時のＡｌ−Ｋα線の強度比
と開口が埋め込まれなかった時のＡｌ−Ｋα線の強度比
を求めておきそれらの強度比と、実際の製品における開
口の無い領域と開口が密集した検査パターン領域のＡｌ
−Ｋα線の強度比を比較することにより、製品内の開口
が埋め込まれたかどうかを判定する。
【００２２】［第３の実施例］次に、本発明の第３の実
施例について説明する。第２の実施例と同様、製品チッ
プパターン領域とは別に１ｍｍ四方程度の大きさに開口
が密集した検査パターン領域を形成し、この検査パター
ン領域をラザフォード後方散乱分光（ＲＢＳ）により分
析し、Ａｌの深さ方向の分布を求める。すなわち、図５
に示すように、検査パターン領域上にヘリウムイオン
（ 4Ｈｅ+ ）を照射しその後方散乱をイオン検出器１７
により検出し、深さに対応するチャンネル数とカウント
数との関係を求める。例えば、２ＭｅＶに加速されたヘ
リウムイオンにより求めたスペクトルは、開口内にＡｌ
合金が埋め込まれている場合にはおよそ図６（ａ）に示
すようになり、開口内にＡｌ合金が埋め込まれていない
場合には図６（ｂ）に示すようになる。ここで、図から
はＡｌ合金下のＴｉ、ＴｉＮ、ＳｉＯ2 等からのカウン
トは除外してある。
施例について説明する。第２の実施例と同様、製品チッ
プパターン領域とは別に１ｍｍ四方程度の大きさに開口
が密集した検査パターン領域を形成し、この検査パター
ン領域をラザフォード後方散乱分光（ＲＢＳ）により分
析し、Ａｌの深さ方向の分布を求める。すなわち、図５
に示すように、検査パターン領域上にヘリウムイオン
（ 4Ｈｅ+ ）を照射しその後方散乱をイオン検出器１７
により検出し、深さに対応するチャンネル数とカウント
数との関係を求める。例えば、２ＭｅＶに加速されたヘ
リウムイオンにより求めたスペクトルは、開口内にＡｌ
合金が埋め込まれている場合にはおよそ図６（ａ）に示
すようになり、開口内にＡｌ合金が埋め込まれていない
場合には図６（ｂ）に示すようになる。ここで、図から
はＡｌ合金下のＴｉ、ＴｉＮ、ＳｉＯ2 等からのカウン
トは除外してある。
【００２３】以上説明した実施において配線金属として
アルミニウム合金を用いた場合について説明してきた
が、これに限定する必要はなく、リフローが可能な金属
であればよく、アルミニウム合金の他に例えば銅でもよ
い。また、検査パターン領域上での測定は１回でもよい
が、領域を変えて複数回測定するようにしてもよい。さ
らに、検査パターン領域はウェハ上に複数設けるように
してもよい。これらの手段を採用することにより、より
精度の高い検査を行うことができる。
アルミニウム合金を用いた場合について説明してきた
が、これに限定する必要はなく、リフローが可能な金属
であればよく、アルミニウム合金の他に例えば銅でもよ
い。また、検査パターン領域上での測定は１回でもよい
が、領域を変えて複数回測定するようにしてもよい。さ
らに、検査パターン領域はウェハ上に複数設けるように
してもよい。これらの手段を採用することにより、より
精度の高い検査を行うことができる。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、製品チップ領域とは別に金属膜が
開口を確実に埋め込めたかどうかを非破壊にて検査でき
る検査パターン領域を設け、金属膜の成膜後あるいはそ
のリフロー後直ちに検査パターンにより埋め込み状態を
検査するものであるので、金属膜の埋め込み工程の終了
直後に開口内をボイドなく埋め込めたかどうかを検出す
ることが可能になり、これにより金属膜形成装置等が安
定に稼働しているかどうかを早期に確認することが可能
になり、ボイドの発生した不良品の発生を最小限に抑え
ることができる。
体装置の製造方法は、製品チップ領域とは別に金属膜が
開口を確実に埋め込めたかどうかを非破壊にて検査でき
る検査パターン領域を設け、金属膜の成膜後あるいはそ
のリフロー後直ちに検査パターンにより埋め込み状態を
検査するものであるので、金属膜の埋め込み工程の終了
直後に開口内をボイドなく埋め込めたかどうかを検出す
ることが可能になり、これにより金属膜形成装置等が安
定に稼働しているかどうかを早期に確認することが可能
になり、ボイドの発生した不良品の発生を最小限に抑え
ることができる。
【図１】 本発明の第１の実施例を説明するための工程
順の断面図。
順の断面図。
【図２】 本発明の第１の実施例における検査パターン
領域の平面図。
領域の平面図。
【図３】 本発明の第１の実施例を説明するためのフロ
ーチャート。
ーチャート。
【図４】 本発明の第２の実施例を説明するための工程
順の断面図。
順の断面図。
【図５】 本発明の第３の実施例を説明するための断面
図。
図。
【図６】 本発明の第３の実施例の説明するためのスペ
クトラム。
クトラム。
【図７】 従来例を説明するための断面図。
１、１１、２１ シリコン基板 ２、４、１３、２２ シリコン酸化膜 ３、６、１５、２４ アルミニウム合金膜 ５ Ｔｉ膜 ７ 四探針層抵抗測定器 ８、８ａ、２３、２３ａ、２３ｂ 開口 １２ 不純物拡散層 １４ Ｔｉ／ＴｉＮ膜 １６ Ｘ線検出器 １７ イオン検出器
Claims (6)
- 【請求項１】 半導体基板の表面領域内あるいは半導
体基板上に下層導電体層を形成する工程と、前記下層
導電体層上を覆う層間絶縁膜を形成する工程と、前記
層間絶縁膜を選択的にエッチング除去して前記導電体層
の表面を露出させる開口を形成する工程と、前記開口
内を埋め込み前記層間絶縁膜上に延在する金属膜を、低
温にて成膜した後に高温熱処理することにより開口内を
埋め込んで形成するか、高温にて成膜して形成するか、
あるいはそれらの組み合わせにより形成する工程と、
前記の工程の直後に該工程で形成された金属膜の前記
開口内の埋め込み状態を検査する工程と、を有する半導
体装置の製造方法において、ウェハ上に製品チップ領域
とは別に検査パターン領域を設け、該検査パターン領域
においては、非破壊にて金属膜の埋め込み状態を検査で
きるパターンを形成しておき、前記の工程では前記製
品チップ領域での検査に代え前記検査パターン領域を非
破壊で検査することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記検査パターン領域におけるパターン
が、製品チップ領域での前記開口の最小寸法よりも５〜
１０％小さい開口が、製品チップ領域での開口間の最小
間隔以下の間隔で密集して形成されたパターンであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記検査パターン領域における検査パタ
ーン上の層抵抗を測定することにより製品チップ領域で
の開口内の埋め込み状態を検査することを特徴とする請
求項１または２記載の半導体装置の製造方法。 - 【請求項４】 層抵抗を四探針法または渦電流法で測定
することを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記検査パターン領域における金属膜の
蛍光Ｘ線強度を測定することにより製品チップ領域での
開口内の埋め込み状態を検査することを特徴とする請求
項１または２記載の半導体装置の製造方法。 - 【請求項６】 前記検査パターン領域の金属膜の膜厚分
布をラザフォード後方散乱分光（ＲＢＳ）により測定す
ることにより製品チップ領域での開口内の埋め込み状態
を検査することを特徴とする請求項１または２記載の半
導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310355A JP2956830B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
| KR1019970063133A KR100298566B1 (ko) | 1996-11-21 | 1997-11-21 | 반도체장치및그테스트방법 |
| US08/976,082 US5900645A (en) | 1996-11-21 | 1997-11-21 | Semiconductor device and method of testing the same |
| CN97121941A CN1183640A (zh) | 1996-11-21 | 1997-11-21 | 半导体器件及其测试方法 |
| US09/235,756 US6159756A (en) | 1996-11-21 | 1999-01-25 | Method of testing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310355A JP2956830B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154737A JPH10154737A (ja) | 1998-06-09 |
| JP2956830B2 true JP2956830B2 (ja) | 1999-10-04 |
Family
ID=18004241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310355A Expired - Fee Related JP2956830B2 (ja) | 1996-11-21 | 1996-11-21 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5900645A (ja) |
| JP (1) | JP2956830B2 (ja) |
| KR (1) | KR100298566B1 (ja) |
| CN (1) | CN1183640A (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2962281B2 (ja) * | 1997-06-06 | 1999-10-12 | 日本電気株式会社 | 半導体装置の検査パターンおよび半導体装置の検査方法 |
| US6127193A (en) | 1998-05-18 | 2000-10-03 | Advanced Micro Devices, Inc. | Test structure used to measure metal bottom coverage in trenches and vias/contacts and method for creating the test structure |
| US6897440B1 (en) * | 1998-11-30 | 2005-05-24 | Fab Solutions, Inc. | Contact hole standard test device |
| US6175125B1 (en) * | 1999-05-10 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Semiconductor structure for testing vias interconnecting layers of the structure |
| JP3749107B2 (ja) * | 1999-11-05 | 2006-02-22 | ファブソリューション株式会社 | 半導体デバイス検査装置 |
| US6351516B1 (en) * | 1999-12-14 | 2002-02-26 | Jordan Valley Applied Radiation Ltd. | Detection of voids in semiconductor wafer processing |
| US6421284B1 (en) | 2000-05-26 | 2002-07-16 | Hitachi, Limited | Semiconductor device |
| JP3874996B2 (ja) * | 2000-05-30 | 2007-01-31 | ファブソリューション株式会社 | デバイス検査方法および装置 |
| US6496559B1 (en) * | 2000-06-28 | 2002-12-17 | Advanced Micro Devices, Inc. | Sample preparation for inspection of ball contacts and internal vias |
| JP3847568B2 (ja) * | 2001-03-01 | 2006-11-22 | ファブソリューション株式会社 | 半導体装置製造方法 |
| JP4738610B2 (ja) * | 2001-03-02 | 2011-08-03 | 株式会社トプコン | 基板表面の汚染評価方法及び汚染評価装置と半導体装置の製造方法 |
| JP3913555B2 (ja) * | 2002-01-17 | 2007-05-09 | ファブソリューション株式会社 | 膜厚測定方法および膜厚測定装置 |
| US6723646B2 (en) * | 2002-01-25 | 2004-04-20 | Macronix International Co., Ltd. | Method for controlling and monitoring a chemical mechanical polishing process |
| US7205166B2 (en) * | 2002-06-28 | 2007-04-17 | Lam Research Corporation | Method and apparatus of arrayed, clustered or coupled eddy current sensor configuration for measuring conductive film properties |
| US6777676B1 (en) | 2002-07-05 | 2004-08-17 | Kla-Tencor Technologies Corporation | Non-destructive root cause analysis on blocked contact or via |
| US6995392B2 (en) * | 2002-08-07 | 2006-02-07 | International Business Machines Corporation | Test structure for locating electromigration voids in dual damascene interconnects |
| US6924484B1 (en) | 2002-11-19 | 2005-08-02 | Kla-Tencor Corporation | Void characterization in metal interconnect structures using X-ray emission analyses |
| JP3961427B2 (ja) | 2003-01-14 | 2007-08-22 | 株式会社東芝 | 配線パターンの埋め込み検査方法、半導体装置の製造方法および検査装置 |
| KR100570070B1 (ko) * | 2003-11-18 | 2006-04-10 | 매그나칩 반도체 유한회사 | 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법 |
| JP4945893B2 (ja) * | 2004-11-11 | 2012-06-06 | 大日本印刷株式会社 | パターン形成用基板 |
| US7110491B2 (en) * | 2004-12-22 | 2006-09-19 | Jordan Valley Applied Radiation Ltd. | Measurement of critical dimensions using X-ray diffraction in reflection mode |
| US7804934B2 (en) | 2004-12-22 | 2010-09-28 | Jordan Valley Semiconductors Ltd. | Accurate measurement of layer dimensions using XRF |
| JP4137065B2 (ja) * | 2005-02-09 | 2008-08-20 | 富士通株式会社 | 半導体装置、デバイス形成基板、配線接続試験方法、および半導体装置の製造方法 |
| DE102005041283B4 (de) * | 2005-08-31 | 2017-12-14 | Globalfoundries Inc. | Verfahren und Halbleiterstruktur zur Überwachung der Herstellung von Verbindungsstrukturen und Kontakten in einem Halbleiterbauelement |
| KR101374308B1 (ko) * | 2005-12-23 | 2014-03-14 | 조르단 밸리 세미컨덕터즈 리미티드 | Ｘｒｆ를 사용한 층 치수의 정밀 측정법 |
| US7481579B2 (en) * | 2006-03-27 | 2009-01-27 | Jordan Valley Applied Radiation Ltd. | Overlay metrology using X-rays |
| US20070274447A1 (en) * | 2006-05-15 | 2007-11-29 | Isaac Mazor | Automated selection of X-ray reflectometry measurement locations |
| IL180482A0 (en) * | 2007-01-01 | 2007-06-03 | Jordan Valley Semiconductors | Inspection of small features using x - ray fluorescence |
| US20080237811A1 (en) * | 2007-03-30 | 2008-10-02 | Rohit Pal | Method for preserving processing history on a wafer |
| US7680243B2 (en) * | 2007-09-06 | 2010-03-16 | Jordan Valley Semiconductors Ltd. | X-ray measurement of properties of nano-particles |
| JP5313474B2 (ja) * | 2007-09-28 | 2013-10-09 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| US8243878B2 (en) | 2010-01-07 | 2012-08-14 | Jordan Valley Semiconductors Ltd. | High-resolution X-ray diffraction measurement with enhanced sensitivity |
| US8687766B2 (en) | 2010-07-13 | 2014-04-01 | Jordan Valley Semiconductors Ltd. | Enhancing accuracy of fast high-resolution X-ray diffractometry |
| US8437450B2 (en) | 2010-12-02 | 2013-05-07 | Jordan Valley Semiconductors Ltd. | Fast measurement of X-ray diffraction from tilted layers |
| CN102901471B (zh) * | 2011-07-26 | 2015-06-03 | 中国科学院物理研究所 | 纳米图形化和超宽频电磁特性测量系统 |
| US8781070B2 (en) | 2011-08-11 | 2014-07-15 | Jordan Valley Semiconductors Ltd. | Detection of wafer-edge defects |
| US9390984B2 (en) | 2011-10-11 | 2016-07-12 | Bruker Jv Israel Ltd. | X-ray inspection of bumps on a semiconductor substrate |
| CN103048555B (zh) * | 2011-10-13 | 2015-07-01 | 无锡华润上华科技有限公司 | 薄层电阻等值线图的测试装置 |
| US9389192B2 (en) | 2013-03-24 | 2016-07-12 | Bruker Jv Israel Ltd. | Estimation of XRF intensity from an array of micro-bumps |
| US9632043B2 (en) | 2014-05-13 | 2017-04-25 | Bruker Jv Israel Ltd. | Method for accurately determining the thickness and/or elemental composition of small features on thin-substrates using micro-XRF |
| US9726624B2 (en) | 2014-06-18 | 2017-08-08 | Bruker Jv Israel Ltd. | Using multiple sources/detectors for high-throughput X-ray topography measurement |
| US9606073B2 (en) | 2014-06-22 | 2017-03-28 | Bruker Jv Israel Ltd. | X-ray scatterometry apparatus |
| US9829448B2 (en) | 2014-10-30 | 2017-11-28 | Bruker Jv Israel Ltd. | Measurement of small features using XRF |
| JP6999268B2 (ja) | 2016-01-11 | 2022-01-18 | ブルカー テクノロジーズ リミテッド | Ｘ線スキャタロメトリーのための方法および装置 |
| CN106596581B (zh) * | 2016-11-18 | 2019-04-30 | 哈尔滨工业大学 | 测量表面形貌检测多层薄膜层间内部缺陷的方法 |
| US10816487B2 (en) | 2018-04-12 | 2020-10-27 | Bruker Technologies Ltd. | Image contrast in X-ray topography imaging for defect inspection |
| JP2019191169A (ja) | 2018-04-23 | 2019-10-31 | ブルカー ジェイヴィ イスラエル リミテッドＢｒｕｋｅｒ Ｊｖ Ｉｓｒａｅｌ Ｌｔｄ． | 小角ｘ線散乱測定用のｘ線源光学系 |
| CN112654861B (zh) | 2018-07-05 | 2024-06-11 | 布鲁克科技公司 | 小角度x射线散射测量 |
| CN110137154B (zh) * | 2019-04-04 | 2021-01-08 | 惠科股份有限公司 | 一种测试结构、基板及其制造方法 |
| CN112071766B (zh) * | 2020-08-25 | 2022-08-09 | 上海华力集成电路制造有限公司 | 接触孔填充缺陷监控方法及其监控系统 |
| CN113644053B (zh) * | 2021-08-06 | 2024-07-02 | 无锡舜铭存储科技有限公司 | 一种导电薄膜连续性的测试结构及方法 |
| US11781999B2 (en) | 2021-09-05 | 2023-10-10 | Bruker Technologies Ltd. | Spot-size control in reflection-based and scatterometry-based X-ray metrology systems |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4028776C2 (de) * | 1990-07-03 | 1994-03-10 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement |
| JP3332456B2 (ja) * | 1992-03-24 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| US5607718A (en) * | 1993-03-26 | 1997-03-04 | Kabushiki Kaisha Toshiba | Polishing method and polishing apparatus |
| JPH0810693A (ja) * | 1994-06-30 | 1996-01-16 | Dainippon Screen Mfg Co Ltd | レジスト膜の乾燥方法及び装置 |
| US5614114A (en) * | 1994-07-18 | 1997-03-25 | Electro Scientific Industries, Inc. | Laser system and method for plating vias |
| US5514974A (en) * | 1994-10-12 | 1996-05-07 | International Business Machines Corporation | Test device and method for signalling metal failure of semiconductor wafer |
| US5609775A (en) * | 1995-03-17 | 1997-03-11 | Chartered Semiconductor Manufacturing Pte Ltd. | Dry etch process for titanium-tungsten films |
| US5637186A (en) * | 1995-11-22 | 1997-06-10 | United Microelectronics Corporation | Method and monitor testsite pattern for measuring critical dimension openings |
-
1996
- 1996-11-21 JP JP8310355A patent/JP2956830B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-21 US US08/976,082 patent/US5900645A/en not_active Expired - Fee Related
- 1997-11-21 KR KR1019970063133A patent/KR100298566B1/ko not_active IP Right Cessation
- 1997-11-21 CN CN97121941A patent/CN1183640A/zh active Pending
-
1999
- 1999-01-25 US US09/235,756 patent/US6159756A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5900645A (en) | 1999-05-04 |
| US6159756A (en) | 2000-12-12 |
| JPH10154737A (ja) | 1998-06-09 |
| KR100298566B1 (ko) | 2001-10-27 |
| KR19980042778A (ko) | 1998-08-17 |
| CN1183640A (zh) | 1998-06-03 |
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