JP2004179288A - 電子部品実装構造及びその製造方法 - Google Patents

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Abstract

【課題】配線基板上に電子部品が絶縁膜内に埋設され、かつフェイスアップで実装された電子部品実装構造において、何ら不具合が発生することなく、電子部品の接続パッド上にビアホールが形成される電子部品実装構造を提供する。
【解決手段】電子部品２０が実装される被実装体２６ａと、被実装体２６ａの上に、最上にエッチングストップ層１６（銅膜、金膜、銀膜又は導電性ペースト膜）を備えた接続パッド１８を有する電子部品２０の接続パッド１８が上向きになって実装された電子部品２０と、電子部品２０を被覆する層間絶縁膜２８ａと、電子部品２０の接続パッド１８上における層間絶縁膜２８ａに形成されたビアホール２８ｙと、ビアホール２８ｙを介して、接続パッド１８に接続された配線パターン２６ｂとを含む。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、電子部品が絶縁膜に埋設された状態で配線基板上に実装された電子部品実装構造及びその製造方法に関する。
【０００２】
【従来の技術】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
さらなる高密度化の要求から、配線基板上に半導体チップが絶縁膜に埋設された状態で実装された半導体装置がある。その一例として、特許文献１には、配線基板上に薄型化された半導体チップが絶縁膜に埋設された状態でフェイスアップで実装され、半導体チップの電極パッドがその上の絶縁膜に形成されたビアホールなどを介して、配線基板の両面に設けられた外部接続端子に接続された半導体装置が記載されている。
【０００４】
【特許文献１】
特開２００１−２１７３３７号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記したような半導体装置を製造するには、半導体チップの接続パッド上の絶縁膜をレーザなどによりエッチングしてビアホールを形成する必要がある。このとき、半導体チップの接続パッドがアルミニウム（Ａｌ）膜からなる場合、Ａｌ膜はレーザによりエッチングされやすい特性を有するため、レーザにより絶縁膜を穴明けする際に、露出したＡｌ膜がレーザによりエッチングされて周囲に飛散し、引いては接続パッドの一部が消失してしまうという不具合が発生しやすい。このため、レーザにより接続パッドの近傍下の回路素子にダメージを与えてしまうという問題がある。
【０００６】
なお、上記した特許文献１では上記したような半導体チップの接続パッド（Ａｌ膜）上の絶縁膜をレーザによりエッチングする際の問題に関しては何ら考慮されていない。
【０００７】
本発明は以上の課題を鑑みて創作されたものであり、配線基板上に電子部品が絶縁膜内に埋設され、かつフェイスアップで実装された電子部品実装構造において、何ら不具合が発生することなく、電子部品の接続パッド上にビアホールが形成される電子部品実装構造及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明は電子部品実装構造に係り、電子部品が実装される被実装体と、前記被実装体の上に、最上にエッチングストップ層を備えた積層膜から構成される接続パッドを有する前記電子部品の該接続パッドが上向きになって実装された前記電子部品と、前記電子部品を被覆する絶縁膜と、少なくとも前記電子部品の接続パッド上における前記絶縁膜の所定部に形成されたビアホールと、前記ビアホールを介して前記接続パッドに接続された配線パターンとを有することを特徴とする。
【０００９】
本発明の電子部品実装構造では、電子部品が、その接続パッドが上向きになって（フェイスアップ）、かつ絶縁膜内に埋設された状態で被実装体上に実装されている。そして、電子部品の接続パッドは、その最上にエッチングストップ層を備えた積層膜により構成されている。
【００１０】
接続パッドの一つの好適な例としては、それぞれ下から順に、アルミニウム膜／ニッケル膜／銅膜、アルミニウム膜／ニッケル膜／金膜、アルミニウム膜／ニッケル膜／銅膜／金膜、アルミニウム膜／ニッケル膜／銀膜、アルミニウム膜／クロム膜／銅膜、及びアルミニウム膜／導電性ペースト膜、アルミニウム膜／チタン膜／導電性ペースト膜、アルミニウム膜／クロム膜／導電性ペースト膜、及びアルミニウム膜／チタン膜／銅膜の群から選択されるいずれかの積層膜により構成される。
【００１１】
また、電子部品の接続パッド上の絶縁膜にはスルーホールが形成されていて、この絶縁膜上にはビアホールを介して接続パッドに接続された配線パターンが形成されている。
【００１２】
本発明の電子部品実装構造では、電子部品の接続パッド上の絶縁膜にレーザによりビアホールが形成される際に、接続パッドの最上膜がレーザプロセスでのエッチングストップ層として機能するようにしている。すなわち、エッチングストップ層としての銅膜、金膜、銀膜又は導電性ペースト膜などは、接続パッドの一般的な材料であるＡｌ膜よりレーザでのエッチングレートが極めて低い特性を有するからである。
【００１３】
従って、最上層がＡｌ膜からなる接続パッドを使用する場合と違って、ビアホール下の接続パッドが消失したり、接続パッドの近傍下の回路素子にダメージを与えたりする恐れがなくなる。
【００１４】
このように、電子部品の接続パッド上の絶縁膜に形成されるビアホールは、一般的なレーザプロセスにより、何ら不具合が発生することなく容易に形成される。従って、電子部品が被実装体上にフェイスアップで絶縁膜内に埋設された状態で実装され、かつ電子部品の接続パッドがビアホールを介して配線パターンに接続された電子部品実装構造がコスト上昇を招くことなく、かつ歩留りが高い状態で容易に製造される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１６】
（第１の実施の形態）
最初に、半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点について説明する。図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
【００１７】
図１（ａ）に示すように、まず、所定の配線パターン（不図示）を備えたベース基板１００上に第１層間絶縁膜１０２が形成され、第１層間絶縁膜１０２に形成されたビアホール（不図示）を介して、ベース基板１００の配線パターンに接続されたＣｕ配線１０４が形成される。このＣｕ配線１０４上には接着層１０６を介してＡｌパッド１０８ａを備えた半導体チップ１０８がその接続端子１０８ａが上側になった状態（フェイスアップ）で固着される。
【００１８】
続いて、図１（ｂ）に示すように、半導体チップ１０８及びＣｕ配線１０４上に第２層間絶縁膜１１０が形成される。その後に、半導体チップ１０８のＡｌパッド１０８ａ上の第２層間絶縁膜１１０の所定部がレーザによりエッチングされてビアホール１１０ａが形成される。
【００１９】
このとき、第２層間絶縁膜１１０のエッチングを終えてオーバーエッチングを行なう際、半導体チップ１０８のＡｌパッド１０８ａはレーザによりエッチングされやすい特性を有するため、Ａｌパッド１０８のＡｌがビアホール１１０の周囲に飛び散り、引いてはビアホール１１０ａの底部のＡｌが消失してしまうことがある。
【００２０】
さらには、Ａｌパッド１０８がレーザによりやられてしまうことに伴って、Ａｌパッド１０８の近傍の下側に形成された回路素子にダメージを与えてしまう。これは、半導体装置のチップ歩留りを低下させる要因になる。
【００２１】
本発明の実施形態の電子部品実装構造は上記した課題を解決することができる。
【００２２】
（第１の実施の形態）
次に、本発明の第１実施形態の電子部品実装構造の製造方法を説明する。図２〜図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図、図６〜図８は同じく電子部品実装構造に係る接続パッドの変形例を示す部分断面図である。
【００２３】
図２（ａ）に示すように、まず、所定のトランジスタや多層配線（不図示）などが形成され、厚みが４００μｍ程度のシリコンウェハ１０（半導体ウェハ）を用意する。このシリコンウェハ１０の上面にはアルミニウム（Ａｌ）又はＡｌ合金からなるＡｌパッド１２が露出していて、Ａｌパッド１２以外の部分はシリコン窒化膜やポリイミド樹脂などからなるパシベーション膜１１で被覆されている。
【００２４】
その後、図２（ｂ）に示すように、シリコンウェハ１０のＡｌパッド１２上に無電解めっきによりニッケル（Ｎｉ）膜１４を形成する。その形成方法の一例について詳しく説明すると、まず、シリコンウェハ１０を、酸性浸漬脱脂材を含む前処理液（１）で処理して脱脂した後、過硫酸アンモニウム液又は過酸化水素水と硫酸との混合液などの前処理液（２）でソフトエッチングする。
【００２５】
続いて、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（３）で処理して酸洗浄した後、さらにパラジウム系の触媒付与材を含む前処理液（４）でアクチベータ処理する。
【００２６】
このようにして、シリコンウェハ１０のＡｌパッド１２にＮｉ膜１４を無電解めっきするための前処理が施される。なお、Ａｌパッド１２は上記した前処理液（１）〜（４）に耐性をもっており、Ａｌパッド１２が前処理液でエッチングされて不具合が発生するようなことはない。
【００２７】
続いて、例えば、スルファミン酸ニッケル（４００ｇ／リットル）、ニッケル（１００ｇ／リットル）、臭化ニッケル（１５ｇ／リットル）、ホウ酸（４０ｇ／リットル）の組成のめっき液（温度：６０℃程度）に、シリコンウェハ１０を浸漬させることにより、シリコンウェハ１０のＡｌパッド１２上に膜厚が１〜３μｍ程度のＮｉ膜１４を選択的に成膜する。
【００２８】
次いで、同じく図２（ｂ）に示すように、シリコンウェハ１０のＮｉ膜１４上に無電解めっきにより銅（Ｃｕ）膜１６を形成する。その形成方法の一例について詳しく説明すると、まず、シリコンウェハ１０を、界面活性材を含む前処理液（１）でコンディショニング処理した後、過硫酸アンモニウム又は過酸化水素水と硫酸との混合液などの前処理液（２）でソフトエッチングする。
【００２９】
続いて、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（３）で酸洗浄した後、パラジウムコロイド液を含む前処理液（４）でアクチベータ処理する。その後に、シリコンウェハ１０を塩酸又は希硫酸などの前処理液（５）でアクセラレータ処理する。
【００３０】
このようにして、シリコンウェハ１０のＮｉ膜１４にＣｕ膜を無電解めっきするための前処理が施される。なお、Ｎｉ膜１４は上記した前処理液（１）〜（５）に耐性をもっており、Ｎｉ膜１４が前処理液でエッチングされて不具合が発生するようなことはない。
【００３１】
次いで、同じく図２（ｂ）に示すように、例えば、硫酸銅、水酸化ナトリウム、ホルムアルデヒド、ロッシェル塩及び界面活性剤を含むめっき液（温度：４５℃程度）にシリコンウェハ１０を浸漬することにより、Ｎｉ膜１４上に膜厚が１〜５μｍ程度のＣｕ膜１６を選択的に成膜する。
【００３２】
これにより、Ａｌパッド１２上にＮｉ膜１４及びＣｕ膜１６が選択的に形成されて接続パッド１８が得られる。接続パッド１８の最上層のＣｕ膜１６は、Ａｌパッド１２上に形成される層間絶縁膜にレーザによりビアホールを形成する際のエッチングストップ層として機能する。Ｃｕ膜はＡｌ膜に比べてレーザによるエッチングレートが著しく低い特性を有するからである。
【００３３】
なお、Ａｌパッド１２上にＮｉ膜１４を介さないでＣｕ膜１６を直接成膜する方法もあるが、Ａｌパッド１２が露出した状態でＣｕ膜１６の無電解めっきにおける上記した一連の前処理を行なうとＡｌパッド１２が腐食する恐れがあるため好ましくない。
【００３４】
上記した形態では、接続パッド１８として、最上層にレーザでのエッチングレートが低いＣｕ膜１６が形成されたものを例示したが、レーザでのエッチングレートが低い金属としてＣｕ膜の他に金（Ａｕ）膜又は銀（Ａｇ）膜などが挙げられる。
【００３５】
従って、接続パッド１８の構造を以下のような構造としてもよい。すなわち、接続パッド１８の変形例１としては、図６に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、及び膜厚が０．０５〜０．１５μｍの金（Ａｕ）膜１７から構成されるようにしてもよい。この場合、例えば、金（１０ｇ／リットル）、クエン酸や酢酸などの有機酸（１００ｇ／リットル）、ＫＯＨやＮａＯＨなどの水酸化物（５０ｇ／リットル）、コバルト又はニッケル（１００ｍｇ／リットル）を含むめっき液（温度：５０℃程度）にＮｉ膜１４が形成されたシリコンウェハ２０を浸漬することにより、Ｎｉ膜１４上にＡｕ膜１７を選択的に成膜する。
【００３６】
また、接続パッドの変形例２としては、図７に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、膜厚が１〜５μｍ程度のＣｕ膜及び膜厚が０．０５μｍ程度のＡｕ膜１７から構成されるものを使用してもよい。
【００３７】
さらに、変形例３としては、図８に示すように、下から順に、Ａｌパッド１２、膜厚が１〜３μｍ程度のＮｉ膜１４、膜厚が１〜５μｍ程度の銀（Ａｇ）膜１９から構成されるものを使用してもよい。Ａｇ膜１９は一般的な無電解めっきによりＮｉ膜１４上に選択的に成膜される。
【００３８】
このようにして、本実施形態に係る接続パッド１８では、その最上にレーザでのエッチングレートがＡｌ膜より低い金属膜（Ｃｕ膜１６、Ａｕ膜１７又はＡｇ膜１９など）が被覆された状態で形成される。しかも、本実施形態では、Ａｌパッド１２上に形成される金属膜はマスク工程を使用することなく無電解めっきにより選択的に形成される。なお、上記した積層構造の接続パッド１８の例以外の変形例も適用できることはもちろんである。
【００３９】
次いで、図２（ｃ）に示すように、シリコンウェハ１０の素子不形成面（以下、背面という）をグラインダーにより研削することにより、４００μｍ程度の厚みのシリコンウェハ１０を１０〜１５０μｍ程度の厚みに薄型化する。
【００４０】
続いて、図２（ｄ）に示すように、シリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０（電子部品）を得る。なお、電子部品として半導体チップ２０を例示したが、シリコンチップの一方の面にコンデンサ素子や抵抗を備えたものなどの各種電子部品を用いてもよい。
【００４１】
次に、上記した半導体チップ１１が実装される配線基板の一例について説明する。図３（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板２４を用意する。このベース基板２４は樹脂などの絶縁性材料から構成されている。またベース基板２４にはスルーホール２４ａが設けられていて、このスルーホール２４ａにはその内面にベース基板２４上の第１配線パターン２６に繋がるスルーホールめっき層２４ｂが形成され、その孔は樹脂体２４ｃで埋め込まれている。
【００４２】
その後、第１配線パターン２６を被覆する第１層間絶縁膜２８を形成する。第１層間絶縁膜２８としては、エポキシ系、ポリイミド系又はポリフェニレンエーテル系などの樹脂フィルムを使用することができる。例えば、第１配線パターン２６上にこれらの樹脂フィルムをラミネートした後、８０〜１００℃で熱処理して硬化させることにより、膜厚が３０〜５０μｍ程度の樹脂層を形成する。
【００４３】
なお、第１層間絶縁膜２８としての樹脂膜は、上記した樹脂フィルムをラミネートする方法の他に、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。また、第１層間絶縁膜２８として樹脂膜の他に、ＣＶＤ法により形成されたシリコン酸化膜などを使用してもよい。
【００４４】
次いで、第１配線パターン２６上の第１層間絶縁膜２８の所定部に第１ビアホール２８ｘを形成する。
【００４５】
続いて、第１層間絶縁膜２８上にセミアディティブ法により第２配線パターン２６ａを形成する。詳しく説明すると、第１ビアホール２８ｘの内面及び第１層間絶縁膜２８上に無電解めっきによりシードＣｕ層（不図示）を形成した後、所定パターンの開口部を有するレジスト膜（不図示）を形成する。次いで、シードＣｕ膜をめっき給電層に用いた電解めっきによりレジスト膜の開口部にＣｕ膜を形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜をマスクにしてシードＣｕ膜をエッチングする。これにより第１配線パターン２６に第１ビアホール２８ｘを介して接続された第２配線パターン２６ａが形成される。
【００４６】
なお、セミアディティブ法の代わりに、サブトラクティブ法又はフルアディティブ法により第２配線パターン２６ａを形成してもよい。
【００４７】
続いて、図３（ｂ）に示すように、前述した半導体チップ２０の背面を第２配線パターン２６ａ上に接着層２７を介して固着する。これにより、半導体チップ２０は、その接続パッド１８が上面になった状態（フェイスアップ）で実装される。
【００４８】
次いで、図３（ｃ）に示すように、半導体チップ２０及び第２配線パターン２６ａ上に前述した第１層間絶縁膜２８と同様な樹脂層などからなる第２層間絶縁膜２８ａを形成する。続いて、半導体チップ２０の接続パッド１８上の第２層間絶縁膜２８ａの所定部をレーザによりエッチングして第２ビアホール２８ｙを形成する。この工程では、第２配線パターン２６ａ上の第２層間絶縁膜２８ａの所定部もレーザによりエッチングされて第２ビアホール２８ｙが形成される。
【００４９】
このとき、第２層間絶縁膜２８ａをレーザでエッチングした後のオーバーエッチング時に、接続パッド１８の最上層がレーザに曝される。しかしながら、接続パッド１８の最上層はレーザによるエッチンレートが低いＣｕ膜１６であるため、Ｃｕ膜１６がエッチングストップ層として機能する。従って、接続パッドがＡｌ膜からなる場合と違って、接続パッド１８からその周囲にＡｌが飛び散ったり、接続パッド１８の近傍下の回路素子にダメージが入ったりすることが回避される。なお、接続パッド１８の最上層がＡｕ膜１７やＡｇ膜１９などからなる場合（図６〜図８）も同様な効果を奏する。
【００５０】
レーザとしては、ＣＯ２レーザ（波長：１０．６４ｎｍ）、ＹＡＧレーザ（第３高周波（波長：０．３５５ｎｍ））、又は、ＫｒＦエキシマレーザ（波長：０．２４８ｎｍ）などが使用される。
【００５１】
接続パッド１８の最上層がＣｕ膜１６からなる場合、Ｃｕ膜１８のエッチングレートが他のレーザより低いＣＯ２レーザを使用することが好ましい。また、接続パッド１８の最上層がＡｇ膜１９からなる場合、Ａｇ膜１９のエッチングレートが他のレーザより低いＹＡＧレーザを使用することが好ましい。
【００５２】
また、エッチングストップ層（Ｃｕ膜１６など）は、熱伝導性を大きしてレーザ照射時の発熱を抑えるために、その膜厚ができるだけ厚く、しかもそのパッド面積ができるだけ大きくなるように設定されることが好ましい。このような観点からの好適な一例としては、Ｃｕ膜１６の膜厚が３μｍ程度以上、接続パッド１８のパッド面積が８０μｍ□〜１００μｍ□程度、第２ビアホール２８ｙの口径が５０〜６０μｍ程度に設定される。
【００５３】
なお、レーザの代わりに、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いてビアホールを形成する場合においても、上記した構成の接続パッド１８を使用することにより、Ａｌパッドを使用する場合と比較してオーバーエッチング時に接続パッド１８の材料のスパッタリングが抑制されるため都合がよい。
【００５４】
次いで、図４（ａ）に示すように、半導体チップ２０の接続パッド１８が露出した構造体（図３（ｃ））上に、無電解めっきによりシードＣｕ膜３０ａを形成する。このとき、接続パッド１８がＡｌ膜のみからなる場合、接続パッド１８とシードＣｕ膜３０ａとの密着性において不具合が発生する恐れがある。しかしながら、本実施形態では、シードＣｕ膜３０ａは接続パッド１８の最上層のエッチングストップ層（図４（ａ）の例ではＣｕ膜１６）上に成膜されるため、接続パッド１８とシードＣｕ膜３０ａとの密着性を向上させることができる。
【００５５】
その後、図４（ｂ）に示すように、第３配線パターンに対応する開口部３２ａを有するレジスト膜３２をシードＣｕ膜３０ａ上にフォトリソグラフィにより形成する。続いて、シードＣｕ膜３０ａをめっき給電層に利用した電解めっきにより、レジスト膜３２の開口部３２にＣｕ膜パターン３０ｂを形成する。
【００５６】
次いで、図４（ｃ）に示すように、レジスト膜３２を除去した後に、Ｃｕ膜パターン３０ｂをマスクにしてシードＣｕ膜３０ａをウェットエッチングすることにより、第３配線パターン２６ｂとする。なお、この工程の後に、図３（ｂ）〜図４（ｃ）までの工程を所定回繰り返すことにより、半導体チップ２０を内蔵した層間絶縁膜及び配線パターンを多層化して形成するようにしてもよい。
【００５７】
次いで、図５に示すように、第３配線パターン２６ｂ上にその接続部２６ｘに開口部３４ａを有するソルダレジスト膜３４を形成する。続いて、バンプ３６を備えた半導体チップ２０ａを用意し、第３配線パターン２６ｂの接続部２６ｘに半導体チップ２０ａのバンプ３６をフリップチップ接合する。このとき、第３配線パターン２６ｂの接続部２６ｘにはＮｉ／Ａｕめっきが施されている。
【００５８】
なお、ソルダレジスト３４の開口部３４ａにはんだボールを搭載するなどしてバンプを形成し、半導体チップ２０ａの接続端子をこのバンプに接合するようにしてもよい。また、図５の構造体を所定数の半導体チップ２０を含むようにして分割する必要がある場合は、半導体チップ２０ａをフリップチップ実装する前又は後に分割するようにしてもよい。
【００５９】
以上により、本実施形態の電子部品実装構造１が完成する。
【００６０】
第１実施形態の電子部品実装構造１では、ベース基板２４上方の第２配線パターン２６ａ上に第２層間絶縁膜に２８ａに埋設された状態で半導体チップ２０がフェイスアップで実装されている。この半導体チップ２０の接続パッド１８は、その最上層にレーザでエッチングされにくい材料からなるエッチングストップ層（Ｃｕ膜１６など）を備えている。この半導体チップ２０の接続パッド１８上の第２層間絶縁膜２８ｂにはレーザで穴明けされた第２ビアホール２８ｙが形成されている。
【００６１】
半導体チップ２０の接続パッド１８に接続された第３配線パターン２６ｂは、第２ビアホール２８ｙを介して第２配線パターン２６ａに電気的に接続されている。さらに、第３配線パターン２６ｂの接続部２６ｘに開口部３４ａを有するソルダレジスト膜３４が形成されており、半導体チップ２０ａのバンプ３６が第３配線パターン２６ｂの接続部２６ｘにフリップチップ実装されている。このようにして、半導体チップ２０は、その接続パッド１８が配線基板の所定の配線パターンに接続されていると共に、上側に配置された半導体チップ２０ａと相互接続されている。
【００６２】
なお、本実施形態では、半導体チップ２０が、配線基板の第２配線パターン２６ａ上に第２層間絶縁膜２８ａに埋設された状態で実装された形態を例示したが、半導体チップ２０が第１配線パターン２６又は第３配線パターン２６ｂ上に同様にして層間絶縁膜に埋設されて実装された形態としてもよい。あるいは、半導体チップ２０がベース基板２４上、第１又は第２層間絶縁膜２８，２８ａ上に実装された形態としてもよい。つまり、半導体チップ２０が実装される被実装体としては、ベース基板２４、第１〜第３配線パターン２６〜２６ｂ、又は第１、第２層間絶縁膜２８，２８ａなどである。
【００６３】
さらに、複数の半導体チップ２０が複数の層間絶縁膜にそれぞれ同様に埋設されて３次元的に多層化されて実装され、それらの半導体チップ２０が複数のビアホールを介して相互接続された形態としてもよい。
【００６４】
本実施形態の電子部品実装構造１では、前述したように、半導体チップ２０の接続パッド１８がその最上層にレーザプロセスでのエッチングストップ層（Ｃｕ膜１６、Ａｕ膜１７又はＡｇ膜１９など）を備えているので、一般的なレーザビア形成方法で何ら不具合が発生することなく第２層間絶縁膜２８ａに第２ビアホール２８ｙが形成される。このため、レーザビア形成工程において、半導体チップ２０の接続パッド１８が消失したり、接続パッド１８の近傍下の回路素子にダメージを与えたりする恐れがなくなる。
【００６５】
以上のことから、電子部品実装構造１がコスト上昇を招くことなく、かつ歩留りが高い状態で容易に製造される。さらに、半導体チップ２０が内蔵された層間絶縁膜及び配線パターンを多層化して形成して高密度な電子部品実装構造を製造する場合も、高性能なものを信頼性が高い状態で製造することができるようになる。
【００６６】
（第２の実施の形態）
図９〜図１１は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図、図１２は同じく電子部品実装構造に係る接続パッドの形成方法の変形例１を示す部分断面図、図１３は同じく電子部品実装構造に係る接続パッドの形成方法の変形例２を示す部分断面図である。
【００６７】
第２実施形態が第１実施形態と異なる点は、Ａｌパッド１２上にエッチングストップ層を選択的に形成する方法として、無電解めっきを用いるのではなく、フォトリソグラフィを用いることにある。図９〜図１３において、図２〜図５と同一要素及び同一工程についてはその詳しい説明を省略する。
【００６８】
本発明の第２実施形態の電子部品実装構造の製造方法は、まず、図９（ａ）に示すように、第１実施形態と同様な方法により、図２（ａ）と同様に、Ａｌパッド１２が露出し、それ以外の部分がパシベーション膜１１で被覆された構造を有するシリコンウェハ１０（半導体ウェハ）を用意する。
【００６９】
その後、図９（ｂ）に示すように、Ａｌパッド１２及びパシベーション膜１１上にスパッタ法などにより膜厚が０．０５μｍ程度のクロム（Ｃｒ）膜１３を成膜する。なお、クロム（Ｃｒ）膜１３の代わりにチタン（Ｔｉ）膜を用いてもよい。続いて、Ｃｒ膜１３上にスパッタ法などにより膜厚が０．０５〜２μｍ程度のＣｕ膜１６ｘを成膜する。
【００７０】
次いで、図９（ｃ）に示すように、フォトリソグラフィにより、Ａｌパッド１２に対応する部分を被覆するようにパターニングされたレジスト膜１５をＣｕ膜１６ｘ上に形成する。その後、レジスト膜１５をマスクにして、臭化水素（ＨＢｒ）と過硫酸アンモニウムとを含む溶液（常温）を用いたウェットエッチングによりＣｕ膜１６ｘをエッチングする。続いて、同じくレジスト膜１５をマスクにして、三塩化鉄（ＦｅＣｌ３）と塩酸（ＨＣｌ）を含む溶液（４０℃）を用いたウェットエッチングによりＣｒ膜１３をエッチングする。その後に、レジスト膜１５を除去する。
【００７１】
これにより、図９（ｄ）に示すように、Ａｌパッド１２上にＣｒ膜１３及びＣｕ膜１６ｘが選択的に形成されて第２実施形態に係る接続パッド１８ｘが得られる。
【００７２】
次に、第２実施形態に係る接続パッド１８ｘの形成方法の変形例について説明する。変形例１としては、図１２（ａ）に示すように、まず、図９（ａ）の構造を有するシリコンウェハ１０上に、Ａｌパッド１２に対応する部分に開口部１５ａを有するレジスト膜１５をフォトリソグラフィにより形成する。
【００７３】
その後、図１２（ｂ）に示すように、前述した方法と同様なスパッタ法などにより、Ａｌパッド１２及びレジスト膜１５上にＣｒ膜１３及びＣｕ膜１６ｘを順次成膜する。
【００７４】
続いて、レジスト剥離液によりレジスト膜１５を除去する。これにより、図１２（ｃ）に示すように、いわゆるリフトオフ法により、レジスト膜１５上に成膜されたＣｒ膜１３及びＣｕ膜１６ｘがレジスト膜１５と同時に除去されると共に、Ａｌパッド１２上に成膜されたＣｒ膜１３（又はＴｉ膜）及びＣｕ膜１６ｘが残されて上記した接続パッド１８ｘと同様な構成のものが得られる。変形例１においても、Ｃｒ膜１３の代わりにＴｉ膜を用いるようにしてもよい。
【００７５】
また、変形例２としては、図１３（ａ）に示すように、まず、図９（ａ）と同一構造のシリコンウェハ１０のＡｌパッド１２及びパシベーション膜１１上に、膜厚が０．０５μｍ程度のＣｒ膜１３及び膜厚が０．０５μｍ程度の第１Ｃｕ膜１６ｘをスパッタ法などにより順次成膜する。
【００７６】
その後、図１３（ｂ）に示すように、Ａｌパッド１２に対応する第１Ｃｕ膜１６ｘの部分に開口部１５ａを有するレジスト膜１５をフォトリソグラフィにより形成する。続いて、図１３（ｃ）に示すように、第１Ｃｕ膜１６ｘをめっき給電層に利用した電解めっきにより、レジスト膜１５をマスクにして、レジスト膜１５の開口部１５ａに膜厚が５〜１０μｍ程度の第２Ｃｕ膜１６ｙを形成する。
【００７７】
次いで、レジスト膜１５を除去した後、第２Ｃｕ膜１６ｙをマスクにして、前述した方法と同様なエッチャントを用いたウェットエッチングにより、第１Ｃｕ膜１６ｘ及びＣｒ膜１３を順次エッチングする。
【００７８】
これにより、図１３（ｄ）に示すように、Ａｌパッド１２上に、Ｃｒ膜１３、第１Ｃｕ膜１６ｘ及び第２Ｃｕ膜１６ｙが選択的に形成されて、接続パッド１８ｘが得られる。変形例２においても、Ｃｒ膜１３の代わりにＴｉ膜を用いてもよい。
【００７９】
第１実施形態で説明したように接続パッド１８ｘの熱伝導性を向上させるなどの目的で厚膜（３μｍ程度以上）のＣｕ膜を形成する場合、前述したスパッタ法とフォトリソグラフィによる形成方法では、成膜やウェットエッチングにおけるスループットなどが問題になる場合が想定される。このため、変形例２では、まず、スパッタ法で薄膜のＣｒ膜１３及び第１Ｃｕ膜１６ｘを形成した後に、電解めっきによりＡｌパッド１２の上方に厚膜の第２Ｃｕ膜１６ｙを選択的に形成する。その後、厚膜の第２Ｃｕ膜１６ｙをマスクにして第１Ｃｕ膜１６ｘ及びＣｒ膜１３をエッチングすることにより接続パッド１８ｘを形成するようにしている。
【００８０】
このようにすることにより、スパッタ法とフォトリソグラフィを用いる第２実施形態においても、膜厚の厚いエッチングストップ層を有する接続パッド１８ｘを容易に形成することができる。
【００８１】
以上のように、変形例１又は変形例２の形成方法を用いて接続パッド１８ｘを形成するようにしてもよい。
【００８２】
次いで、図１０（ａ）に示すように、第１実施形態と同様に、接続パッド１８ｘが形成されたシリコンウェハ１０の背面をグラインダーにより研削することにより、シリコンウェハ１０の厚みを１０〜１５０μｍに薄型化する。
【００８３】
続いて、図１０（ｂ）に示すように、第１実施形態と同様に、接続パッド１８ｘが形成されたシリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０ｘを得る。
【００８４】
次いで、図１１に示すように、この半導体チップ２０ｘを使用して、第１実施形態の図３（ａ）〜図５までの工程と同様な工程を遂行することにより、第２実施形態の電子部品実装構造１ａが得られる。
【００８５】
第２実施形態の電子部品実装構造１ａは、第１実施形態と同様な効果を奏する。
【００８６】
なお、第２実施形態においても、第１実施形態で説明した各種の変形や変更を行なった形態としてもよい。
【００８７】
（第３の実施の形態）
図１４は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図である。第３実施形態が第１実施形態と異なる点は、Ａｌパッド１２上に導電性ペースト膜を形成してレーザプロセスでのエッチングストップ層とすることである。第３実施形態では第１実施形態と同一工程についてはその詳しい説明を省略する。
【００８８】
本発明の第３実施形態の電子部品実装構造の製造方法は、図１４（ａ）に示すように、まず、第１実施形態と同様なＡｌパッド１２を備えたシリコンウェハ１０（半導体ウェハ）を用意する。その後、図１４（ｂ）に示すように、Ａｌパッド１２上に導電性ペースト膜３８を選択的に形成する。例えば、スクリーン印刷などにより導電性ペースト材がＡｌパッド１２上に塗布された後に、キュアされて導電性ペースト膜３８となる。これにより、Ａｌパッド１２と導電性ペースト膜３８とにより構成される接続パッド１８ｙが得られる。
【００８９】
導電性ペースト３８としては、例えば、エポキシ系樹脂又はポリイミド系樹脂の中に銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）又はニッケル（Ｎｉ）などの導電性粒子が分散されたものが使用される。第３実施形態では、この導電性ペースト膜３８が第１実施形態で説明したＣｕ膜１６などと同様にレーザプロセスでのエッチングストップ層として機能する。
【００９０】
導電性ペースト膜３８を用いることにより、１０μｍ程度の厚膜のエッチングストップ層を複雑な工程を必要とすることなく短時間で簡易に形成することができる。
【００９１】
なお、Ａｌパッド１２と導電性ペースト膜３８との間にＣｒ膜又はＴｉ膜が形成された形態としてもよい。このＣｒ膜又はＴｉ膜は、スパッタ及びフォトリソグラフィ、あるいは電解めっきによりＡｌパッド１２上に選択的に形成される。
【００９２】
次いで、図１４（ｃ）に示すように、第１実施形態と同様に、接続パッド１８ｙが形成されたシリコンウェハ１０の背面をグラインダーにより研削することにより、シリコンウェハ１０の厚みを１０〜１５０μｍに薄型化する。
【００９３】
続いて、図１４（ｄ）に示すように、第１実施形態と同様に、接続パッド１８ｙが形成されたシリコンウェハ１０をダイシングすることにより、個片化された複数の半導体チップ２０ｙを得る。
【００９４】
次いで、図１５に示すように、この半導体チップ２０ｙを使用して、第１実施形態の図３（ａ）〜図５までの工程と同様な工程を遂行することにより、第３実施形態の電子部品実装構造１ｂが得られる。
【００９５】
第３実施形態の電子部品実装構造１ｂは、第１実施形態と同様な効果を奏する。
【００９６】
なお、第３実施形態においても、第１実施形態で説明した各種の変形や変更を行なった形態としてもよい。
【００９７】
以上、第１〜第３実施形態により、本発明の詳細を説明したが、本発明の範囲は前述の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
【００９８】
本発明は、半導体チップの本来の金属パッド（例えばＡｌパッド）上に該金属パッドよりレーザでのエッチングレートが低いエッチングストップ層を設けるようにしたことを特徴の一つとしている。
【００９９】
従って、実施形態ではＡｌパッド上にレーザでのエッチングレートが低い金属膜や導電性ペースト膜を設けた形態を例示したが、Ａｌ以外の金属パッド上にそれよりレーザでのエッチングレートが低い金属膜や導電性ペースト膜を形成した形態としてもよい。つまり、Ａｌパッド以外の所要の各種金属パッドを備えた電子部品にも本発明を適用することができる。
【０１００】
【発明の効果】
以上説明したように、本発明では、電子部品が、その接続パッドが上向きになって、かつ絶縁膜に埋設された状態で被実装体上に実装されている。そして、電子部品の接続パッドは、その最上にエッチングストップ層を備えた積層膜により構成されている。また、電子部品の接続パッド上の絶縁膜にはスルーホールが形成されていて、この絶縁膜上にはビアホールを介して接続パッドに接続された配線パターンが形成されている。
【０１０１】
本発明では、電子部品の接続パッド上の絶縁膜にレーザによりビアホールが形成される際に、接続パッドの最上膜がレーザプロセスでのエッチングストップ層として機能するようにしている。このため、Ａｌ膜からなる接続パッドを使用する場合と違って、ビアホール下の接続パッドが消失したり、接続パッドの近傍下の回路素子にダメージを与えたりする恐れがなくなる。
【０１０２】
このように、本発明の電子部品実装構造は、コスト上昇を招くことなく、歩留りが高い状態で容易に製造される。
【図面の簡単な説明】
【図１】図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
【図２】図２は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図３】図３は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【図４】図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。
【図５】図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す部分断面図（その４）である。
【図６】図６は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例１を示す部分断面図である。
【図７】図７は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例２を示す部分断面図である。
【図８】図８は本発明の第１実施形態の電子部品実装構造に係る接続パッドの変形例３を示す部分断面図である。
【図９】図９は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図１０】図１０は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【図１１】図１１は本発明の第２実施形態の電子部品実装構造の製造方法を示す部分断面図（その３）である。
【図１２】図１２は本発明の第２実施形態の電子部品実装構造に係る接続パッドの形成方法の変形例１を示す部分断面図である。
【図１３】図１３は本発明の第２実施形態の電子部品実装構造に係る接続パッドの形成方法の変形例２を示す部分断面図である。
【図１４】図１４は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その１）である。
【図１５】図１５は本発明の第３実施形態の電子部品実装構造の製造方法を示す部分断面図（その２）である。
【符号の説明】
１，１ａ…電子部品実装構造、１０…シリコン基板（半導体ウェハ）、１１…パシベーション膜、１２…Ａｌパッド、１３…Ｃｒ膜、１４…Ｎｉ膜、１６，１６ｘ，１６ｙ…Ｃｕ膜、１７…Ａｕ膜、１８，１８ｘ…接続パッド、１９…Ａｇ膜、２０，２０ａ，２０ｘ…半導体チップ（電子部品）、２４…ベース基板、２４ａ…スルーホール、２４ｂ…スルーホールめっき層、２４ｃ…樹脂、２６…第１配線パターン、２６ａ…第２配線パターン、２６ｂ…第３配線パターン、２７…接着層、２８…第１層間絶縁膜、２８ａ…第２層間絶縁膜、２８ｘ…第１ビアホール、２８ｙ…第２ビアホール、３０ａ…シードＣｕ膜、３０ｂ…Ｃｕ膜パターン、１５，３２…レジスト膜、１５ａ，３２ａ，３４ａ…開口部、３４…ソルダレジスト膜、３６…バンプ、３８…導電性ペースト膜。

Claims (14)

  1. 電子部品が実装される被実装体と、
    前記被実装体の上に、最上にエッチングストップ層を備えた積層膜から構成された接続パッドを有する前記電子部品の該接続パッドが上向きになって実装された前記電子部品と、
    前記電子部品を被覆する絶縁膜と、
    少なくとも前記電子部品の接続パッド上における前記絶縁膜の所定部に形成されたビアホールと、
    前記ビアホールを介して、前記接続パッドに接続された配線パターンとを有することを特徴とする電子部品実装構造。
  2. 前記接続パッドは、それぞれ下から順に、アルミニウム膜／ニッケル膜／銅膜、アルミニウム膜／ニッケル膜／金膜、アルミニウム膜／ニッケル膜／銅膜／金膜、アルミニウム膜／ニッケル膜／銀膜、アルミニウム膜／クロム膜／銅膜、アルミニウム膜／導電性ペースト膜、アルミニウム膜／チタン膜／導電性ペースト膜、アルミニウム膜／クロム膜／導電性ペースト膜、及びアルミニウム膜／チタン膜／銅膜の群から選択されるいずれかの積層膜から構成されることを特徴とする請求項１に記載の電子部品実装構造。
  3. 前記被実装体は、配線パターンを備えたベース基板、又は該ベース基板上に絶縁膜と配線パターンとが所定数積層された構造体であって、前記接続パッドに接続された配線パターンは前記絶縁膜に形成されたビアホールを介して前記電子部品の下側の前記配線パターンに電気的に接続されていることを特徴とする請求項１又は２に記載の電子部品実装構造。
  4. 複数の前記電子部品が複数の前記絶縁膜に埋設された状態で３次元的に実装され、前記複数の電子部品は前記絶縁膜に形成された前記ビアホール及び前記配線パターンを介して相互接続されていることを特徴とする請求項３に記載の電子部品実装構造。
  5. 前記電子部品の接続パッドに接続され、かつ露出する配線パターンには、上側電子部品のバンプがフリップチップ実装されていることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品実装構造。
  6. 前記電子部品の厚みは１５０μｍ程度以下であることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品実装構造。
  7. 最上にエッチングストップ層を備えた積層膜から構成された接続パッドを有する電子部品を用意する工程と、
    被実装体の上に、前記電子部品を、該接続パッドを上向きにした状態で実装する工程と、
    前記電子部品を被覆する絶縁膜を形成する工程と、
    少なくとも前記接続パッド上の絶縁膜の所定部をレーザによりエッチングすることにより、ビアホールを形成する工程と
    前記ビアホールを介して前記接続パッドに接続される配線パターンを形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  8. 前記接続パッドは、それぞれ下から順に、アルミニウム膜／ニッケル膜／銅膜、アルミニウム膜／ニッケル膜／金膜、アルミニウム膜／ニッケル膜／銅膜／金膜、アルミニウム膜／ニッケル膜／銀膜、アルミニウム膜／クロム膜／銅膜、アルミニウム膜／導電性ペースト膜、アルミニウム膜／チタン膜／導電性ペースト膜、アルミニウム膜／クロム膜／導電性ペースト膜、及びアルミニウム膜／チタン膜／銅膜の群から選択されるいずれかの積層膜であって、前記接続パッドの最上膜は、前記レーザでビアホールをエッチングする際の前記エッチングストップ層として機能することを特徴とする請求項７に記載の電子部実装構造の製造方法。
  9. 前記接続パッドは、前記アルミニウム膜／ニッケル膜／銅膜、前記アルミニウム膜／ニッケル膜／金膜、前記アルミニウム膜／ニッケル膜／銅膜／金膜、又は前記アルミニウム膜／ニッケル膜／前記銀膜であって、
    前記電子部品を用意する工程は、
    アルミニウムパッドを備えた半導体ウェハの該アルミニウムパッド上に、無電解めっきにより前記ニッケル膜を選択的に形成する工程と、
    前記ニッケル膜上に、無電解めっきにより、前記銅膜、前記金膜、前記銅膜／金膜、又は前記銀膜を選択的に形成して前記接続パッドとする工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含むことを特徴とする請求項８に記載の電子部品実装構造の製造方法。
  10. 前記接続パッドは、前記アルミニウム膜／クロム膜／銅膜、又は前記アルミニウム膜／チタン膜／銅膜であって、
    前記電子部品を用意する工程は、
    アルミニウムパッドを備えた半導体ウェハの上に、前記クロム膜又はチタン膜と前記銅膜とを順次形成する工程と、
    前記銅膜又はチタン膜とクロム膜とをパターニングすることにより、前記アルミニウムパッド上に前記クロム膜又はチタン膜と前記銅膜とを残して前記接続パッドとする工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含むことを特徴とする請求項８に記載の電子部品実装構造の製造方法。
  11. 前記接続パッドは、前記アルミニウム膜／クロム膜／銅膜、又は前記アルミニウム膜／チタン膜／銅膜であって、
    前記電子部品を用意する工程は、
    アルミニウムパッドを備えた半導体ウェハの該アルミニウムパッド上に開口部を有するレジスト膜を形成する工程と、
    前記レジスト膜及びアルミニウムパッドの上に、前記クロム膜又はチタン膜と前記銅膜とを順次形成する工程と、
    前記レジスト膜を除去して、前記レジスト膜上の前記クロム膜又はチタン膜と前記銅膜とをリフトオフすることにより、アルミニウムパッド上に前記クロム膜又はチタン膜と前記銅膜とを選択的に残して前記接続パッドとする工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含むことを特徴とする請求項８に記載の電子部品実装構造の製造方法。
  12. 前記接続パッドは、前記アルミニウム膜／クロム膜／銅膜、又は前記アルミニウム膜／チタン膜／銅膜であって、
    前記電子部品を用意する工程は、
    アルミニウムパッドを備えた半導体ウェハの上に、前記クロム膜又はチタン膜と第１銅膜とを順次形成する工程と、
    前記アルミニウムパッドに対応する前記第１銅膜上の部分に開口部を有するレジスト膜を形成する工程と、
    電解めっきにより、前記レジストの開口部に第２銅膜を形成する工程と、
    前記レジスト膜を除去した後に、前記第２銅膜をマスクにして前記第１銅膜と前記クロム膜又はチタン膜とをエッチングすることにより前記接続パッドとする工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含むことを特徴とする請求項８に記載の電子部品実装構造の製造方法。
  13. 前記接続パッドは、前記アルミニウム膜／導電性ペースト膜、前記アルミニウム膜／チタン膜／導電性ペースト膜、又は前記アルミニウム膜／クロム膜／導電性ペースト膜であって、
    前記電子部品を用意する工程は、
    アルミニウムパッドを備えた半導体ウェハの該アルミニウムパッドの上、又は該アルミニウムパッド上に形成された前記チタン膜もしくは前記クロム膜の上に導電性ペースト材を選択的に塗布することにより前記導電性ペースト膜を形成する工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハをダイシングすることにより前記電子部品を得る工程とを含むことを特徴とする請求項８に記載の電子部品実装構造の製造方法。
  14. 前記被実装体は、配線パターンを備えたベース基板、又は該ベース基板上に絶縁膜と配線パターンとが所定数積層された構造体であって、
    前記ビアホールを形成する工程において、前記電子部品の下側の該配線パターン上の前記絶縁膜の所定部にビアホールを同時に形成し、かつ、
    前記接続パッドに接続された配線パターンを形成する工程において、前記接続パッドに接続された配線パターンが該ビアホールを介して前記電子部品の下側の前記配線パターンに電気的に接続されるように形成することを特徴とする請求項７に記載の電子部品実装構造の製造方法。
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KR1020030080809A KR20040047591A (ko) 2002-11-26 2003-11-15 전자 부품 실장 구조 및 그 제조 방법
US10/717,591 US7217888B2 (en) 2002-11-26 2003-11-21 Electronic parts packaging structure and method of manufacturing the same
EP03257392A EP1424731A3 (en) 2002-11-26 2003-11-24 Electronic parts packaging structure and method of manufacturing the same
CNA2003101183571A CN1503359A (zh) 2002-11-26 2003-11-25 电子元件封装结构及制造该电子元件封装结构的方法
TW092133042A TWI326912B (en) 2002-11-26 2003-11-25 Electronic parts packaging structure and method of manufacturing the same
US11/285,347 US7530163B2 (en) 2002-11-26 2005-11-23 Electronic parts packaging structure and method of manufacturing the same

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006070807A1 (ja) * 2004-12-28 2006-07-06 Ngk Spark Plug Co., Ltd. 配線基板及び配線基板の製造方法
WO2010134511A1 (ja) * 2009-05-20 2010-11-25 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP2012222183A (ja) * 2011-04-11 2012-11-12 Sony Corp 半導体装置の製造方法、半導体装置、電子機器
US8309860B2 (en) 2008-10-27 2012-11-13 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
JP2013026625A (ja) * 2011-07-18 2013-02-04 Samsung Electronics Co Ltd 半導体パッケージ及びその製造方法
JP5605429B2 (ja) * 2010-04-08 2014-10-15 日本電気株式会社 半導体素子内蔵配線基板
JPWO2014184873A1 (ja) * 2013-05-14 2017-02-23 株式会社メイコー 部品内蔵基板の製造方法及び部品内蔵基板
JP2018133362A (ja) * 2017-02-13 2018-08-23 Tdk株式会社 電子部品内蔵基板
JP2018195742A (ja) * 2017-05-19 2018-12-06 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7723210B2 (en) * 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) * 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US20050224987A1 (en) * 2004-04-07 2005-10-13 Hortaleza Edgardo R Structure and method for contact pads having double overcoat-protected bondable metal plugs over copper-metallized integrated circuits
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
KR100858075B1 (ko) * 2004-07-06 2008-09-11 도쿄엘렉트론가부시키가이샤 인터포저
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
US7353598B2 (en) * 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
CN101868120A (zh) * 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法
EP1887846A4 (en) * 2005-06-30 2010-08-11 Ibiden Co Ltd CIRCUIT BOARD
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
TWI297941B (en) * 2005-10-13 2008-06-11 Phoenix Prec Technology Corp Semiconductor device with electroless plating metal connecting layer and method for fabricating the same
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
KR100748558B1 (ko) * 2006-06-19 2007-08-10 삼성전자주식회사 칩 사이즈 패키지 및 그 제조 방법
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
DE102007022959B4 (de) * 2007-05-16 2012-04-19 Infineon Technologies Ag Verfahren zur Herstellung von Halbleitervorrichtungen
US7863088B2 (en) 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
JP5188120B2 (ja) * 2007-08-10 2013-04-24 新光電気工業株式会社 半導体装置
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
WO2009156970A1 (en) * 2008-06-26 2009-12-30 Nxp B.V. Packaged semiconductor product and method for manufacture thereof
CN101925255B (zh) * 2009-06-12 2012-02-22 华通电脑股份有限公司 埋设有电子元件的电路板及其制造方法
US8390083B2 (en) 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
JP5875216B2 (ja) * 2010-05-12 2016-03-02 日本発條株式会社 圧電素子の電気的接続構造の製造方法
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8728873B2 (en) 2010-09-10 2014-05-20 Infineon Technologies Ag Methods for filling a contact hole in a chip package arrangement and chip package arrangements
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
US20120295447A1 (en) * 2010-11-24 2012-11-22 Air Products And Chemicals, Inc. Compositions and Methods for Texturing of Silicon Wafers
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
JP5540276B2 (ja) * 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US20130037929A1 (en) * 2011-08-09 2013-02-14 Kay S. Essig Stackable wafer level packages and related methods
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US20140209926A1 (en) * 2013-01-28 2014-07-31 Win Semiconductors Corp. Semiconductor integrated circuit
US9082765B2 (en) * 2013-03-08 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace (BOT) structures and methods for forming the same
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
WO2015077808A1 (de) * 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
CN104694030B (zh) * 2013-12-10 2016-12-07 中国航空工业第六一八研究所 一种零件表面贴膜绝缘处理方法
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
US10217704B1 (en) * 2017-01-05 2019-02-26 National Technology & Engineering Solutions Of Sandia, Llc Method for simultaneous modification of multiple semiconductor device features
TWI733056B (zh) * 2018-09-19 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
KR930004295B1 (ko) * 1988-12-24 1993-05-22 삼성전자 주식회사 Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법
US5288664A (en) * 1990-07-11 1994-02-22 Fujitsu Ltd. Method of forming wiring of semiconductor device
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JP3093429B2 (ja) * 1992-04-28 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5374792A (en) * 1993-01-04 1994-12-20 General Electric Company Micromechanical moving structures including multiple contact switching system
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
KR0171069B1 (ko) * 1994-10-27 1999-03-30 문정환 반도체 장치의 접촉부 형성방법
EP1335422B1 (en) * 1995-03-24 2013-01-16 Shinko Electric Industries Co., Ltd. Process for making a chip sized semiconductor device
US5911887A (en) * 1996-07-19 1999-06-15 Cypress Semiconductor Corporation Method of etching a bond pad
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
JP2967755B2 (ja) * 1997-04-17 1999-10-25 日本電気株式会社 半導体装置の製造方法
KR100319614B1 (ko) * 1999-04-08 2002-01-05 김영환 반도체 소자의 배선 형성 방법
JP2001196522A (ja) 2000-01-12 2001-07-19 Nec Corp プリント配線板およびマルチチップ・モジュール
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US6603191B2 (en) 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002050721A (ja) 2000-08-03 2002-02-15 Hitachi Cable Ltd 電子装置及びその製造方法
US6350633B1 (en) * 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
JP4931283B2 (ja) * 2000-09-25 2012-05-16 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US6448108B1 (en) * 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
JP4270769B2 (ja) 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP4863560B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW557536B (en) * 2002-05-27 2003-10-11 Via Tech Inc High density integrated circuit packages and method for the same
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006070807A1 (ja) * 2004-12-28 2006-07-06 Ngk Spark Plug Co., Ltd. 配線基板及び配線基板の製造方法
US8309860B2 (en) 2008-10-27 2012-11-13 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
WO2010134511A1 (ja) * 2009-05-20 2010-11-25 日本電気株式会社 半導体装置及び半導体装置の製造方法
US8710669B2 (en) 2009-05-20 2014-04-29 Nec Corporation Semiconductor device manufacture in which minimum wiring pitch of connecting portion wiring layer is less than minimum wiring pitch of any other wiring layer
JP5605429B2 (ja) * 2010-04-08 2014-10-15 日本電気株式会社 半導体素子内蔵配線基板
JP2012222183A (ja) * 2011-04-11 2012-11-12 Sony Corp 半導体装置の製造方法、半導体装置、電子機器
US9093348B2 (en) 2011-04-11 2015-07-28 Sony Corporation Method of manufacturing semiconductor device, semiconductor device, and electronic apparatus
JP2013026625A (ja) * 2011-07-18 2013-02-04 Samsung Electronics Co Ltd 半導体パッケージ及びその製造方法
JPWO2014184873A1 (ja) * 2013-05-14 2017-02-23 株式会社メイコー 部品内蔵基板の製造方法及び部品内蔵基板
JP2018133362A (ja) * 2017-02-13 2018-08-23 Tdk株式会社 電子部品内蔵基板
JP2018195742A (ja) * 2017-05-19 2018-12-06 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法

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