JP7225787B2 - 半導体ｉｃ内蔵回路基板及びその製造方法 - Google Patents

Description

本発明は半導体ＩＣ内蔵回路基板及びその製造方法に関し、特に、半導体ＩＣからの放熱性が改善された半導体ＩＣ内蔵回路基板及びその製造方法に関する。

半導体ＩＣなどの電子部品が内部に埋め込まれた回路基板としては、特許文献１及び２に記載された回路基板が知られている。特許文献１に記載された回路基板は、半導体素子などの電子部品が収容されるキャビティと、キャビティの底部に設けられた支持金属層を有し、電子部品の裏面を接着性材料によって支持金属層に接着することにより、電子部品からの放熱性を高めている。また、特許文献２に記載された回路基板は、半導体ＩＣの裏面に接する複数のサーマルビアを有しており、これにより半導体ＩＣからの放熱性が高められている。半導体ＩＣの主面に形成された端子電極は、半導体ＩＣの主面側に設けられた別のビア導体を介して、対応する配線パターンに接続されている。

特開２００９－２９５９４９号公報 特開２０１３－２２９５４８号公報

しかしながら、特許文献１に記載された回路基板は、支持金属層を形成する必要があることから製造工程が増えるとともに、電子部品と支持金属層との間に接着性材料が介在することから、十分な放熱性を得ることができないという問題があった。また、特許文献２に記載された回路基板は、半導体ＩＣの主面と接するビア導体と裏面と接するビア導体の両方を形成する必要があることから、構造が複雑であり、製造工程数も多くなるという問題があった。

したがって、本発明は、よりシンプルな構造で高い放熱性を得ることが可能な半導体ＩＣ内蔵回路基板及びその製造方法を提供することを目的とする。

本発明による半導体ＩＣ内蔵回路基板は、複数の絶縁層と、複数の導体層と、複数の絶縁層の少なくとも一つに埋め込まれた半導体ＩＣとを備え、半導体ＩＣは、複数の端子電極が設けられた主面と、主面に対して垂直な側面とを有し、半導体ＩＣの主面は、側面との境界であるエッジを含む外周部に位置する非有効領域を有し、複数の絶縁層の少なくとも一つには、非有効領域を露出させるビアが設けられており、ビアには、非有効領域と接するビア導体が埋め込まれており、複数の導体層の少なくとも一つは、ビア導体に接続されていることを特徴とする。

本発明によれば、半導体ＩＣの非有効領域と接するビア導体が設けられていることから、ビア導体を介して半導体ＩＣが発する熱を効率よく放熱することができる。また、ビア導体は、半導体ＩＣの主面側に設けられていることから、半導体ＩＣの裏面側に対する加工が不要であり、よりシンプルな構造で高い放熱性を得ることが可能となる。しかも、ビア導体は半導体ＩＣの非有効領域と接していることから、ビアを形成する際に、回路素子や配線などが形成された有効領域に対してダメージが加わることもない。

本発明において、ビアは平面視でエッジに沿った形状を有していても構わない。これによれば、ビア導体と半導体ＩＣとの接触面積が増加することから、より高い放熱効率を得ることが可能となる。この場合、エッジは、第１の方向に延在する第１のエッジと、第１の方向と直交する第２の方向に延在する第２のエッジを含み、ビアは、平面視で第１及び第２のエッジに沿った連続的な形状を有していても構わない。これによれば、ビア導体と半導体ＩＣとの接触面積がよりいっそう増加することから、よりいっそう高い放熱効率を得ることが可能となる。

本発明において、ビアは半導体ＩＣの側面をさらに露出させ、ビア導体は半導体ＩＣの側面とさらに接していても構わない。これによれば、ビア導体と半導体ＩＣとの接触面積がよりいっそう増加することから、よりいっそう高い放熱効率を得ることが可能となる。この場合、ビアは、複数の絶縁層の少なくとも一つを貫通して設けられ、複数の導体層は、複数の絶縁層の少なくとも一つを挟むように設けられた第１及び第２の導体層を含み、ビア導体は、第１の導体層と第２の導体層を接続するものであっても構わない。これによれば、ビア導体と半導体ＩＣとの接触面積がよりいっそう増加するとともに、半導体ＩＣが発する熱を第１の導体層側及び第２の導体層側の両方に放熱することが可能となる。さらにこの場合、半導体ＩＣの側面が粗面化されていても構わない。これによれば、半導体ＩＣの側面とビア導体の密着性が向上するとともに、接触面積をさらに増大させることが可能となる。

本発明による半導体ＩＣ内蔵回路基板の製造方法は、複数の端子電極が設けられた主面と、主面に対して垂直な側面とを有する半導体ＩＣであって、主面は、側面との境界であるエッジを含む外周部に位置する非有効領域を有する、半導体ＩＣの主面を絶縁層で覆う工程と、絶縁層に非有効領域を露出させるビアを形成する工程と、ビアに、非有効領域と接し、且つ、絶縁層上に設けられた導体層に接続されたビア導体を埋め込む工程とを備えることを特徴とする。

本発明によれば、半導体ＩＣの主面側に放熱用のビアを形成していることから、半導体ＩＣの端子電極を露出させるためのビアと同時に放熱用のビアを形成することができる。これにより、製造工程を増やすことなく、高い放熱構造を有する半導体ＩＣ内蔵回路基板を作製することが可能となる。しかも、ビアは半導体ＩＣの非有効領域を露出させるものであることから、ビアを形成する際に、回路素子や配線などが形成された有効領域に対してダメージが加わることもない。

本発明においては、ビアを形成する工程をブラスト加工によって行っても構わない。これによれば、任意の平面形状を有する複数のビアを同時に形成することが可能となる。

このように、本発明によれば、よりシンプルな構造で高い放熱性を得ることが可能な半導体ＩＣ内蔵回路基板及びその製造方法を提供することが可能となる。

図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。 図２は、半導体ＩＣ内蔵回路基板１００をマザーボード１０に実装した状態を示す模式的な断面図である。 図３は、半導体ＩＣ３００の主面３１０の構造を説明するための模式的な断面図である。 図４は、シリコンウェーハに含まれるダイシングストリートの幅とブレードの幅の関係を説明するための模式図である。 図５は、半導体ＩＣ３００の主面とビア導体２５３の位置関係を説明するための部分拡大図である。 図６は、ビア２５４ａの形状を説明するための模式的な断面図である。 図７は、変形例によるビア２５４ａの形状を説明するための模式的な断面図である。 図８は、ビア２５４ａと半導体ＩＣ３００の位置関係を説明するための模式的な断面図である。 図９は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１０は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１１は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１２は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１３は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１４は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１５は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１６は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１７は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１８は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１９は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２０は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２１は、開口部２６１，２６２の位置を説明するための平面図である。 図２２は、配線パターン２２１，２２２のパターン形状を説明するための平面図である。 図２３は、開口部２７１，２７２の位置を説明するための平面図である。 図２４は、変形例による半導体ＩＣ内蔵回路基板１００Ａの構造を説明するための模式的な断面図である。 図２５は、半導体ＩＣ内蔵回路基板１００Ａの製造方法を説明するための工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、４層の絶縁層１１１～１１４と、絶縁層１１１～１１４の各表面に位置する導体層Ｌ１～Ｌ４を有している。特に限定されるものではないが、最下層に位置する絶縁層１１１及び最上層に位置する絶縁層１１４は、ガラス繊維などの芯材にエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層１１２，１１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。特に、絶縁層１１１，１１４の熱膨張係数は、絶縁層１１２，１１３の熱膨張係数よりも小さいことが好ましい。

最上層に位置する絶縁層１１４及びその表面に形成された導体層Ｌ１の一部は、ソルダーレジスト１２１によって覆われている。同様に、最下層に位置する絶縁層１１１及びその表面に形成された導体層Ｌ４の一部は、ソルダーレジスト１２２によって覆われている。特に限定されるものではないが、ソルダーレジスト１２１は半導体ＩＣ内蔵回路基板１００の上面１０１を構成し、ソルダーレジスト１２２は半導体ＩＣ内蔵回路基板１００の下面１０２を構成する。図示しないが、半導体ＩＣ内蔵回路基板１００の上面１０１には、キャパシタやインダクタなどの電子部品を搭載することができる。下面１０２にはマザーボードと接続されるユーザー端子を形成することができる。或いは、半導体ＩＣ内蔵回路基板１００を上下反転し、下面１０２に電子部品を搭載しても構わない。

図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、絶縁層１１３に埋め込まれた半導体ＩＣ３００を有している。半導体ＩＣ３００は、端子電極が設けられた主面３１０が上面１０１側を向き、裏面３３０が下面１０２側を向くように埋め込まれている。詳細については後述するが、半導体ＩＣ３００の主面３１０には、端子電極３０４～３０６を含む複数の端子電極が設けられている。図１には半導体ＩＣ３００を１個だけ図示しているが、２個以上の半導体ＩＣ３００を埋め込んでも構わない。

導体層Ｌ１は、配線パターン２１１，２１２を含んでいる。配線パターン２１１，２１２のうち、ソルダーレジスト１２１で覆われていない部分は、半導体ＩＣ内蔵回路基板１００の外部端子Ｅ２１～Ｅ２５を構成する。このうち、配線パターン２１２によって構成される外部端子Ｅ２１，Ｅ２５は、半導体ＩＣ３００に電源電位（典型的にはグランド電位）を与える端子として用いられる。また、配線パターン２１１によって構成される外部端子Ｅ２２～Ｅ２４は、信号端子、電源端子又はダミー端子として用いられる。

導体層Ｌ２は、配線パターン２２１，２２２を含んでいる。このうち、配線パターン２２１は、絶縁層１１４を貫通して設けられた複数のビア導体２５１を介して、導体層Ｌ１の配線パターン２１１に接続されている。また、配線パターン２２２は、絶縁層１１４を貫通して設けられた複数のビア導体２５６を介して、導体層Ｌ１の配線パターン２１２に接続されている。また、配線パターン２２１は、平面視で半導体ＩＣ３００と重なる位置に設けられたビア導体２５２を介して、半導体ＩＣ３００の端子電極に接続される。これに対し、配線パターン２２２は、平面視で半導体ＩＣ３００のエッジと重なる位置に設けられたビア導体２５３に接続されている。ビア導体２５３は、半導体ＩＣ３００の主面３１０及び側面３２３，３２４と接している。

導体層Ｌ３は、配線パターン２３１を含んでいる。配線パターン２３１の一部は、絶縁層１１２，１１３を貫通して設けられた複数のビア導体２５４を介して、導体層Ｌ２の配線パターン２２１又は２２２に接続されている。ビア導体２５３は、平面視で半導体ＩＣ３００と重ならない位置に配置されている。

導体層Ｌ４は、配線パターン２４１を含んでいる。配線パターン２４１の一部は、絶縁層１１１を貫通して設けられた複数のビア導体２５５を介して、導体層Ｌ３の配線パターン２３１に接続されている。また、配線パターン２４１のうち、ソルダーレジスト１２２で覆われていない部分は、端子電極Ｅ１１～Ｅ１４を構成する。

図２は、本実施形態による半導体ＩＣ内蔵回路基板１００をマザーボード１０に実装した状態を示す模式的な断面図である。図２に示すように、半導体ＩＣ内蔵回路基板１００は、下面１０２がマザーボード１０と向かい合うよう搭載され、マザーボード１０に設けられたランドパターン１１～１４と半導体ＩＣ内蔵回路基板１００の外部端子Ｅ１１～Ｅ１４がハンダ２０を介してそれぞれ接続される。ランドパターン１１，１４は、半導体ＩＣ内蔵回路基板１００に電源電位（典型的にはグランド電位）を与える端子であるとともに、半導体ＩＣ３００が発する熱を外部に放出するための放熱用の端子として用いられる。

図３は、半導体ＩＣ３００の主面３１０の構造を説明するための模式的な断面図である。

図３に示すように、半導体ＩＣ３００の主面３１０は、中央部に位置する有効領域３１１と、エッジを含む外周部に位置する非有効領域３１２を有する。エッジとは、主面３１０と、主面３１０に対して垂直な側面３２１～３２４との境界である。側面３２１，３２２はｘ方向に延在し、側面３２３，３２４はｙ方向に延在する。

ここで、有効領域３１１とは、トランジスタなどの回路素子や配線などが形成された領域である。図３に示す例では、有効領域３１１に９つの端子電極３０１～３０９が形成されている。これに対し、非有効領域３１２とは、回路素子や配線などが形成されていない非活性な領域である。非有効領域３１２は、いわゆるダイシングストリートの残余部分である。つまり、半導体ＩＣ３００の製造プロセスにおいては、図４に示すように、シリコンウェーハの状態で多数の半導体ＩＣ３００を同時に作製し、このシリコンウェーハをダイシングストリート３１に沿ってｘ方向及びｙ方向に切断することにより個片化される。その際、ダイシングストリート３１の幅は、使用するブレード３２の幅よりも所定のマージン分だけ広く設計されることから、個片化された半導体ＩＣ３００の外周部には、ダイシングストリート３１の残余部分が生じる。この部分が非有効領域３１２である。半導体ＩＣ３００の側面３２１～３２４も非有効領域である。

図５は、半導体ＩＣ３００の主面とビア導体２５３の位置関係を説明するための部分拡大図である。

図５に示すように、ビア導体２５３は、主面３１０の有効領域３１１と重なることなく、一部が非有効領域３１２と重なるように配置される。このため、ビア導体２５３が有効領域３１１に形成された回路素子や配線などに影響を与えることはない。図５に示す例では、ビア導体２５３の一部が非有効領域３１２と重なり、残りの部分が半導体ＩＣ３００と重なりを有していない。ビア導体２５３のうち、非有効領域３１２と重なる部分は非有効領域３１２と接触し、残りの部分は半導体ＩＣ３００の側面３２４と接触する。これにより、半導体ＩＣ３００が発する熱は、非有効領域３１２及び側面３２４と接するビア導体２５３を介して、配線パターン２２２へと効率よく放熱される。そして、配線パターン２２２に伝わった熱は、ビア導体２５４、配線パターン２３１、ビア導体２５５、配線パターン２４１を介して、マザーボード１０に放熱される。図５には示されていないが、
半導体ＩＣ３００の側面３２１～３２３も、他のビア導体２５３と接触している。

このように、本実施形態による半導体ＩＣ内蔵回路基板１００は、半導体ＩＣ３００の非有効領域３１２及び側面３２１～３２４と接するビア導体２５３を備えていることから、半導体ＩＣ３００の裏面３３０と接するサーマルビアなどを形成することなく、シンプルな構造にて高い放熱性を確保することが可能となる。

さらに、図６に示すように、導体層Ｌ２と導体層Ｌ３を接続するビア導体２５４が埋め込まれるビア２５４ａは、深さ方向に径が縮小する形状を有するとともに、導体層Ｌ２側に位置する区間Ｓ１の形状と、導体層Ｌ３側に位置する区間Ｓ２の形状が互いに異なっていても構わない。図６に示す例では、区間Ｓ１よりも区間Ｓ２の方がビア２５４ａの内壁の角度が垂直に近い。言い換えれば、区間Ｓ１における単位深さ当たりの径の縮小量は、区間Ｓ２における単位深さ当たりの径の縮小量よりも大きい。ビア２５４ａをこのような形状とすれば、区間Ｓ１の内壁と絶縁層１１３の表面が成す角度θ１が大きくなることから、ビア２５４ａのエッジ部分における導体層Ｌ２のカバレッジ性が高められ、結果としてビア導体２５４の接続信頼性が高められる。

これに対し、破線Ｃで示すように、ビア２５４ａの全体が区間Ｓ２と同じ形状を有している場合、ビア２５４ａのエッジ部分における角度θ２が小さくなり、この部分における導体層Ｌ２の膜厚が薄くなるか、或いは、この部分において断線が生じる可能性がある。このような問題は、ビア２５４ａを上記の形状とすることにより、解決することが可能となる。尚、図６に示す形状は、ビア２５４ａを導体層Ｌ２側から形成した場合に得られる形状であり、ビア２５４ａを導体層Ｌ３側から形成した場合には、区間Ｓ１と区間Ｓ２の上下位置が図６とは逆になる。

区間Ｓ１の形状は、図７に示すように湾曲していても構わない。つまり、深さ位置が深くなるに従って、区間Ｓ１における単位深さ当たりの径の縮小量が増加する形状であっても構わない。これによれば、ビア２５４ａのボリュームを増大することが可能となる。

また、ビア２５４ａを図６又は図７に示す形状とすれば、図８に示すように、半導体ＩＣ３００とビア２５４ａの距離を短縮することができ、これにより半導体ＩＣ内蔵回路基板１００の平面サイズを小型化することが可能となる。つまり、破線Ｄで示すように、ビア２５４ａの上端における径を固定しつつ内壁を直線的とした場合、半導体ＩＣ３００を図８に示す位置に配置することはできず、ビア２５４ａからより離れた位置に配置する必要があるのに対し、ビア２５４ａを図６又は図７に示す形状とすれば、半導体ＩＣ３００をビア２５４ａにより近づけて配置することが可能となる。このような効果を得るためには、半導体ＩＣ３００の厚みを区間Ｓ２の深さ未満に薄型化するとともに、半導体ＩＣ３００の深さ位置を区間Ｓ２の範囲内に設定すればよい。

次に、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法について説明する。

図９～図２０は、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。

まず、図９に示すように、ガラス繊維などの芯材を含む絶縁層１１１の両面にＣｕ箔等からなる導体層Ｌ３，Ｌ４が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。絶縁層１１１に含まれる芯材の厚みは、ハンドリングを容易にするための適度な剛性を確保するため、４０μｍ以上であることが望ましい。なお、導体層Ｌ３，Ｌ４の材質については特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらの中でも、導電率やコストの観点からＣｕを用いることが好ましい。後述する他の導体層Ｌ１，Ｌ２についても同様である。

また、絶縁層１１１に用いる樹脂材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、ガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料を用いることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。さらに、絶縁層１１１に含まれる芯材としては、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料を挙げることができる。後述する他の絶縁層１１２～１１４についても同様である。

次に、図１０に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ３をパターニングすることにより、配線パターン２３１を形成する。さらに、配線パターン２３１を埋め込むよう、絶縁層１１１の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層１１２を形成する。

次に、図１１に示すように、絶縁層１１２上に半導体ＩＣ３００を載置する。半導体ＩＣ３００は、主面３１０が上側を向くよう、フェースアップ方式で搭載される。上述の通り、半導体ＩＣ３００は薄型化されていても構わない。具体的には、半導体ＩＣ３００の厚さは、例えば２００μｍ以下、より好ましくは５０～１００μｍ程度とされる。この場合、コスト的にはウエハーの状態で多数の半導体ＩＣ３００に対して一括して加工する事が望ましく、加工順序は裏面を研削し、その後ダイシングにより個別の半導体ＩＣ３００に分離することができる。その他の方法として、研磨処理によって薄くする前にダイシングによって個別の半導体ＩＣ３００に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によって半導体ＩＣ３００の主面を覆った状態で裏面を研磨することもできる。従って、絶縁膜研削、電子部品裏面研削、ダイシングの順序は多岐に亘る。さらに、半導体ＩＣ３００の裏面の研削方法としては、エッチング、プラズマ処理、レーザー処理、ブラスト加工、グラインダーによる研磨、バフ研磨、薬品処理等による粗面化方法が挙げられる。これらの方法によれば、半導体ＩＣ３００を薄型化することができるだけでなく、絶縁層１１２に対する密着性を向上させることも可能となる。

次に、図１２に示すように、半導体ＩＣ３００を覆うように絶縁層１１３及び導体層Ｌ２を形成する。絶縁層１１３の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層Ｌ２とともに硬化成形することが好ましい。絶縁層１１３は、半導体ＩＣ３００の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。これにより、絶縁層１１３と、導体層Ｌ２、絶縁層１１２及び半導体ＩＣ３００との密着性が向上する。

次に、図１３に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ２の一部をエッチングにより除去することにより、絶縁層１１３を露出させる開口部２６１～２６３を形成する。このうち、開口部２６１は端子電極３０４～３０６（３０１～３０９）と重なる位置に形成され、開口部２６２は有効領域３１１と重なることなく非有効領域３１２と重なる位置に形成され、開口部２６３は半導体ＩＣ３００と重ならず、且つ、導体層Ｌ３の配線パターン２３１と重なる位置に形成される。

図２１は、開口部２６１，２６２の位置を説明するための平面図である。

図２１に示すように、開口部２６１は、端子電極３０１～３０９と重なる位置に設けられ、開口部２６２は半導体ＩＣ３００のエッジに沿って設けられる。開口部２６２は、非有効領域３１２だけでなく、半導体ＩＣ３００と重ならない位置にも形成される。開口部２６２の形状は、半導体ＩＣ３００のエッジに沿った形状であり、したがって側面３２１，３２２に対応する部分はｘ方向に延在し、側面３２３，３２４に対応する部分はｙ方向に延在する。また、一部の開口部２６２については、ｘ方向に延在する側面（例えば側面３２１）とｙ方向に延在する側面（例えば側面３２４）に亘って連続的に設けられる。

次に、図１４に示すように、開口部２６３の中心部分に対してレーザー加工を行うことにより、絶縁層１１２，１１３にビアＣを形成する。ビアＣは、図６に示した破線Ｃに対応している。つまり、ビアＣの全体が区間Ｓ２と同じ形状を有している。ここで、レーザー光は開口部２６３の全体に照射するのではなく、開口部２６３の中心部分にのみ照射することにより、リング状の未加工領域を残しておく。

次に、図１５に示すように、導体層Ｌ２をマスクとして全体的にブラスト加工を行うことにより、導体層Ｌ２で覆われていない部分における絶縁層１１３を除去する。これにより、導体層Ｌ２の開口部２６１に対応する位置には、絶縁層１１３にビア２５２ａが形成され、端子電極３０４～３０６（３０１～３０９）が露出する。同様に、導体層Ｌ２の開口部２６２に対応する位置には、絶縁層１１３にビア２５３ａが形成され、半導体ＩＣ３００の非有効領域３１２及び側面３２１，３２２（３２１～３２４）が露出する。側面３２１～３２４の露出量については、ブラスト加工を行う時間によって制御することが可能である。このとき、ブラスト粒子によって露出面が粗化されることから、後のめっき銅との密着性向上を図ることができる。この点から、本工程は、レーザー加工よりもブラスト加工によって行うことが望ましい。さらに、導体層Ｌ２の開口部２６３に対応する位置においては、ビアＣの上部における径がブラスト加工によって拡大し、図６に示した区間Ｓ１，Ｓ２を有するビア２５４ａが形成される。このように、ビア２５４ａは、レーザー加工を行った後、さらにブラスト加工を行うことによって、図６に示した区間Ｓ１，Ｓ２を有する形状とすることができる。したがって、区間Ｓ１の形状は主にブラスト加工に起因し、区間Ｓ２の形状は主にレーザー加工に起因する。

次に、図１６に示すように、無電解メッキ及び電解メッキを施すことにより、ビア導体２５２～２５４を形成する。ビア導体２５２～２５４は、それぞれビア２５２ａ～２５４ａの内部に埋め込まれる。このうち、ビア導体２５３は、半導体ＩＣ３００の非有効領域３１２及び側面３２１，３２２（３２１～３２４）と直接接している。

次に、図１７に示すように、導体層Ｌ２を公知の手法によってパターニングすることにより、配線パターン２２１，２２２を形成する。その後、導体層Ｌ２を埋め込むよう、絶縁層１１４と導体層Ｌ１が積層されたシートを真空熱プレスする。絶縁層１１４に用いる材料及び厚みは、絶縁層１１１と同じであっても構わない。

図２２は、配線パターン２２１，２２２のパターン形状を説明するための平面図である。

図２２に示すように、配線パターン２２１は、端子電極３０１～３０９の直上に形成される部分だけでなく、端子電極３０１，３０３，３０８，３０９の直上から半導体ＩＣ３００と重ならない位置まで延在する導出部分２２１ａを有している。一方、配線パターン２２２は、配線パターン２２１が設けられない領域のほぼ全面に形成される。図２２に示すように、平面視で、配線パターン２２１の導出部分２２１ａが半導体ＩＣ３００のエッジを横切る位置においては、ビア導体２５３が形成されていない。これにより、ビア導体２５３と配線パターン２２１の導出部分２２１ａとの干渉が防止されている。図２２には、ビア導体２５４の位置も示されている。図２２に示すように、ビア導体２５４は配線パターン２２１又は２２２に接続されている。

次に、図１８に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４の一部をエッチングにより除去することにより、絶縁層１１４を露出させる開口部２７１，２７２と、絶縁層１１４を露出させる開口部２７３を形成する。このうち、開口部２７１は配線パターン２２１と重なる位置に形成され、開口部２７２は配線パターン２２２と重なる位置に形成され、開口部２７３は配線パターン２３１と重なる位置に形成される。図２３は、開口部２７１，２７２の位置を説明するための平面図である。図２３に示すように、開口部２７１は配線パターン２２１と重なる位置に設けられ、開口部２７２は配線パターン２２２と重なる位置に設けられる。図２３には、ビア導体２５４の位置も示されている。

次に、図１９に示すように、開口部２７１～２７３に対して公知のブラスト加工やレーザー加工を行うことにより、導体層Ｌ１で覆われていない部分における絶縁層１１４を除去するとともに、導体層Ｌ４で覆われていない部分における絶縁層１１１を除去する。これにより、導体層Ｌ１の開口部２７１に対応する位置には、絶縁層１１４にビア２５１ａが形成され、配線パターン２２１が露出する。また、導体層Ｌ１の開口部２７２に対応する位置には、絶縁層１１４にビア２５６ａが形成され、配線パターン２２２が露出する。さらに、導体層Ｌ４の開口部２７３に対応する位置には、絶縁層１１１にビア２５５ａが形成され、配線パターン２３１が露出する。

次に、図２０に示すように、無電解メッキ及び電解メッキを施すことにより、ビア２５１ａ，２５６ａ，２５５ａの内部にそれぞれビア導体２５１，２５６，２５５を形成する。その後、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４をパターニングすることによって、図１に示したように、導体層Ｌ１に配線パターン２１１を形成し、導体層Ｌ４に配線パターン２４１を形成する。そして、所定の平面位置にソルダーレジスト１２１，１２２を形成すれば、本実施形態による半導体ＩＣ内蔵回路基板１００が完成する。

このように、本実施形態においては、放熱に寄与する構造、つまり半導体ＩＣ３００と接するビア導体２５３を別プロセスによって形成するのではなく、信号用または電源用のビア導体２５２，２５４を形成するためのプロセスと同時に形成していることから、より少ない工程数にて半導体ＩＣ内蔵回路基板１００を作製することが可能となる。しかも、ビア２５３ａの形成においては、ブラスト加工を行っていることから、半導体ＩＣ３００のエッジに沿った形状を有する複数のビア２５３ａを同時に形成することができる。

図２４は、変形例による半導体ＩＣ内蔵回路基板１００Ａの構造を説明するための模式的な断面図である。

図２４に示すように、変形例による半導体ＩＣ内蔵回路基板１００Ａは、ビア導体２５４が半導体ＩＣ３００の側面３２１，３２２（３２１～３２４）と接している点において、上述した半導体ＩＣ内蔵回路基板１００と相違している。その他の基本的な構成は、上述した半導体ＩＣ内蔵回路基板１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ビア導体２５４は、半導体ＩＣ３００の側面３２１～３２４だけでなく、主面３１０の非有効領域３１２にも接している。つまり、本変形例では、上述したビア導体２５３の代わりに貫通型のビア導体２５４が用いられる。このように、半導体ＩＣ内蔵回路基板１００Ａにおいては、絶縁層１１２，１１３を貫通するビア導体２５４が半導体ＩＣ３００の側面３２１～３２４と接していることから、半導体ＩＣ３００が発する熱は、ビア導体２５４を介して下層の導体層Ｌ３，Ｌ４へと速やかに放熱される。その結果、より高い放熱特性を得ることが可能となる。

このようなビア導体２５４は、図２５に示すように、導体層Ｌ２に形成する開口部２６３の一部を半導体ＩＣ３００の非有効領域３１２と重ね、この状態で開口部２６３の中心部分に対してレーザー加工を行うことによりビアＣを形成した後、上述した実施形態と同様、ブラスト加工及びメッキ加工を行うことによって形成することができる。この場合、上記実施形態と比べ、半導体ＩＣ３００の側面３２１～３２４がブラスト加工に晒される時間が長くなることから、半導体ＩＣ３００の側面３２１～３２４がブラスト加工によってさらに粗面化する。その結果、半導体ＩＣ３００の側面３２１～３２４とビア導体２５４の密着性が向上するとともに、接触面積の増大によって放熱効率をさらに高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、ビア導体２５３又は２５４が半導体ＩＣ３００の非有効領域３１２及び側面３２１～３２４と接しているが、本発明において、ビア導体２５３又は２５４が半導体ＩＣ３００の側面３２１～３２４と接していることは必須でなく、少なくとも、非有効領域３１２と接していれば足りる。しかしながら、より高い放熱特性を得るためには、上記実施形態のように、ビア導体２５３又は２５４を半導体ＩＣ３００の非有効領域３１２及び側面３２１～３２４の両方と接触させることが好ましい。

１０ マザーボード
１１～１４ ランドパターン
２０ ハンダ
３１ ダイシングストリート
３２ ブレード
１００，１００Ａ 半導体ＩＣ内蔵回路基板
１０１ 半導体ＩＣ内蔵回路基板の下面
１０２ 半導体ＩＣ内蔵回路基板の上面
１１１～１１４ 絶縁層
１２１，１２２ ソルダーレジスト
２１１，２１２，２２１，２２２，２３１，２４１ 配線パターン
２２１ａ 導出部分
２５１～２５６ ビア導体
２５１ａ～２５６ａ ビア
２６１～２６３，２７１～２７３ 開口部
３００ 半導体ＩＣ
３０１～３０９ 端子電極
３１０ 半導体ＩＣの主面
３１１ 有効領域
３１２ 非有効領域
３２１～３２４ 半導体ＩＣの側面
３３０ 半導体ＩＣの裏面
Ｃ ビア
Ｅ１１～Ｅ１４，Ｅ２１～Ｅ２５ 外部端子
Ｌ１～Ｌ４ 導体層
Ｓ１，Ｓ２ 区間

Claims (8)

1. 複数の絶縁層と、複数の導体層と、前記複数の絶縁層の少なくとも一つに埋め込まれた半導体ＩＣとを備え、
   前記半導体ＩＣは、前記複数の絶縁層の前記少なくとも一つによって覆われ、複数の端子電極が設けられた主面と、前記複数の絶縁層の前記少なくとも一つによって覆われ、前記主面に対して垂直な側面とを有し、
   前記半導体ＩＣの前記主面は、前記側面との境界であるエッジを含む外周部に位置する非有効領域を有し、
   前記複数の絶縁層の前記少なくとも一つには、前記非有効領域を露出させるビアが設けられており、
   前記ビアには、前記非有効領域と接するビア導体が埋め込まれており、
   前記複数の導体層の少なくとも一つは、前記ビア導体に接続されている、半導体ＩＣ内蔵基板。
2. 前記ビアは、平面視で前記エッジに沿った形状を有している、請求項１に記載の半導体ＩＣ内蔵基板。
3. 前記エッジは、第１の方向に延在する第１のエッジと、前記第１の方向と直交する第２の方向に延在する第２のエッジを含み、
   前記ビアは、平面視で前記第１及び第２のエッジに沿った連続的な形状を有している、請求項２に記載の半導体ＩＣ内蔵基板。
4. 前記ビアは、前記半導体ＩＣの前記側面をさらに露出させ、
   前記ビア導体は、前記半導体ＩＣの前記側面とさらに接する、請求項１乃至３のいずれか一項に記載の半導体ＩＣ内蔵基板。
5. 前記ビアは、前記複数の絶縁層の前記少なくとも一つを貫通して設けられ、
   前記複数の導体層は、前記複数の絶縁層の前記少なくとも一つを挟むように設けられた第１及び第２の導体層を含み、
   前記ビア導体は、前記第１の導体層と前記第２の導体層を接続する、請求項４に記載の半導体ＩＣ内蔵基板。
6. 前記半導体ＩＣの前記側面が粗面化されている、請求項４又は５に記載の半導体ＩＣ内蔵基板。
7. 複数の端子電極が設けられた主面と、前記主面に対して垂直な側面とを有する半導体ＩＣであって、前記主面は、前記側面との境界であるエッジを含む外周部に位置する非有効領域を有する、前記半導体ＩＣの前記主面を絶縁層で覆う工程と、
   前記絶縁層に前記非有効領域を露出させるビアを形成する工程と、
   前記ビアに、前記非有効領域と接し、且つ、前記絶縁層上に設けられた導体層に接続されたビア導体を埋め込む工程と、を備える半導体ＩＣ内蔵基板の製造方法。
8. 前記ビアを形成する工程をブラスト加工によって行うことを特徴とする請求項７に記載の半導体ＩＣ内蔵基板の製造方法。

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