JP5080234B2 - 配線基板およびその製造方法 - Google Patents
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Description
本発明は、配線基板およびその製造方法に関し、さらに詳細には、変形の防止もしくは変形量の低減が可能な多層構造の配線基板およびその製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化及び小型化が進められており、これに伴い半導体装置も高密度化され、多ピン化及び小型化が図られている。このように多ピン化及び小型化された半導体装置を実装可能とする基板として、ビルドアップ法を利用した多層配線基板が提供されている。
この種の多層配線基板は、ガラス布銅張積層板等の補強部材をコア層とし、この両面に絶縁層と配線層を交互に形成した構成とされている（特許文献１参照）。図１１は、この種の多層配線基板１１０の一例の概略構成を示す断面図である。同図に示すように多層配線基板１１０は、スルーホール１１２が形成されたコア基板１１１の両面に絶縁層１１３及び配線層１１４が積層形成された構成とされている。コア基板１１１の上下に形成されている配線層１１４は、スルーホール１１２により電気的に接続された構成とされている。
ところで、多層配線基板として形成される実装基板の薄型化に伴う剛性の低下によって、半導体デバイス等の電子部品が当該実装基板に搭載された際に電子部品および多層配線基板各々の持つ弾性体としての特性が複合し、結果として電子部品実装後の配線基板に変形が生じる場合がある。
配線基板に、特に反りの変形が発生すると、電子部品実装工程中の設備内における自動基板搬送時に、当該変形を原因とする搬送不良や基板破壊等の障害が発生し得る。半導体パッケージに対するより一層の小型化が要請されている昨今、配線基板の厚さが薄くなるにつれて、障害発生傾向が特に顕著となっており、基板厚の薄型化による電気的性能の向上およびパッケージ・コストの減少を図ろうとするうえでの障害となっている。
配線基板に、特に反りの変形が発生すると、電子部品実装工程中の設備内における自動基板搬送時に、当該変形を原因とする搬送不良や基板破壊等の障害が発生し得る。半導体パッケージに対するより一層の小型化が要請されている昨今、配線基板の厚さが薄くなるにつれて、障害発生傾向が特に顕著となっており、基板厚の薄型化による電気的性能の向上およびパッケージ・コストの減少を図ろうとするうえでの障害となっている。
本発明は、上記事情に鑑みてなされ、特に、反り等の変形が発生することを防止でき、もしくはその変形量を大幅に低減することが可能な配線基板およびその製造方法を提供し、電子部品実装工程において、配線基板の変形に起因して発生する搬送不良、実装不良を防止することを目的とする。
本発明は、以下に記載するような解決手段により、前記課題を解決する。
本発明に係る配線基板は、コア層の少なくとも一面側に、該コア層と熱膨張率の異なる絶縁層および配線層が積層されてなり、該積層された層の表面層上に電子部品が実装される複数の実装領域が所定の間隔を置いて形成されている配線基板であって、前記コア層が、前記実装領域ごと、もしくは複数の実装領域にわたる実装領域群に対応して分割され、且つ互いに隣接するコア層間の隙間には、前記絶縁層を構成する絶縁材料が充填されており、前記隙間部分の前記絶縁層には、該絶縁層を厚さ方向に貫通する切込部もしくは孔部の少なくとも一方が設けられることを特徴とする。
また、前記表面層には、前記隙間に対応する位置に、溝部が設けられることを特徴とする。
また、前記配線基板の外周縁に対して直角方向に、前記隙間に沿って、切込部もしくは孔部の少なくとも一方が設けられることを特徴とする。
本発明に係る配線基板の製造方法は、コア層の少なくとも一面側に、該コア層と熱膨張率の異なる絶縁層および配線層が積層されてなり、該積層された層の表面層上に電子部品が実装される複数の実装領域が所定の間隔を置いて形成されている配線基板の製造方法であって、一枚のシート状の板体の少なくとも一面側に、実装される電子部品の各々に対応する配線パターンを形成し、該配線パターンごと、もしくは複数の配線パターンにわたって前記板体を分割して複数片のコア層を形成する工程と、一枚のシート状の絶縁体の一面側に、前記コア層の各々を配設する工程と、前記コア層上に絶縁層を形成し、該コア層間の隙間に該絶縁層を形成する絶縁材料を充填する工程と、前記隙間部分の絶縁層に、該絶縁層を厚さ方向に貫通する切込部もしくは孔部の少なくとも一方を形成する工程と、を備えることを特徴とする。
また、前記表面層の、前記隙間に対応する位置に、溝部を形成する工程を備えることを特徴とする。
また、前記配線基板の外周縁に対して直角方向に、前記隙間に沿って、切込部もしくは孔部の少なくとも一方を形成する工程を備えることを特徴とする。
開示の配線基板によれば、一般的に高剛性であるコア層に対して、隣接コア層間の隙間に相対的に低剛性である絶縁層形成材料による充填部が設けられることにより、配線基板に発生する変形を当該部位が吸収もしくは低減する作用が生じる。その結果、配線基板に変形が発生することの防止、もしくは変形量の低減が可能となる。
また、溝部が設けられて、隙間の部位における基板厚さが減少されることにより、当該隙間の部位における剛性を低下させることができ、配線基板に変形が発生することの防止、もしくは変形量の低減が可能となる。
また、切込部もしくは孔部が設けられる箇所においては隣接コア層同士が切り離された状態となって、配線基板を変形形状に保持しようとする作用を生じさせない、もしくはそのような作用が解放され、一方、切込部もしくは孔部が設けられていない箇所においては、隣接コア層間の隙間に充填される絶縁層形成材料に応力集中が生じ、配線基板が受ける重力等によって、基板形状が平板状に戻ろうとする作用が得られ易くなることによって、配線基板に変形が発生することの防止、もしくは変形量の低減が可能となる。
開示の配線基板の製造方法によれば、コア層が実装領域ごともしくは複数の実装領域にわたる実装領域群に対応して分割され、且つ互いに隣接するコア層との隙間に表面層もしくは中間層を構成する絶縁材料が充填されている配線基板を製造することが可能となる。
また、隣接コア層間の隙間と面直方向において一致する位置の表面に溝部が設けられて、変形防止効果がより顕著な配線基板を得ることが可能となる。
また、隣接コア層間の隙間と面直方向において一致する位置に切込部もしくは孔部の少なくとも一方が設けられ、変形防止効果がより顕著な配線基板を得ることが可能となる。
以下、図面を参照して、本発明の実施の形態について詳しく説明する。図１は、本発明の実施の形態に係る配線基板１の例を示す概略図（平面図）である。図２は、図１の配線基板１の断面図（隙間９近傍の一部拡大図）である。図３は、本発明の第二の実施の形態に係る配線基板１の例を示す概略図（平面図）である。図４は、図３の配線基板１の断面図（隙間９近傍の一部拡大図）である。図５は、本発明の第三の実施の形態に係る配線基板１の例を示す概略図（平面図）である。図６は、図５の配線基板１の断面図（隙間９近傍の一部拡大図）である。図７は、図５の配線基板１の変形例を示す概略図（平面図）である。図８は、本発明の実施の形態に係る配線基板１（特にコア層１０）の製造方法を説明する説明図である。図９は、本発明の実施の形態に係る配線基板１の製造方法を説明する説明図である。図１０は、本発明の実施の形態に係る配線基板１の製造方法により製造される配線基板１の例を示す概略図である。なお、図面の符号に関して、符号５は符号５ａ、５ｂ、・・・の総称として用いる（他の符号について同じ）。
配線基板１は、コア層１０に表面層３が積層されて形成される。ここで、表面層３は、配線層が積層された絶縁層であって、配線基板１の表面を形成する層として積層されたものをいう。なお表面層３は、所定位置がソルダーレジスト５２、５９で被覆される。
本実施の形態に係る配線基板１として、図２の断面図（一部拡大図）に示すように、コア層１０の両面にそれぞれ中間層４、表面層３が積層された多層配線基板を例にとり説明する。中間層４は、表面層３と同様に、配線層が積層された絶縁層であり、本実施例では上下に一層ずつの構成としているが、必要に応じて複数の中間層４が積層される。
なお、配線基板１は上記構成に限定されるものではなく、中間層４を設けない構成であってもよく、また、コア層１０の一面側のみに積層される構成であってもよい。
本実施の形態に係る配線基板１として、図２の断面図（一部拡大図）に示すように、コア層１０の両面にそれぞれ中間層４、表面層３が積層された多層配線基板を例にとり説明する。中間層４は、表面層３と同様に、配線層が積層された絶縁層であり、本実施例では上下に一層ずつの構成としているが、必要に応じて複数の中間層４が積層される。
なお、配線基板１は上記構成に限定されるものではなく、中間層４を設けない構成であってもよく、また、コア層１０の一面側のみに積層される構成であってもよい。
配線基板１の構成についてより詳しく説明すると、コア層１０の上層として配線層１１が積層され、配線層１１の上層として絶縁層１２が積層される。さらに絶縁層１２の上層として配線層１３が積層される。同様に、配線層１３の上層として絶縁層１４が積層され、絶縁層１４の上層として配線層１５が積層される。なお、絶縁層１４および配線層１５の所定位置がソルダーレジスト５９で被覆される。
一方、コア層１０の下層として配線層２１が積層され、配線層２１の下層として絶縁層２２が積層される。さらに絶縁層２２の下層として配線層２３が積層される。同様に、配線層２３の下層として絶縁層２４が積層され、絶縁層２４の下層として配線層２５が積層される。なお、絶縁層２４および配線層２５の所定位置がソルダーレジスト５２で被覆される。
なお、「配線層」なる用語は、層間接続を行う「ヴィア」と所定形状に形成された「配線パターン」とを合わせて指すものとする。配線層１３を例にとれば、符号１３ａで示されるヴィアと、符号１３ｂで示される配線パターンとを備える。
一方、コア層１０の下層として配線層２１が積層され、配線層２１の下層として絶縁層２２が積層される。さらに絶縁層２２の下層として配線層２３が積層される。同様に、配線層２３の下層として絶縁層２４が積層され、絶縁層２４の下層として配線層２５が積層される。なお、絶縁層２４および配線層２５の所定位置がソルダーレジスト５２で被覆される。
なお、「配線層」なる用語は、層間接続を行う「ヴィア」と所定形状に形成された「配線パターン」とを合わせて指すものとする。配線層１３を例にとれば、符号１３ａで示されるヴィアと、符号１３ｂで示される配線パターンとを備える。
ここで、各層を形成する材料について説明する。
先ず、コア層１０は一例として、プリプレグ材を用いて形成される。プリプレグ材とは、カーボン、ガラス等の繊維補強材に熱硬化性樹脂（エポキシ系樹脂等）を含浸させた成形用材料であり、熱硬化後の剛性が一般的なビルドアップ樹脂材料よりも高いという特徴を有する。
次いで、表面層３および中間層４を構成する絶縁層は一例として、熱硬化性を有するエポキシ系のビルドアップ樹脂材料を用いて形成される。
また、表面層３および中間層４を構成する配線層は一例として、導電性材料である銅（Ｃｕ）を用いて形成される。
このように、コア層と表面層（または表面層および中間層）とが熱膨張率の異なる材料により形成されること、および基板そのものの薄型化等を原因として、製造された配線基板１には変形（特に反り）が発生するという課題が生じ得る。
先ず、コア層１０は一例として、プリプレグ材を用いて形成される。プリプレグ材とは、カーボン、ガラス等の繊維補強材に熱硬化性樹脂（エポキシ系樹脂等）を含浸させた成形用材料であり、熱硬化後の剛性が一般的なビルドアップ樹脂材料よりも高いという特徴を有する。
次いで、表面層３および中間層４を構成する絶縁層は一例として、熱硬化性を有するエポキシ系のビルドアップ樹脂材料を用いて形成される。
また、表面層３および中間層４を構成する配線層は一例として、導電性材料である銅（Ｃｕ）を用いて形成される。
このように、コア層と表面層（または表面層および中間層）とが熱膨張率の異なる材料により形成されること、および基板そのものの薄型化等を原因として、製造された配線基板１には変形（特に反り）が発生するという課題が生じ得る。
ここで、本発明の特徴的構成として、図１の平面図に示すように、コア層が、電子部品が実装される実装領域ごと、もしくは複数の実装領域にわたる実装領域群に対応して分割されている構成を備える。なお、図１の平面図は多層に積層された配線基板において、各構成要素の面直方向（各層の面に垂直な方向）の相互位置関係が把握可能なように便宜的な記載とした。
一例として、電子部品２の実装領域は図中の符号５で示される矩形の領域である。したがって、コア層の分割方法として、例えば５ａ〜５ｈのように実装領域ごとに対応させて、１０ａ〜１０ｈのようにコア層を設けてもよく、また、例えば４箇所の実装領域にわたる実装領域群となる６ａ〜６ｄにそれぞれ対応させて、１０ｉ〜１０ｌのようにコア層を設けてもよく、さらに、例えば１６箇所の実装領域にわたる実装領域群となる７ａ、７ｂにそれぞれ対応させて、１０ｍ、１０ｎのようにコア層を設けてもよい。
一例として、電子部品２の実装領域は図中の符号５で示される矩形の領域である。したがって、コア層の分割方法として、例えば５ａ〜５ｈのように実装領域ごとに対応させて、１０ａ〜１０ｈのようにコア層を設けてもよく、また、例えば４箇所の実装領域にわたる実装領域群となる６ａ〜６ｄにそれぞれ対応させて、１０ｉ〜１０ｌのようにコア層を設けてもよく、さらに、例えば１６箇所の実装領域にわたる実装領域群となる７ａ、７ｂにそれぞれ対応させて、１０ｍ、１０ｎのようにコア層を設けてもよい。
隣接する一のコア層と他のコア層との間は、図２の断面図（一部拡大図）に示すように、隙間９が設けられる。本実施例においては、隙間９は絶縁層１２の形成材料によって充填される構成を備える。
ここで、隙間９は、完全にコア層を分断するものではなく、当該隙間９により複数の実装領域ごとに分けられたコア層は、所定部分が連結部（後述の分割工程により分割されないコア層部分）により連結されている構成である。なお、隙間９の幅（面内方向における隣接コア層間の間隔）は特に限定されず、配線基板１の厚さ等に応じて適切に設定される。
ここで、隙間９は、完全にコア層を分断するものではなく、当該隙間９により複数の実装領域ごとに分けられたコア層は、所定部分が連結部（後述の分割工程により分割されないコア層部分）により連結されている構成である。なお、隙間９の幅（面内方向における隣接コア層間の間隔）は特に限定されず、配線基板１の厚さ等に応じて適切に設定される。
前記のごとく高剛性であるコア層に対して、隣接コア層間の隙間に相対的に低剛性である絶縁層形成材料による充填部が設けられることによって、配線基板１に凸状反りに代表される変形が発生することの防止、もしくは変形量を大幅に低減する効果が達成される。
さらに、第二の実施の形態に係る配線基板１の構成として、図３の平面図に示すように、表面層３は、隙間９と面直方向において一致する位置の一部もしくは全部の表面に、溝部３１が設けられる。
本実施例においては、隙間９と面直方向において一致する位置の全部に、溝部３１が設けられる構成としたが（図３参照）、所定の箇所のみに設ける構成としてもよい。ここで、図３は、説明のために、異なる大きさのコア層が併存する便宜的な記載とした。
なお、溝部３１の幅および深さは特に限定されず、配線基板１の厚さ等に応じて適切に設定される。また、溝形状も特に限定されず、形成方法によって、Ｕ字状、Ｖ字状等様々な形状となり得る。
本実施例においては、隙間９と面直方向において一致する位置の全部に、溝部３１が設けられる構成としたが（図３参照）、所定の箇所のみに設ける構成としてもよい。ここで、図３は、説明のために、異なる大きさのコア層が併存する便宜的な記載とした。
なお、溝部３１の幅および深さは特に限定されず、配線基板１の厚さ等に応じて適切に設定される。また、溝形状も特に限定されず、形成方法によって、Ｕ字状、Ｖ字状等様々な形状となり得る。
図４の断面図（一部拡大図）に示すように、溝部３１が設けられることによって、隙間９の部位における基板厚さが減少される。これによって、当該隙間９に充填される絶縁層形成材料の剛性が、第一の実施の形態の構成と比較して、さらに低くなる。そのため、より一層、配線基板１に凸状反りに代表される変形が発生することの防止、もしくは変形量を大幅に低減する効果が達成される。
さらに、第三の実施の形態に係る配線基板１の構成として、図５の平面図に示すように、当該配線基板１における、隙間９と面直方向において一致する位置の一部に、切込部３３もしくは孔部３５の少なくとも一方が設けられる。なお、図５は説明のため、切込部３３および孔部３５の両方が設けられる構成として図示した。
本実施例においては、隙間９と面直方向において一致する位置の一部、より具体的には、配線基板１の外縁部からそれぞれ所定長さ切り込まれた位置まで、切込部３３が設けられる構成とした。また、これと共にもしくはこれに代えて、所定の箇所に孔部３５（貫通孔）を設ける構成としてもよい。孔部３５は図５に示すような矩形に限定されず、一または複数の丸孔で構成してもよい。
なお、切込部３３および孔部３５の面内方向における幅および長さは特に限定されず、配線基板１の厚さ等に応じて適切に設定される。
本実施例においては、隙間９と面直方向において一致する位置の一部、より具体的には、配線基板１の外縁部からそれぞれ所定長さ切り込まれた位置まで、切込部３３が設けられる構成とした。また、これと共にもしくはこれに代えて、所定の箇所に孔部３５（貫通孔）を設ける構成としてもよい。孔部３５は図５に示すような矩形に限定されず、一または複数の丸孔で構成してもよい。
なお、切込部３３および孔部３５の面内方向における幅および長さは特に限定されず、配線基板１の厚さ等に応じて適切に設定される。
図６の断面図（一部拡大図）に示すように、切込部３３が設けられる箇所においては隣接コア層同士が切り離された状態となり、配線基板を変形形状に保持しようとする作用を生じさせない、もしくはそのような作用が解放される。一方、切込部３３が設けられていない箇所においては、隣接コア層間の隙間９に充填される絶縁層形成材料に応力集中が生じ、配線基板が受ける重力等によって、基板形状が平板状に戻ろうとする作用が得られ易くなる。
これらによって、第二の実施の形態の構成と比較して、より一層、配線基板１に凸状反りに代表される変形が発生することの防止、もしくは変形量を大幅に低減する効果が達成される。
これらによって、第二の実施の形態の構成と比較して、より一層、配線基板１に凸状反りに代表される変形が発生することの防止、もしくは変形量を大幅に低減する効果が達成される。
一方、図７に示す変形例のように、切込部３３の切り込み開始部位の面取（角取）加工を行うことにより、基板搬送時に搬送装置への引っ掛かりが防止され、搬送不良を防ぐことが可能となる。さらに、配線基板１の四隅の面取（角取）加工を行っておくと一層効果的である。
なお、上記の溝部、切込部、孔部のいずれか二つもしくは三つを組み合わせて設ける構成としても構わない。
続いて、図８〜図１０を用いて本発明に係る配線基板１の製造方法について説明する。ここでは、コア層１０の両面にそれぞれ複数の配線層および絶縁層が積層される多層構造の配線基板１を例にとって説明する。なお、図８〜図１０におけるそれぞれの図は各工程での基板の断面図である。
配線基板１を製造するには、先ず図８（ａ）に示す一枚のシート状からなるコア材料６１を用意する。このコア材料６１は、絶縁材料６２の上面に銅箔６３、下面に銅箔７３を配設した構成とされている。絶縁材料６２は、前記したようにプリプレグ材等により構成されている。
このコア材料６１上には、スクリーン印刷法、感光性樹脂フィルムのラミネート、あるいは塗布法等により、感光性樹脂材料よりなるフォトレジストを形成する。次に、このフォトレジストに対してマスクパターン（不図示）を介して光線を照射し露光させることでパターニングを行い、後述するヴィア１１ａの形成位置に開口部を形成する。
そして、このパターニングされたフォトレジストをマスクとして一面側の銅箔（本実施例では上面の銅箔６３）のエッチングが行われる。その後、フォトレジストを剥離することにより、図８（ｂ）に示すように、ヴィア１１ａの形成位置にレーザ用開口６４が形成される。
続いて、レーザ用開口６４が形成された銅箔６３をマスクとして、レーザ加工が実施され、図８（ｃ）に示されるように、絶縁材料６２に対してヴィア用開口６５が形成される。または、銅箔６３上から直接レーザ加工をして、絶縁材料６２に対してヴィア用開口６５が形成される。
このヴィア用開口６５の表面には、無電解銅めっきにより導電経路となるシード層（不図示）が形成される。このシード層が形成されると、続いて電解銅めっきが実施され、図８（ｄ）に示すように、ヴィア用開口６５内にヴィア１１ａが形成される。
続いて、ヴィア１１ａが形成されたコア材料６１の両面上には、スクリーン印刷法、感光性樹脂フィルムのラミネート、あるいは塗布法等により、感光性樹脂材料よりなるフォトレジストが形成される。次に、このフォトレジストに対してマスクパターン（不図示）を介して光線を照射し露光させることでパターニングを行い、配線パターン１１ｂ、２１ｂの形成位置を除きフォトレジストを除去する。
次に、このパターニングされたフォトレジストをマスクとして銅箔６３のエッチングが行われる。その後、フォトレジストを剥離することにより、図８（ｅ）に示すように、ヴィア１１ａおよび配線パターン１１ｂよりなる配線層１１、ならびにヴィア１１ａに接続された配線パターン２１ｂよりなる配線層２１が形成され、これにより一体構造のコア層１０が製造される。
次に、図８（ｆ）に示すように、一体構造のコア層１０を、電子部品が実装される実装領域ごと、もしくは複数の実装領域にわたる実装領域群に対応する所定の大きさに分割する工程が行われる。本実施例においては打ち抜き加工により分割を行うが、切断加工を用いても構わない。
続いて、上記のようにして分割されたコア層１０をコアとして、その両面にそれぞれ複数の配線層および絶縁層が積層される多層構造の配線基板１を製造する工程について説明する。
先ず、図９（ａ）に示すように、一例として樹脂フィルム等の一枚のシート状からなる絶縁層２２（第１の絶縁層）を用意する。なお絶縁層２２は、前記したように熱硬化性を有するエポキシ系のビルドアップ樹脂材料等により構成されている。
次いで、図９（ｂ）に示すように、この絶縁層２２の上面における所定位置に、分割されたコア層１０を載置する工程を行う。その際、必要に応じてコア層１０を絶縁層２２に接着させる。ここで、コア層１０の載置方法として、例えば、電子部品を配線基板に実装する方法と同様の手法によって位置合せおよび載置を行う方法が考えられる。
次いで、図９（ｃ）に示すように、分割されたコア層１０が絶縁層２２に載置もしくは接着された状態において、当該コア層１０および隣接するコア層間の隙間９が被覆されるように絶縁層１２（第２の絶縁層）を形成する工程を行う。一例として、コア層１０の上面に、熱硬化性のエポキシ樹脂等の塗布や、樹脂フィルムの積層により絶縁層１２（ビルドアップ層）を形成する。
引き続き、絶縁層２２に積層される配線層２３および絶縁層１２に積層される配線層１３の形成処理が実施される。なお、下記工程は製造方法の一例を示すに過ぎず、例えば前述のコア層の製造工程と同様の方法、すなわち銅箔のエッチング等の方法を用いて行うことも当然に可能である。
また、これ以降の工程では、コア層１０を挟んだ上下層における加工は一括的に行われる。
また、これ以降の工程では、コア層１０を挟んだ上下層における加工は一括的に行われる。
図９（ｄ）に示すように、レーザ加工により、絶縁層２２におけるヴィア２３ａの形成位置にヴィア用開口６６を、絶縁層１２におけるヴィア１３ａの形成位置にヴィア用開口６７をそれぞれ形成する。
次に、めっき法を用いて絶縁層２２、１２に配線層２３、１３をそれぞれ積層形成する。すなわち、絶縁層２２、１２のヴィア用開口６６、６７にそれぞれヴィア２３ａ、１３ａを形成すると共に、絶縁層２２、１２の外側に位置する面にそれぞれ配線パターン２３ｂ、１３ｂを形成する。この際、配線パターン２３ｂ、１３ｂとヴィア２３ａ、１３ａとはそれぞれ一体的に接続され、これにより配線層２３、１３が形成される。
具体的には、絶縁層２２、１２の外側に位置する面に無電解メッキでそれぞれシード層を形成し、その後にフォトリソグラフィ法にて配線パターン１１ｂ、２１ｂの形状にそれぞれ対応したレジストパターン（不図示）を形成する。次に、このレジストパターンをマスクにして電解めっきにより銅（Ｃｕ）を析出させ、その後にレジストパターンおよび不要なシード層をそれぞれ除去する。これにより図９（ｅ）に示すように、ヴィア２３ａおよび配線パターン２３ｂよりなる配線層２３、およびヴィア１３ａおよび配線パターン１３ｂよりなる配線層１３が形成される。
上記のように、絶縁層２２、１２および配線層２３、１３が形成されると、続いて絶縁層２４、１４および配線層２５、１５の形成が行われる。なお、この絶縁層２４、１４および配線層２５、１５の形成は、前記した絶縁層２２、１２および配線層２３、１３の形成方法と同一であるため、その説明は省略するものとする。
次に、絶縁層２４、１４にソルダーレジスト５２、５９をスクリーン印刷法等により形成する。次に、このソルダーレジスト５２、５９に対してマスクパターン（不図示）を介して光線を照射し、露光させることでパターニングを行い、開口部６８、６９を形成する。この開口部６８、６９の形成位置は、配線パターン２５ｂ、１５ｂとそれぞれ対向する位置に選定されている。よって、ソルダーレジスト５２、５９が形成された状態で、配線パターン２５ｂ、１５ｂはそれぞれ当該開口部６８、６９から露出した状態となる。なお、開口部６８、６９を有するソルダーレジスト５２、５９は、スクリーン印刷法により、エポキシ等の熱硬化性樹脂材料を印刷することにより形成してもよい。
上記した一連の工程を実施することにより、図１０に示す配線基板１が製造される。
ここで、配線基板１に溝部３１を形成する工程について説明する。一例として、ダイシング装置を用いて、図１０に示す配線基板１の所定位置に切断まで至らないいわゆるハーフダイス加工を行うことで、配線基板１の表面層３に溝部３１を形成することが可能となる。
また、他の例として、前述のソルダーレジスト上に開口部を形成する方法と同様の方法によって、配線基板１の表面層３に溝部３１を形成することも可能である。
このようにして、図３に示す溝部３１を備える配線基板１が製造される。
また、他の例として、前述のソルダーレジスト上に開口部を形成する方法と同様の方法によって、配線基板１の表面層３に溝部３１を形成することも可能である。
このようにして、図３に示す溝部３１を備える配線基板１が製造される。
次いで、配線基板１に切込み部３３を形成する工程について説明する。一例として、ダイシング装置を用いて、図１０に示す配線基板１の外縁部から所定位置に至るまでダイス加工を行うことで、配線基板１に切込み部３３を形成することが可能となる。すなわち、一般的に矩形に形成される配線基板１の外周縁に対して直角方向に、隙間９に沿って、切り込みが入れられる。
一方、配線基板１に孔部３５を形成する場合には、一例として、ドリル装置を用いて、図１０に示す配線基板１の所定位置にドリル加工を行うことで、配線基板１に孔部３５形成することが可能となる。
このようにして、図５に示す切込み部３３および孔部３５の少なくとも一方を備える配線基板１が製造される。
一方、配線基板１に孔部３５を形成する場合には、一例として、ドリル装置を用いて、図１０に示す配線基板１の所定位置にドリル加工を行うことで、配線基板１に孔部３５形成することが可能となる。
このようにして、図５に示す切込み部３３および孔部３５の少なくとも一方を備える配線基板１が製造される。
なお、上記した多層構造の配線基板１の製造方法では、図示の便宜上、分割され隣接する２個のコア層１０から１個の配線基板１が製造される手順を図示して説明したが、実際はいわゆる多数個取りが行われる。すなわち、分割され隣接する複数個のコア層１０上に多数個の配線基板１を形成し、これを個片化することによって、個々の配線基板１が形成される。これにより、製造効率の向上を図ることができる。
以上の説明の通り、本発明に係る配線基板および配線基板の製造方法によれば、特に、配線基板における反り等の変形が発生することを防止でき、もしくはその変形量を大幅に低減することが可能となる。また、そのような配線基板の製造方法が提供される。
その結果、配線基板に電子部品を実装する製造工程において、配線基板の変形に起因して発生する搬送不良、実装不良を防止することが可能となる。
その結果、配線基板に電子部品を実装する製造工程において、配線基板の変形に起因して発生する搬送不良、実装不良を防止することが可能となる。
なお、特に反り等の変形が生じ易い多層構造の配線基板を例にとり説明を行ったが、これに限定されず、他の配線基板等に本発明を適用することももちろん可能である。
１ 配線基板
２ 電子部品
３ 表面層
４ 中間層
５、５ａ、５ｂ、・・・ 電子部品の実装領域
６ａ、６ｂ、・・・ 電子部品の実装領域群
７ａ、７ｂ 電子部品の実装領域群
９ 隣接コア層間の隙間
１０、１０ａ、１０ｂ、・・・ コア層
１１、１３、１５、２１、２３、２５ 配線層
１１ａ、１３ａ、１５ａ、２１ａ、２３ａ、２５ａ ヴィア
１１ｂ、１３ｂ、１５ｂ、２１ｂ、２３ｂ、２５ｂ 配線パターン
１２、１４、２２、２４ 絶縁層
３１ 溝部
３３ 切込部
３５ 孔部
５２、５９ ソルダーレジスト
２ 電子部品
３ 表面層
４ 中間層
５、５ａ、５ｂ、・・・ 電子部品の実装領域
６ａ、６ｂ、・・・ 電子部品の実装領域群
７ａ、７ｂ 電子部品の実装領域群
９ 隣接コア層間の隙間
１０、１０ａ、１０ｂ、・・・ コア層
１１、１３、１５、２１、２３、２５ 配線層
１１ａ、１３ａ、１５ａ、２１ａ、２３ａ、２５ａ ヴィア
１１ｂ、１３ｂ、１５ｂ、２１ｂ、２３ｂ、２５ｂ 配線パターン
１２、１４、２２、２４ 絶縁層
３１ 溝部
３３ 切込部
３５ 孔部
５２、５９ ソルダーレジスト
Claims (9)
- コア層の少なくとも一面側に、該コア層と熱膨張率の異なる絶縁層および配線層が積層されてなり、該積層された層の表面層上に電子部品が実装される複数の実装領域が所定の間隔を置いて形成されている配線基板であって、
前記コア層が、前記実装領域ごと、もしくは複数の実装領域にわたる実装領域群に対応して分割され、
且つ互いに隣接するコア層間の隙間には、前記絶縁層を構成する絶縁材料が充填されており、
前記隙間部分の前記絶縁層には、該絶縁層を厚さ方向に貫通する切込部もしくは孔部の少なくとも一方が設けられること
を特徴とする配線基板。 - 前記コア層の他面側に、該他面と前記隙間を被覆する絶縁層が設けられ、
前記コア層の一面側に、該一面を被覆し、前記隙間に充填される絶縁層が設けられること
を特徴とする請求項１記載の配線基板。 - 前記表面層には、前記隙間に対応する位置に、溝部が設けられること
を特徴とする請求項１または請求項２記載の配線基板。 - 前記配線基板の外周縁に対して直角方向に、前記隙間に沿って、前記切込部が設けられること
を特徴とする請求項１〜３のいずれか一項記載の配線基板。 - コア層の少なくとも一面側に、該コア層と熱膨張率の異なる絶縁層および配線層が積層されてなり、該積層された層の表面層上に電子部品が実装される複数の実装領域が所定の間隔を置いて形成されている配線基板の製造方法であって、
一枚のシート状の板体の少なくとも一面側に、実装される電子部品の各々に対応する配線パターンを形成し、該配線パターンごと、もしくは複数の配線パターンにわたって前記板体を分割して複数片のコア層を形成する工程と、
一枚のシート状の絶縁体の一面側に、前記コア層の各々を配設する工程と、
前記コア層上に絶縁層を形成し、該コア層間の隙間に該絶縁層を形成する絶縁材料を充填する工程と、
前記隙間部分の絶縁層に、該絶縁層を厚さ方向に貫通する切込部もしくは孔部の少なくとも一方を形成する工程と、を備えること
を特徴とする配線基板の製造方法。 - 前記絶縁体は、前記コア層の他面側を被覆する絶縁層となること
を特徴とする請求項５記載の配線基板の製造方法。 - 前記コア層の各々を配設する工程は、前記絶縁体上に該コア層を接着する工程を有し、
前記コア層上に絶縁層を形成し、該コア層間の隙間に該絶縁層を形成する絶縁材料を充填する工程は、熱硬化性樹脂を塗布すること、もしくは樹脂フィルムを積層することによって、前記隙間に前記絶縁層を形成する絶縁材料としての樹脂を充填する工程を有すること
を特徴とする請求項５または請求項６記載の配線基板の製造方法。 - 前記表面層の、前記隙間に対応する位置に、溝部を形成する工程を備えること
を特徴とする請求項５〜７のいずれか一項記載の配線基板の製造方法。 - 前記配線基板の外周縁に対して直角方向に、前記隙間に沿って、前記切込部を形成する工程を備えること
を特徴とする請求項５〜８のいずれか一項記載の配線基板の製造方法。
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| JP4129717B2 (ja) * | 2001-05-30 | 2008-08-06 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2003133653A (ja) * | 2001-10-25 | 2003-05-09 | Hitachi Ltd | 配線基板およびそれを用いた半導体装置の実装構造体 |
| EP1980886A3 (en) * | 2002-04-01 | 2008-11-12 | Ibiden Co., Ltd. | Optical communication device and optical communication device manufacturing method |
| JP3822549B2 (ja) * | 2002-09-26 | 2006-09-20 | 富士通株式会社 | 配線基板 |
| US7164197B2 (en) * | 2003-06-19 | 2007-01-16 | 3M Innovative Properties Company | Dielectric composite material |
| US7470990B2 (en) * | 2004-03-31 | 2008-12-30 | Endicott Interconnect Technologies, Inc. | Low moisture absorptive circuitized substrate with reduced thermal expansion, method of making same, electrical assembly utilizing same, and information handling system utilizing same |
| JP2005340416A (ja) * | 2004-05-26 | 2005-12-08 | Sony Corp | 基板の製造方法 |
| JP2006019441A (ja) * | 2004-06-30 | 2006-01-19 | Shinko Electric Ind Co Ltd | 電子部品内蔵基板の製造方法 |
| JP2006108460A (ja) * | 2004-10-07 | 2006-04-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006315391A (ja) * | 2005-04-12 | 2006-11-24 | Hitachi Chem Co Ltd | 積層板およびこれを用いたプリント配線板 |
| KR100728755B1 (ko) * | 2005-06-24 | 2007-06-19 | 삼성전기주식회사 | 범프를 이용한 인쇄회로기판 및 그 제조방법 |
| JP4527045B2 (ja) * | 2005-11-01 | 2010-08-18 | 日本メクトロン株式会社 | ケーブル部を有する多層配線基板の製造方法 |
| KR101014919B1 (ko) * | 2005-12-01 | 2011-02-15 | 스미토모 베이클리트 컴퍼니 리미티드 | 프리프레그, 프리프레그의 제조 방법, 기판 및 반도체 장치 |
| US7902660B1 (en) * | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
| TWI328423B (en) * | 2007-09-14 | 2010-08-01 | Unimicron Technology Corp | Circuit board structure having heat-dissipating structure |
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