CN101466208A - 配线基板以及制造配线基板的方法 - Google Patents

配线基板以及制造配线基板的方法 Download PDF

Info

Publication number
CN101466208A
CN101466208A CNA200810186473XA CN200810186473A CN101466208A CN 101466208 A CN101466208 A CN 101466208A CN A200810186473X A CNA200810186473X A CN A200810186473XA CN 200810186473 A CN200810186473 A CN 200810186473A CN 101466208 A CN101466208 A CN 101466208A
Authority
CN
China
Prior art keywords
wiring
sandwich layer
wiring substrate
layer
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200810186473XA
Other languages
English (en)
Other versions
CN101466208B (zh
Inventor
仓持俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN101466208A publication Critical patent/CN101466208A/zh
Application granted granted Critical
Publication of CN101466208B publication Critical patent/CN101466208B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08J—WORKING-UP; GENERAL PROCESSES OF COMPOUNDING; AFTER-TREATMENT NOT COVERED BY SUBCLASSES C08B, C08C, C08F, C08G or C08H
    • C08J5/00—Manufacture of articles or shaped materials containing macromolecular substances
    • C08J5/24—Impregnating materials with prepolymers which can be polymerised in situ, e.g. manufacture of prepregs
    • C08J5/241—Impregnating materials with prepolymers which can be polymerised in situ, e.g. manufacture of prepregs using inorganic fibres
    • C08J5/243—Impregnating materials with prepolymers which can be polymerised in situ, e.g. manufacture of prepregs using inorganic fibres using carbon fibres
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Organic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供了一种配线基板以及制造配线基板的方法。所述配线基板包括：芯层，在所述芯层中形成有间隙，以及叠层，其形成在所述芯层的至少一个表面上并且包括绝缘层和配线层。所述叠层的热膨胀系数与所述芯层的热膨胀系数不同。在所述叠层上相互间隔地设置有多个安装区域，在所述多个安装区域上面将要安装电子部件。所述芯层的间隙填充有材料与所述绝缘层的材料相同的绝缘部件，并且包围多个安装区域中的每一个安装区域，或者包围包括一个或多个安装区域的安装区域组中的每一个安装区域组。

Description

配线基板以及制造配线基板的方法
技术领域
本发明涉及配线基板以及制造配线基板的方法。更具体地说，本发明涉及以下配线基板以及制造该配线基板的方法，即：该配线基板具有能够防止变形或者减少变形量的多层结构。
背景技术
最近，随着使用例如半导体芯片等半导体器件的电子器件的尺寸减小和性能增强，促进了半导体器件的集成度提高、插脚数量增加和尺寸减小。使用利用积层方法制造的多层配线基板作为上面安装有多插脚且小型化的半导体器件的基板。
在这种多层配线基板中，芯层为例如玻璃布基覆铜层压板等增强部件，绝缘层和配线层交替地形成在芯层的两个表面上(例如参见JP-A-2000-261147)。图11是示出多层配线基板110的示意性构造的横截面图。如图11所示，多层配线基板110具有如下构造，即：绝缘层113和配线层114分层形成在其中具有导通孔112的芯基板111的两个表面上。形成在芯基板111的上部和下部的配线层114经由导通孔112相互电连接。
顺便提及，由于用作安装基板的多层配线基板的厚度减小而导致刚性降低，所以当把例如半导体器件等电子部件安装到安装基板上时，电子部件和多层配线基板的弹性特性相互结合。结果，在上面安装有电子部件的配线基板中产生变形。
特别是，当在配线基板中产生例如翘曲等变形时，这种变形会导致在工厂里的电子部件安装步骤的基板自动传送操作过程中出现传送操作错误或者基板损坏。由于现在已经需要进一步减小半导体封装的尺寸，所以会随着配线基板厚度的减小而频繁出现错误。因此，由于基板厚度减小而很难提高电气性能和降低封装的成本。
发明内容
本发明的示例性实施例针对上述缺点和上面没有描述的其他缺点。然而，并不要求本发明克服上述缺点，因此，本发明的示例性实施例可能没有克服上述问题中的任何问题。
因此，本发明的一个方面是提供以下配线基板以及制造该配线基板的方法，即：该配线基板能够防止例如翘曲等变形或者显著减少变形量。根据这种配线基板，在电子部件安装步骤中，可以防止在传送操作和安装操作中因变形而引起错误。
根据本发明的一个或多个方面，提供一种配线基板。该配线基板包括：芯层，在所述芯层中形成有间隙；以及叠层，其形成在所述芯层的至少一个表面上并且包括绝缘层和配线层。所述叠层的热膨胀系数与所述芯层的热膨胀系数不同。在所述叠层上相互间隔地设置有多个安装区域，在所述多个安装区域上面将要安装电子部件。所述芯层的间隙填充有材料与所述绝缘层的材料相同的绝缘部件，并且包围所述多个安装区域中的每一个安装区域或者包围包括一个或多个安装区域的安装区域组中的每一个安装区域组。
根据本发明的一个或多个方面，在所述叠层中与所述绝缘部件相对应地设置有凹槽部分。
根据本发明的一个或多个方面，穿过所述绝缘部件和所述叠层形成切口部分和孔部分中的至少之一。
根据本发明的一个或多个方面，所述叠层形成在所述芯层的两个表面上。
根据本发明的一个或多个方面，所述芯层由预浸渍材料形成，所述绝缘层由树脂材料形成。
根据本发明的一个或多个方面，提供一种半导体器件，该半导体器件包括：所述配线基板；以及安装在所述安装区域上的电子部件。
根据本发明的一个或多个方面，提供一种制造配线基板的方法，该方法包括：(a)提供芯层，所述芯层包括：板形部件；导通孔，其形成在所述板形部件中；以及配线图案，其形成在所述板形部件上并且每一个配线图案都与所述导通孔中的一个对应导通孔连接；(b)在所述芯层中形成间隙，使得所述间隙包围所述配线图案中的每一个配线图案、或者包围包括一个或多个配线图案的配线图案组中的每一个配线图案组；(c)将所述芯层布置在绝缘部件上，所述绝缘部件的热膨胀系数与所述板形部件的热膨胀系数不同；(d)形成绝缘层，从而覆盖所述芯层并填充所述间隙；以及(e)在所述绝缘层上形成配线层，从而在所述芯层上形成包括所述绝缘层和所述配线层的叠层。
根据本发明的一个或多个方面，所述方法还包括：(f)在所述叠层中与所述间隙的形成区域相对应地形成凹槽部分。
根据本发明的一个或多个方面，所述方法还包括：(g)与所述间隙的形成区域相对应地形成切口部分和孔部分中的至少之一。
根据下面的描述、附图和权利要求书可以明白本发明的其他方面和优点。
附图说明
图1是示出根据本发明第一示例性实施例的配线基板的示意图；
图2是示出图1所示配线基板的横截面图(局部放大图)；
图3是示出根据本发明第二示例性实施例的配线基板的示意图；
图4是示出图3所示配线基板的横截面图(局部放大图)；
图5是示出根据本发明第三示例性实施例的配线基板的示意图；
图6是示出图5所示配线基板的横截面图(局部放大图)；
图7是示出图5所示配线基板的修改实例的示意图(俯视图)；
图8A至图8F是示出制造根据本发明示例性实施例的配线基板的方法的说明图；
图9A至图9E是示出制造根据本发明示例性实施例的配线基板的方法的说明图；
图10是示出通过这种方法制造的配线基板的示意图；以及
图11是示出现有技术的配线基板的示意图。
具体实施方式
下面，将参考附图详细描述本发明的示例性实施例。图1是示出根据本发明示例性实施例的配线基板1的示意图(俯视图)。图2是示出图1所示配线基板1的横截面图(间隙9附近的局部放大图)。图3是示出根据本发明第二示例性实施例的配线基板1的示意图(俯视图)。图4是示出图3所示配线基板1的横截面图(间隙9附近的局部放大图)。图5是示出根据本发明第三示例性实施例的配线基板1的示意图。图6是示出图5所示配线基板1的横截面图(间隙9附近的局部放大图)。图7是示出图5所示配线基板1的修改实例的示意图(俯视图)。图8A至图8F是示出制造根据本发明示例性实施例的配线基板1(具体为芯层10)的方法的说明图。图9A至图9E是示出制造根据本发明示例性实施例的配线基板1的方法的说明图。图10是示出通过这种方法制造的配线基板1的示意图。另外，关于附图中的附图标记，附图标记5在整体上表示附图标记5a、5b等(这同样适用于其他附图标记)。
以在芯层10上层叠表面层3的方式形成配线基板1。这里，表面层3是上面层叠有配线层的绝缘层，该表面层相当于形成配线基板1的表面的层。另外，阻焊剂52和59涂布在表面层3的某些位置上。
如图2的横截面图(局部放大图)所示，以在芯层10的两个表面上层叠中间层4和表面层3的多层配线基板作为根据本发明示例性实施例的配线基板1的例子。和表面层3一样，中间层4为上面层叠有配线层的绝缘层。在本实施例中，在芯层10的上部和下部层叠了一个中间层4，但是，如果需要，可以在芯层10的上部和下部层叠多个中间层4。
另外，配线基板1不限于上述构造，而且可以不设置中间层4，或者仅在芯层10的一个表面上层叠中间层4。
更具体地说，在配线基板1的构造中，在芯层10的上表面上形成配线层11，在配线层11上形成绝缘层12。另外，在绝缘层12上形成配线层13。按照相同的方式，在配线层13上形成绝缘层14，在绝缘层14上形成配线层15。此外，阻焊剂59涂布在绝缘层14和配线层15的某些位置。
另外，在芯层10的下表面上形成配线层21，在配线层21上形成绝缘层22。另外，在绝缘层22上形成配线层23。按照相同的方式，在配线层23上形成绝缘层24，在绝缘层24上形成配线层25。此外，阻焊剂52涂布在绝缘层24和配线层25的某些位置。
另外，术语“配线层”包括使各层相互连接的“导通孔”和以某些形状形成的“配线图案”。例如，配线层13包括导通孔13a和配线图案13b。
下面将描述形成各层的材料。
首先，例如使用预浸渍材料作为形成芯层10的材料。预浸渍材料为如下成型材料：在该成型材料中，用热固性树脂渗入例如碳和玻璃等纤维增强件，并且该成型材料的特点是热固处理后的刚性大于普通积层树脂材料的刚性。
接下来，例如使用具有热固性的基于环氧树脂的积层树脂材料作为形成表面层3和中间层4的材料。
另外，对于形成表面层3和中间层4的示例性配线层，可以使用铜(Cu)作为导电材料。
同样，因为芯层和表面层(或者，表面层和中间层)分别由具有不同热膨胀系数的材料形成并且需要减少基板厚度，所以会出现制成的配线基板1变形(具体而言，弯曲)的问题。
根据本发明示例性实施例，如图1的俯视图所示，与各个电子部件安装区域或者与包括多个安装区域的各个安装区域组对应地分割芯层。另外，出于描述方便的考虑描绘了图1的俯视图，以便理解多层配线基板的组成部分在垂直于平面的方向(与各层的表面垂直的方向)上的相互位置关系。
例如，在附图中，电子部件安装区域2是由附图标记5所表示的正方形区域并且以虚线示出。因此，作为分割芯层的方法，例如，芯层10a-10h中的每一个芯层都可以与对应的一个安装区域5a-5h相对应地设置。(例如，芯层10a与安装区域5a相对应)。另外，例如，芯层10i-10l中的每一个芯层都可以与对应的一个安装区域组6a-6d相对应地设置，这些安装区域组中的每一个安装区域组都具有四个安装区域。(例如，芯层10i与安装区域组6a相对应)。此外，例如，芯层10m和10n可以与对应的一个安装区域组7a和7b相对应地设置，这些安装区域组中的每一安装区域组都具有十六个安装区域。
如图2的横截面图(局部放大图)所示，间隙9设置在彼此相邻的一个芯层与另一个芯层之间。在本实施例中，用绝缘层12的成型材料填充间隙9。这里，间隙9没有将芯层完全分割开，由间隙9与多个安装区域中的各个安装区域相对应地分割的芯层在某些位置通过连接部分(在下面描述的分割步骤中没有被分割开的芯层部分)相互连接。另外，不具体限制间隙9(在面内方向上的相邻芯层之间的间隙)的宽度，而是可以根据配线基板1的厚度等适当设置该宽度。
如上文所述，因为在相邻芯层之间设置有填充部分并且该填充部分由刚性相对低于芯层刚度的绝缘层成型材料形成，所以可以防止配线基板1弯曲成典型的凸起形状，或者可以显著地减少变形量。
另外，在根据本发明第二示例性实施例的配线基板1中，如图3的俯视图所示，在表面层3的整个表面或部分表面中，在垂直于平面的方向上与间隙9的形成区域相对应地设置凹槽部分31。
在本实施例中，凹槽部分31在垂直于平面的方向上与间隙9的形成区域相对应地设置在表面层3的整个表面中(见图3)，但是该凹槽部分可以设置在某些位置。这里，出于描述方便的考虑描绘了图3，其中同时存在具有不同尺寸的芯层。
另外，不具体限制凹槽部分31的宽度和深度，而是可以根据配线基板1的厚度等适当设置该宽度和深度。此外，不具体限制凹槽的形状，根据凹槽的形成方法，该形状可以为各种形状，例如U形和V形。
如图4的横截面图(局部放大图)所示，因为设置了凹槽部分31，所以可以减小基板的位于间隙9所在位置处的厚度。因此，与根据第一示例性实施例的构造的绝缘层成型材料的刚性相比，填充在间隙9中的绝缘层成型材料的刚性可以进一步降低。因此，可以进一步防止配线基板1弯曲成凸起形状，或者可以显著地减小变形量。
另外，在根据第三示例性实施例的配线基板1中，如图5的俯视图所示，在配线基板1的在垂直于平面的方向上与间隙9的形成区域相对应的局部位置处设置切口部分33和孔部分35这两者中至少之一。另外，出于描述方便的考虑描绘了图5，其中既提供切口部分33又提供孔部分35。
在本实施例中，切口部分33设置于在垂直于平面的方向上与间隙9的形成区域相对应的局部位置处，更具体地说，切口部分33设置成从配线基板1的外边缘部分一直到某一长度的切口位置为止。另外，孔部分(通孔)35可以与切口部分33一起设置在某些位置，或者可以代替切口部分33。孔部分35的形状不限于图5所示的矩形，而是可以使孔部分35形成一个或多个圆孔。
另外，不具体限制切口部分33和孔部分35在面内方向上的宽度和长度，而是可以根据配线基板1的厚度等适当设置该宽度和长度。
如图6的横截面图(局部放大图)所示，在设置有切口部分33的位置处，相邻的芯层彼此分开，从而不允许配线基板处于变形形状。另一方面，在没有设置切口部分33的位置处，会在填充于相邻芯层之间的间隙9中的绝缘层成型材料中产生应力集中，并且重力施加在配线基板上，从而容易使配线基板处于平直的形状。
因此，与根据第二示例性实施例的构造的配线基板相比，可以进一步防止配线基板1弯曲成凸起形状，或者可以更加显著地减少变形量。
同时，根据图7所示的修改实例，因为对切口部分33的切口起始部分进行斜切，所以防止在传送基板时基板被承载体挂住，从而可以防止在传送操作中出现错误。另外，如果将配线基板1的四个角都斜切，则效果更佳。
另外，凹槽部分、切口部分和孔部分中两者或三者可以相互组合。
随后，将参考图8-图10描述制造根据本发明的配线基板1的方法。这里，将以具有多层结构的配线基板1作为例子，其中该多层结构具有层叠在芯层10的两个表面上的多个配线层和绝缘层。另外，图8-图10的各个附图是基板在相应制造步骤中的横截面图。
为了制造配线基板1，首先，制备图8A所示的呈一张薄片形状的芯材61。芯材61具有以下构造，即：在绝缘材料62的上表面上设置铜箔63，在绝缘材料62的下表面上设置铜箔73。如上文所述，绝缘材料62由预浸渍材料等形成。
通过丝网印刷法、光敏树脂膜层压法或涂布法将由光敏树脂材料形成的光致抗蚀剂设置在芯材61上。接下来，通过下面的方式进行图案化处理，即：通过使光束经由掩模图案(未示出)照射在光致抗蚀剂上来进行曝光，从而在设置下述导通孔11a的位置形成开口。
然后，通过使用图案化的光致抗蚀剂作为掩模对铜箔(在本实施例中为形成在上表面上的铜箔63)的一个表面进行蚀刻。随后，当去除了光致抗蚀剂时，如图8B所示，在设置导通孔11a的位置形成激光口64。
随后，当使用具有激光口64的铜箔63作为掩模进行激光处理时，如图8C所示，在绝缘材料62中形成导通孔开口65。作为选择，可以通过对铜箔63直接进行激光处理的方式在绝缘材料62中形成导通孔开口65。
通过无电镀铜法在铜箔73的表面上与导通孔开口65相对应地形成种晶层(未示出)作为导电通路。随后，当形成种晶层时，进行电解镀铜，并且如图8D所示，在导通孔开口65中形成导通孔11a。
随后，通过丝网印刷法、光敏树脂膜层压法或涂布法将由光敏树脂材料形成的光致抗蚀剂形成在具有导通孔11a的芯材61的两个表面上。随后，通过下面的方式进行图案化处理，即：通过使光束经由掩模图案(未示出)照射在光致抗蚀剂上来进行曝光，然后去除除了设置配线图案11b和21b的位置以外的区域中的光致抗蚀剂。
随后，使用图案化的光致抗蚀剂作为掩模对铜箔63进行蚀刻。随后，当去除光致抗蚀剂时，如图8E所示，形成包括导通孔11a和配线图案11b的配线层11、以及包括与导通孔11a连接的配线图案21b的配线层21，从而制成具有一体结构的芯层10。
随后，如图8F所示，进行下面的步骤，即：把具有一体结构的芯层10分割成与各个电子部件安装区域或包括多个电子部件安装区域的各个电子部件安装区域组相对应的尺寸。在本实施例中，虽然通过穿孔法进行分割步骤，但是可以通过切割法进行分割步骤。
随后，将描述制造具有如下多层结构的配线基板1的步骤，其中，在按照上述方式分割开的芯层10的两个表面上层叠有多个配线层和绝缘层。
首先，如图9A所示，制备例如树脂膜等呈一张薄片形状的绝缘层22(第一绝缘层)。另外，如上文所述，绝缘层22由具有热固性的基于环氧树脂的积层树脂材料形成。
接下来，如图9B所示，将分割开的芯层10安置在绝缘层22上表面的某些位置。此时，如果需要，芯层10可以粘接在绝缘层22上。对于安置芯层10的方法，例如，可以想到按照与将电子部件安装到配线基板上的方法相同的方式进行定位和安置操作。
接下来，如图9C所示，在将分割开的芯层10安置或粘接到绝缘层22上的状态下，形成绝缘层12(第二绝缘层)，以覆盖芯层10和在芯层10中形成的间隙9。例如，通过热固性环氧树脂涂布法或树脂膜叠层法在芯层10的上表面上形成绝缘层12(积层)。
随后，在绝缘层22上形成配线层23，在绝缘层12上形成配线层13。另外，下面的步骤仅为制造方法的实例。例如，当然也可以执行制造上述芯层的方法，也就是说，按照与上述方式相同的方式进行铜箔蚀刻。
另外，在下面的步骤中，在夹着芯层10的上层和下层上整体地进行处理。
如图9D所示，通过激光处理，在绝缘层22的与将要形成导通孔23a的区域相对应的部分中形成导通孔开口66，在绝缘层12的与将要形成导通孔13a的区域相对应的部分中形成导通孔开口67。
接下来，通过镀覆，在绝缘层22和12上分别形成配线层23和13。也就是说，在绝缘层22和12的导通孔开口66和67中分别形成导通孔23a和13a，在绝缘层22和12的最外表面上分别形成配线图案23b和13b。此时，配线图案23b和13b与导通孔23a和13a一体地连接，从而形成配线层23和13。
具体地说，通过无电镀法在绝缘层22和12的最外表面上形成种晶层。随后，通过光刻法形成分别与配线图案11b和21b相对应的抗蚀图案(未示出)。随后，通过使用抗蚀图案作为掩模的电解电镀法沉积铜(Cu)。随后，去除抗蚀图案和不必要的种晶层。因此，如图9E所示，形成包括导通孔23a和配线图案23b的配线层23、以及包括导通孔13a和配线图案13b的配线层13。
如上文所述，在形成绝缘层22和12以及配线层23和13之后，随后形成绝缘层24和14以及配线层25和15。因为形成绝缘层24和14以及配线层25和15的方式与形成绝缘层22和12以及配线层23和13的方式相同，所以这里将不再对其进行描述。
随后，通过丝网印刷法等方法在绝缘层24和14上形成阻焊剂52和59。随后，通过下面的方式进行图案化处理，即：通过使光束经由掩模图案(未示出)照射在阻焊剂52和59上来进行曝光，从而形成开口68和69。配线图案25b和15b分别与形成开口68和69的位置相对。因此，在形成有阻焊剂52和59的状态下，配线图案25b和15b分别从开口68和69露出。另外，可以通过利用丝网印刷法印刷热固性树脂材料(例如环氧树脂)的方式形成分别具有开口68和69的阻焊剂52和59。
通过进行上述一系列步骤，制成了图10所示的配线基板1。
接下来，将描述在配线基板1中形成凹槽部分31的步骤。例如，可以通过所谓的半切块法在配线基板1的表面层3中形成凹槽部分31，在这种半切块法中，利用切块装置对图10所示的配线基板1进行切割并切割到某一位置。
又如，可以通过下面的方法在配线基板1的表面层3中形成凹槽部分31，即：按照与上述方式相同的方式在阻焊剂上形成开口。
按照这种方式，制成了图3所示的具有凹槽部分31的配线基板1。
此外，还将描述制成配线基板1的切口部分33的步骤。例如，可以通过下面的方式在配线基板1中形成切口部分33，即：进行切块，使得从外围边缘部分切割图10所示的配线基板1一直到某一位置为止。也就是说，可以在与大致呈矩形形状的配线基板1的外围边缘垂直的方向上沿着间隙9形成切口部分。同时，如果在配线基板1中形成孔部分35，例如，可以通过利用钻孔装置对图10所示配线基板1的某些位置进行钻孔，在配线基板1中形成孔部分35。按照这种方式，制成了图5所示的具有切口部分33和孔部分35两者中至少之一的配线基板1。
另外，在上述制造多层配线基板1的方法中，已经描述了由彼此相邻的两个分开的芯层10制成一个配线基板1的情况，但实际上可以获得多个配线基板1。也就是说，可以这样形成单独的配线基板1，即：在彼此相邻的多个分开的芯层10上形成多个配线基板1，然后将多个配线基板1分成多块。因此，可以提高制造方法的效率。
如上文所述，根据本发明示例性实施例的配线基板以及制造配线基板的方法，可以防止配线基板弯曲，或者可以显著地减少基板的变形量。因此，在将电子部件安装到配线基板上的过程中，可以防止在传送操作和安装操作时因配线基板变形而引起的错误。
另外，虽然特别以容易发生例如翘曲等变形的多层配线基板作为例子，但是本发明的示例性实施例不限于此，而是可以应用于不同类型的配线基板。
虽然已经参考本发明的一些示例性实施例示出并描述了本发明，但是本领域技术人员应当理解，在不脱离所附权利要求书限定的本发明的精神和范围的情况下，可以对本发明进行各种形式和细节上的变化。因此，所附权利要求书旨在涵盖落入本发明实质精神和范围内的所有这些变化和修改。
本申请要求2007年12月19日提交的日本专利申请No.2007-327499的优先权，在此通过引用方式将该日本专利申请的全部内容并入本文。

Claims (9)

1.一种配线基板，包括：
芯层，在所述芯层中形成有间隙，以及
叠层，其形成在所述芯层的至少一个表面上并且包括绝缘层和配线层，所述叠层的热膨胀系数与所述芯层的热膨胀系数不同，在所述叠层上相互间隔地设置有多个安装区域，在所述多个安装区域上面将要安装电子部件，
其中，所述芯层的间隙填充有材料与所述绝缘层的材料相同的绝缘部件，并且包围所述多个安装区域中的每一个安装区域，或者包围包括一个或多个安装区域的安装区域组中的每一个安装区域组。
2.根据权利要求1所述的配线基板，
其中，在所述叠层中与所述绝缘部件相对应地设置有凹槽部分。
3.根据权利要求1所述的配线基板，
其中，穿过所述绝缘部件和所述叠层形成切口部分和孔部分中的至少之一。
4.根据权利要求1所述的配线基板，
其中，所述叠层形成在所述芯层的两个表面上。
5.根据权利要求1所述的配线基板，
其中，所述芯层由预浸渍材料形成，所述绝缘层由树脂材料形成。
6.一种半导体器件，包括：
根据权利要求1所述的配线基板；以及
安装在所述安装区域上的电子部件。
7.一种制造配线基板的方法，所述方法包括：
(a)提供芯层，所述芯层包括：板形部件；导通孔，其形成在所述板形部件中；以及配线图案，其形成在所述板形部件上，并且每一个配线图案都与所述导通孔中的一个对应导通孔连接；
(b)在所述芯层中形成间隙，使得所述间隙包围所述配线图案中的每一个配线图案，或者包围包括一个或多个配线图案的配线图案组中的每一个配线图案组；
(c)将所述芯层布置在绝缘部件上，所述绝缘部件的热膨胀系数与所述板形部件的热膨胀系数不同；
(d)形成绝缘层，使其覆盖所述芯层并填充所述间隙；以及
(e)在所述绝缘层上形成配线层，从而在所述芯层上形成包括所述绝缘层和所述配线层的叠层。
8.根据权利要求7所述的方法，还包括：
(f)在所述叠层中与所述间隙的形成区域相对应地形成凹槽部分。
9.根据权利要求7所述的方法，还包括：
(g)与所述间隙的形成区域相对应地形成切口部分和孔部分中的至少之一。
CN200810186473XA 2007-12-19 2008-12-19 配线基板以及制造配线基板的方法 Expired - Fee Related CN101466208B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-327499 2007-12-19
JP2007327499 2007-12-19
JP2007327499A JP5080234B2 (ja) 2007-12-19 2007-12-19 配線基板およびその製造方法

Publications (2)

Publication Number Publication Date
CN101466208A true CN101466208A (zh) 2009-06-24
CN101466208B CN101466208B (zh) 2012-08-29

Family

ID=40787243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810186473XA Expired - Fee Related CN101466208B (zh) 2007-12-19 2008-12-19 配线基板以及制造配线基板的方法

Country Status (5)

Country Link
US (1) US8058562B2 (zh)
JP (1) JP5080234B2 (zh)
KR (1) KR101452515B1 (zh)
CN (1) CN101466208B (zh)
TW (1) TW200937603A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386146A (zh) * 2010-08-25 2012-03-21 富士通株式会社 电子装置
CN103871907A (zh) * 2014-03-26 2014-06-18 华进半导体封装先导技术研发中心有限公司 一种超薄基板的制作工艺
CN105323950A (zh) * 2014-07-29 2016-02-10 三星电机株式会社 挠性印刷电路板及其制造方法
CN105722303A (zh) * 2014-12-04 2016-06-29 中山台光电子材料有限公司 多层印刷电路板

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI390692B (zh) * 2009-06-23 2013-03-21 Unimicron Technology Corp 封裝基板與其製法暨基材
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
TW201349976A (zh) * 2012-05-31 2013-12-01 Zhen Ding Technology Co Ltd 多層線路板之製作方法
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
CN103915987B (zh) * 2013-01-09 2016-09-07 永济新时速电机电器有限责任公司 保护隔离装置和igbt功率模块
JP6711229B2 (ja) 2016-09-30 2020-06-17 日亜化学工業株式会社 プリント基板の製造方法及び発光装置の製造方法
CN109803523B (zh) * 2019-02-23 2021-01-29 华为技术有限公司 一种封装屏蔽结构及电子设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115151A (ja) * 1993-10-14 1995-05-02 Toshiba Corp 半導体装置及びその製造方法
JP2000261147A (ja) 1999-03-10 2000-09-22 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
US6329603B1 (en) * 1999-04-07 2001-12-11 International Business Machines Corporation Low CTE power and ground planes
US6871396B2 (en) * 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
JP2001298272A (ja) * 2000-04-13 2001-10-26 Nec Corp プリント基板
JP4129717B2 (ja) * 2001-05-30 2008-08-06 株式会社ルネサステクノロジ 半導体装置
JP2003133653A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 配線基板およびそれを用いた半導体装置の実装構造体
EP1980886A3 (en) * 2002-04-01 2008-11-12 Ibiden Co., Ltd. Optical communication device and optical communication device manufacturing method
JP3822549B2 (ja) * 2002-09-26 2006-09-20 富士通株式会社 配線基板
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
US7470990B2 (en) * 2004-03-31 2008-12-30 Endicott Interconnect Technologies, Inc. Low moisture absorptive circuitized substrate with reduced thermal expansion, method of making same, electrical assembly utilizing same, and information handling system utilizing same
JP2005340416A (ja) * 2004-05-26 2005-12-08 Sony Corp 基板の製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006108460A (ja) * 2004-10-07 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2006315391A (ja) * 2005-04-12 2006-11-24 Hitachi Chem Co Ltd 積層板およびこれを用いたプリント配線板
KR100728755B1 (ko) * 2005-06-24 2007-06-19 삼성전기주식회사 범프를 이용한 인쇄회로기판 및 그 제조방법
JP4527045B2 (ja) * 2005-11-01 2010-08-18 日本メクトロン株式会社 ケーブル部を有する多層配線基板の製造方法
MY146044A (en) * 2005-12-01 2012-06-15 Sumitomo Bakelite Co Prepreg, method for manufacturing prepreg, substrate, and semiconductor device
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
US8084692B2 (en) * 2007-10-25 2011-12-27 International Business Machines Corporation Reducing noise coupling in high speed digital systems

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386146A (zh) * 2010-08-25 2012-03-21 富士通株式会社 电子装置
CN103871907A (zh) * 2014-03-26 2014-06-18 华进半导体封装先导技术研发中心有限公司 一种超薄基板的制作工艺
CN103871907B (zh) * 2014-03-26 2017-04-12 华进半导体封装先导技术研发中心有限公司 一种超薄基板的制作工艺
CN105323950A (zh) * 2014-07-29 2016-02-10 三星电机株式会社 挠性印刷电路板及其制造方法
CN105722303A (zh) * 2014-12-04 2016-06-29 中山台光电子材料有限公司 多层印刷电路板
CN105722303B (zh) * 2014-12-04 2019-01-25 中山台光电子材料有限公司 多层印刷电路板

Also Published As

Publication number Publication date
TW200937603A (en) 2009-09-01
CN101466208B (zh) 2012-08-29
JP5080234B2 (ja) 2012-11-21
KR101452515B1 (ko) 2014-10-21
JP2009152300A (ja) 2009-07-09
US20090159316A1 (en) 2009-06-25
US8058562B2 (en) 2011-11-15
KR20090067064A (ko) 2009-06-24

Similar Documents

Publication Publication Date Title
CN101466208B (zh) 配线基板以及制造配线基板的方法
KR101342031B1 (ko) 다층 배선 기판 및 그 제조 방법
US8707554B2 (en) Method of manufacturing multilayer wiring substrate
KR101156751B1 (ko) 리지드 플렉서블 프린트 배선판 및 리지드 플렉서블 프린트배선판의 제조방법
CN103167727B (zh) 电路板及其制造方法
KR20230092854A (ko) 인쇄회로기판
TWI485816B (zh) 具有凸塊／凸緣層支撐板、無芯增層電路及內建電子元件之三維半導體組裝板
US20130003314A1 (en) Multilayer printed circuit board and manufacturing method therefor
KR101181105B1 (ko) 방열회로기판 및 그 제조 방법
US20120111624A1 (en) Multilayer wiring substrate
KR100820633B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
CN109922600B (zh) 线路板结构及其制作方法
CN104768318A (zh) 软硬结合电路板及其制作方法
JP2009054689A (ja) 配線基板、実装基板および実装構造体、並びに配線基板の製造方法
US8204345B2 (en) Method of manufacturing printed circuit board for optical waveguides
JP4033157B2 (ja) 導電路形成方法
KR20170048869A (ko) 인쇄회로기판 및 인쇄회로기판의 제조방법
JP2006049762A (ja) 部品内蔵基板及び部品内蔵基板の製造方法
KR102494343B1 (ko) 인쇄회로기판
CN214381578U (zh) 线路板
KR101437988B1 (ko) 인쇄회로기판 및 이를 제조하는 방법
US20230284380A1 (en) Wiring substrate
EP3893609A1 (en) Failure robust bending of component carrier with rigid and flexible portion connected with a rounding

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120829

Termination date: 20201219

CF01 Termination of patent right due to non-payment of annual fee