CN102386146A - 电子装置 - Google Patents

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CN102386146A
CN102386146A CN2011102418009A CN201110241800A CN102386146A CN 102386146 A CN102386146 A CN 102386146A CN 2011102418009 A CN2011102418009 A CN 2011102418009A CN 201110241800 A CN201110241800 A CN 201110241800A CN 102386146 A CN102386146 A CN 102386146A
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CN
China
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circuit board
semiconductor chip
recess
execution mode
resin
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Pending
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CN2011102418009A
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English (en)
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高桥哲也
小八重健二
石川直树
宫腰武
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

本发明涉及电子装置。一种电子装置包括:电子组件,其具有安装面,该安装面具有包括多个边部和多个角部的轮廓;电路板,其包括面对所述电子组件的安装面的被安装面,并且具有在面对所述电子组件的角部的位置处形成的凹部;连接部,其设置在所述电子组件和电路板之间,并且将电路板电连接至所述电子组件;第一部件,其嵌入凹部中,并且第一部分的刚度低于所述电子组件和电路板的刚度;以及第二部件,其设置在所述电子组件与电路板之间,并且第二部件的刚度低于所述电子组件和电路板的刚度。

Description

电子装置
技术领域
本文所讨论的实施方式涉及其中在电子组件和电路板之间填充有底部填充材料的电子装置。
背景技术
由于针对电子装置的减小尺寸、减小厚度和增加密度的要求,可以使用所谓的倒装芯片安装,其中在电子组件(例如,半导体芯片)或电路板上形成突起的电极(突起部),从而将电子组件电连接至电路板。
在倒装芯片安装中,电子组件和电路板直接通过突起部相互连接。因此,当电子装置受热时,由于电子组件和电路板之间的热膨胀系数方面的差异,突起物连接部中可能产生很大的负荷。因此,可以在电子组件与电路板之间的间隙中填充底部填充材料以减小突起物连接部中产生的负荷。
例如,已知一种作为倒装芯片安装方法的技术,其中,在倒装芯片封装的IC或基板中形成有凹部并且在该凹部中填充有底部填充树脂,从而提高了IC和基板之间的结合力(例如,日本特开2000-36517号公报)。
同时,由于电子装置的尺寸减小、厚度减小和密度提高,减小了电子组件和电路板之间的间隙。因此,也减小了填充在电子组件和电路板之间的间隙中的底部填充材料的厚度。所以,当电子装置受热时,在底部填充材料中产生很大的应力,并且可能在底部填充材料中产生断裂或者底部填充材料可能会从电子组件或者电路板脱落。具体地说,在电子组件的角部,底部填充材料中产生很大的应力。因此,底部填充材料有可能从电子器件或者电路板脱落。因此,有必要考虑一种措施来防止底部填充材料在电子器件的角部脱落。
发明内容
因此,本发明的一个方面的目的在于减小底部填充材料受到的热应力并提高电子装置的可靠性。
根据本发明的一个方面,一种电子装置包括:电子组件,其具有安装面,所述安装面具有包括多个边部和多个角部的轮廓;电路板,其包括面对所述电子组件的所述安装面的被安装面,并且具有在面对所述电子组件的所述角部的位置处形成的凹部;连接部,其设置在所述电子组件和所述电路板之间,并且将所述电路板电连接至所述电子组件;第一部件,其嵌入所述凹部中,并且所述第一部件的刚度低于所述电子组件和所述电路板的刚度;以及第二部件,其设置在所述电子组件与所述电路板之间,并且所述第二部件的刚度低于所述电子组件和所述电路板的刚度。
附图说明
图1是根据第一实施方式的半导体装置的立体图。
图2是根据第一实施方式的半导体装置的横截面图。
图3是根据第一实施方式的半导体芯片的侧视图。
图4是根据第一实施方式的半导体芯片的底视图。
图5是根据第一实施方式的半导体芯片的平面图。
图6是根据第一实施方式的电路板的部分横截面图。
图7A至图7C是在根据不具有任何凹部的对比示例1的半导体装置的底部填充树脂中出现的热应力的分布图。
图8A至图8C是在根据对比示例2的半导体装置的底部填充树脂中出现的热应力的分布图,在对比示例2中,在从半导体芯片的角部向外移动0.25mm的位置处设置有凹部。
图9A至图9C是在根据对比示例3的半导体装置的底部填充树脂中出现的热应力的分布图,在对比示例3中,在从半导体芯片的角部向内移动1.05mm的位置处设置有凹部。
图10A至图10C是在根据示例的半导体装置的底部填充树脂中出现的热应力的分布图,在该示例中,在半导体芯片的角部的正下方设置有凹部。
图11A至图11D是例示制造根据第一实施方式的半导体装置的方法的图。
图12A和图12B是例示将根据第一实施方式的半导体装置安装到另一安装板的方法的图。
图13是根据第一实施方式的变型例的电路板的部分横截面图。
图14是根据第一实施方式的变型例的电路板的平面图。
图15是根据第一实施方式的变型例的电路板的平面图。
图16是根据第一实施方式的变型例的电路板的平面图。
图17是根据第一实施方式的变型例的电路板的平面图。
图18是根据第一实施方式的变型例的电路板的平面图。
图19是根据第一实施方式的变型例的半导体装置的立体图。
图20是根据第一实施方式的变型例的半导体装置的横截面图。
图21是根据第二实施方式的半导体装置的横截面图。
图22是根据第二实施方式的电路板的部分横截面图。
图23A至图23C是例示制造根据第二实施方式的电路板的方法的图。
图24A至图24D是例示制造根据第二实施方式的半导体装置的方法的图。
图25是根据第二实施方式的变型例的电路板的部分横截面图。
图26是根据第三实施方式的电路板的部分横截面图。
图27是根据第三实施方式的变型例的电路板的部分横截面图。
图28是根据第四实施方式的电路板的部分横截面图。
具体实施方式
第一实施方式
下面将参考图1至图20对第一实施方式进行描述。
半导体装置的结构
图1是根据第一实施方式的半导体装置100的立体图,并且图2是根据第一实施方式的半导体装置100的横截面图并显示了沿图1中的线II-II截取的横截面。
如图1和图2所示,半导体装置100是所谓的球状栅极阵列封装体(BGA:BallGrid Array)型的半导体封装体,并且包括半导体芯片10、安装有半导体芯片10的电路板20、填充在位于半导体芯片10与电路板20之间的间隙中的底部填充树脂30以及作为外部连接端子而安装在电路板20上的焊球40。
假定半导体芯片10是通过在半导体晶片中制作多个电路并通过切割该半导体晶片进行划片而获得的一个半导体芯片。但是,本实施方式并不局限于该半导体芯片,可以使用另一电子组件。
图3是根据第一实施方式的半导体芯片10的侧视图,并且图4是根据第一实施方式的半导体芯片10的底视图。如图3和图4所示,半导体芯片10包括芯片主体11和形成在芯片主体11的底面(即,芯片主体10的面对电路板20的表面)上的多个突起部12。
在平面视图中,芯片主体11形成为大体矩形的形状。换句话说,芯片主体11在面对电路板20的部分处具有底面,该底面的轮廓由四个边部11a和四个角部11b限定。芯片主体11的每个边部11a的长度均设置成约4mm。芯片主体11的厚度设置为约0.2mm。应当理解,实施方式并不限于此。例如,芯片主体11的平面形状可以是三角形、五角形或具有更多个边部的多边形。另外,芯片主体11的平面形状可以是圆形或椭圆形。芯片主体11的线膨胀系数是大约2ppm至4ppm,并且典型地是2.6ppm。
多个突起部12沿芯片主体11的边部11a排布。突起部12的间距设置为大约10μm至100μm。例如,可以使用金作为突起部12的材料。例如,可以使用球焊(ballbonding)作为制造突起部12的方法。
电路板20是所谓的玻璃环氧板(glass epoxy board)。但是,本实施方式并不限于此,可以使用诸如玻璃复合板或陶瓷板的另一种印刷电路板。
图5是根据第一实施方式的半导体芯片20的平面图,并且图6是根据第一实施方式的电路板20的部分横截面图并显示了沿图5中的线VI-VI截取的横截面。如图5和图6所示,电路板20包括芯材21、第一布线层22和第二布线层23。
芯材21是例如通过在玻璃纤维布中浸渍环氧树脂而获得的。芯材21在平面视图中形成为大体矩形的形状,并且在预定位置处具有多个过孔H。芯材21的厚度例如是150μm至250μm。各个过孔H垂直地贯通芯材21,并且导通孔V嵌入各个过孔H中。导通孔V包括形成在过孔H的内表面上的导电层Va和填充在导电层Va内侧的绝缘材料Vb。导电层Va将第一布线层22电连接至第二布线层23。例如,可以使用铜作为导电层Va的材料。芯材21在电路板20中所占的比例很高。因此,整个电路板20的热膨胀系数主要取决于芯材21,并在本实施方式中设置为大约12ppm至16ppm。
第一布线层22形成在芯材21的顶面(即,芯材21的面对半导体芯片10的表面)上,并且包括多个第一布线图案22A。通过在芯材21的顶面上形成金属膜并接着从该金属膜中通过刻蚀去除不必要的部分,第一布线层22形成为第一布线图案22A的图案形状。例如,可以使用铜箔作为第一布线层22的材料。另外,第一阻焊25形成在芯材21的顶面上。例如,可以使用酰亚胺基树脂(具体而言,聚酰亚胺树脂等)作为第一阻焊25的材料。第一阻焊25盖住第一布线图案22A,但是在与半导体芯片10的突起部12相对应的位置处形成有开口25A。因此,第一布线图案22A通过第一阻焊25的开口25A部分地露出,并且各个露出的区域形成第一电极焊盘22B。因此,多个第一电极焊盘22B按照与半导体芯片10的突起部12相对应的关系沿电路板20的各个边部布置在电路板20的顶面上。
第二布线层23形成在芯材21的底面(即,芯材21的安装有焊球40的表面)上,并包括多个第二布线图案23A。通过在芯材21的底面上形成金属膜并接着从该金属层中通过刻蚀去除不必要的部分,第二布线层23形成为第二布线图案23A的图案形状。例如,可以使用铜箔作为第二布线层23的材料。另外,第二阻焊26形成在芯材21的底面上。例如,可以使用酰亚胺基树脂(具体而言,聚酰亚胺树脂等)作为第二阻焊26的材料。第二阻焊膜26盖住第二布线图案23A,但是具有以矩阵形式形成在电路板20的整个底面中的多个开口26A。因此,第二布线图案23A通过第二阻焊26的开口26A露出,并且各个露出的区域均形成第二电极焊盘23B。因此,多个第二电极焊盘23B以矩阵形式布置在电路板20的底面上。焊球40分别安装到这些第二电极焊盘23B。当半导体装置100被安装到另一安装板(母板)上时,焊球40用作外部连接端子。
在电路板20中,在分别与半导体芯片10的角部11b对应的位置处形成了凹部27。凹部27从电路板20的芯材21的顶面至底面贯通芯材21并到达第二布线层23。因此,在与半导体芯片10的角部11b相对应的位置处,位于半导体芯片10与电路板20之间的间隔比在由半导体芯片10的突起部12限定的中心区域Rc处的间隔大出了芯材21的厚度。应当理解,凹部27不是必须要贯通芯材21,例如,凹部27可以形成在芯材21中以便延伸到芯材21中的中间位置处。在本实施方式中,第一电极焊盘22B没有形成在任何与半导体芯片10的角部11b相对应的位置处,因此凹部27不妨碍第一电极焊盘22B。
底部填充树脂30被填充在半导体芯片10与电路板20之间的间隙中,以将半导体芯片10接合到电路板20。另外,通过底部填充树脂30材料凝固时所产生的收缩力,底部填充树脂30将半导体芯片10的突起部12压靠在电路板20的第一电极焊盘22B上以将突起部12电连接至第一电极焊盘22B。因此,不需要额外地使用导电粘合剂等来将半导体芯片10的突起部12连接至电路板20的第一电极焊盘22B。底部填充树脂30的周边部分在半导体芯片10周围突起以形成所谓的圆角F(fillet F)。圆角F从电路板20的顶面开始延伸到半导体芯片10的边部,因此用来增强半导体芯片10与电路板20之间的结合力并减小在底部填充树脂30的周边部分产生的应力。
而且,通过在半导体芯片10和电路板20之间的间隙中填充底部填充树脂,可以减小施加在突起部12和第一电极焊盘22B的连接部上的应力。例如,随着半导体芯片10或电路板20的变形而在半导体芯片10和电路板20之间产生的应力不仅施加在突起部12和第一电极焊盘22B的连接部上,而且还施加在底部填充树脂30上。因此,抑制了应力集中在突起部12和第一电极焊盘22B的连接部上。
并且,底部填充树脂30的刚度(即,弹性模数)小于半导体芯片10和电路板20的刚度。因此,当半导体芯片10或电路板20发生变形时,底部填充树脂30与该变形相对应地发生相似的变形以吸收半导体芯片10或电路板20的变形。例如,可以使用环氧基树脂(具体而言,通过向环氧树脂添加由硅制成的填充剂而获得的材料)作为底部填充树脂30。底部填充树脂30的弹性模数取决于环氧树脂的成分、填充剂的添加量等。
如上所述的底部填充树脂30被嵌入在电路板20的芯材21中形成的凹部27中。因此,底部填充树脂30在位于半导体芯片10的角部11b的正下方的位置处的厚度大于在由多个突起部12限定的中心区域Rc处的厚度。换句话说,在半导体芯片10的角部11b的正下方的区域中存在的介于半导体芯片10与电路板20之间的底部填充树脂30多于其他区域。因此,当半导体芯片10或电路板20发生变形时,在半导体芯片10的角部11b正下方的位置处,较多的底部填充树脂30量吸收了半导体芯片10或电路板20的变形。因此,在半导体芯片10的角部11b正下方的位置处,每单位体积的底部填充树脂30的变形量很小。结果,在根据本实施方式的具有凹部27的半导体装置100中,与不具有任何凹部27的半导体装置相比,可以减小在靠近半导体芯片10的角部11b的底部填充树脂30中产生的应力。
例如,当半导体芯片10和电路板20受热时,由于在半导体芯片10与电路板20之间热膨胀系数方面的差异,随着从半导体芯片10的中心到外侧的距离的增加,电路板20发生变形从而加剧从半导体芯片10脱落。因此,在距离半导体芯片10的中心最远的位置处(即,半导体芯片10的角部11b),半导体芯片10和底部填充树脂30之间的距离最大。但是,由于根据该实施方式的半导体装置100在半导体芯片10的角部11b的正下方的位置比角部11b附近具有更多的底部填充树脂30,所以在这些角部11b的位置处,底部填充树脂30每单位体积的变形量很小。因此,当半导体芯片10与电路板20受热时,可以抑制在半导体芯片10的角部11b正下方处产生的应力,并因此能够防止在底部填充树脂30中产生断裂和在底部填充树脂30与半导体芯片10或电路板20之间的界面处发生脱落。换句话说,在本实施方式中,通过增加底部填充树脂30的用量,在不增加位于半导体芯片10的角部11b的正下方的底部填充树脂30中的应力的情况下,可以减轻电路板20变形的影响。
具体而言,在与半导体芯片10的角部11b相对应的位置处,由于应力集中在底部填充树脂30上,因此最可能出现半导体芯片10和底部填充树脂30的分离。因此,通过使凹部27位于电路板20中以使得凹部27在半导体芯片10的角部11b的正下方延伸,可以获得显著的效果。
而且,通过在电路板20的凹部27中嵌入底部填充树脂30,在电路板20与底部填充树脂30之间产生了所谓的锚定效应,并且避免了底部填充树脂30从电路板20脱落。
仿真结果
下面将对在根据第一实施方式的底部填充树脂中产生的热应力的仿真结果进行描述。在仿真中,加热温度设定为140℃,半导体芯片10的热膨胀系数设定为3.5ppm,电路板20的热膨胀系数设定为11.0ppm,底部填充树脂30的热膨胀系数设定为37.0ppm,半导体芯片10的各个边部的长度设定为4.2mm,半导体芯片10的厚度设定为0.2mm,电路板20的各个边部的长度设定为8.0mm,电路板20的厚度设定为0.22mm,底部填充树脂30的厚度(半导体芯片10与电路板20之间的间隔)设定为40μm,在半导体芯片10周围突起的圆角F的长度设定为0.4mm,并且各个凹部的深度设定为0.1mm。
在图7A至图10C中的各个应力分布图表中,横轴表示离开半导体芯片中心的距离,纵轴表示在厚度方向上在底部填充树脂中所产生的应力的值。横轴的指标(曲线弧长)是通过将离开半导体芯片中心的距离(mm)与√2相乘得到的。因此,横轴上的刻度3处的位置对应于离开半导体芯片中心大约2.1mm的位置,即,半导体芯片的角部的位置。
对比示例1
对比示例1旨在说明不具有任何凹部27的半导体装置300A中的底部填充树脂30的热应力。
图7A是根据不具有任何凹部的对比示例1的半导体装置300A的示意图。图7B是在半导体装置300A中的半导体芯片10与底部填充树脂30之间的界面处产生的热应力的分布图。图7C是在半导体装置300A中的电路板20A与底部填充树脂30之间的界面从产生的热应力的分布图。
如图7B所示,在不具有任何凹部的半导体装置300A中,在半导体芯片10与底部填充树脂30之间的界面处产生的热应力随着从半导体芯片10的中心向外侧离开的距离的增加而增加,并且热应力在半导体芯片10的角部的正下方的位置处(参见图7B中的箭头a)达到大约31.5MPa(张应力)。另外,如图7C所示,在电路板20A与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图7C中的箭头b)达到大约8.1MPa(张应力)。
对比示例2
对比示例2旨在说明其中凹部27B位于半导体芯片10的角部的外侧的半导体装置300B中的底部填充树脂30的热应力。
图8A是根据对比示例2的半导体装置300B的示意图,其中,凹部27B位于半导体芯片10的角部的外侧(即,位于从半导体芯片10中的两个相互交叉的边部向外移动了d1(=0.25mm)的位置处)。图8B是在半导体装置300B中的半导体芯片10与底部填充树脂30之间的界面处产生的热应力的分布图。图8C是在半导体装置300B中的电路板20B与底部填充树脂30之间的界面处产生的热应力的分布图。
如图8B所示,当凹部27B位于从半导体芯片10向外侧移动了d1(=0.25mm)的位置处时,在半导体芯片10与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图8B中的箭头a)达到大约28.6MPa(张应力)。另外,如图8C所示,在电路板20B与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图8C中的箭头b)达到大约7.5MPa(张应力)。
对比示例3
对比示例3旨在说明其中凹部27C位于半导体芯片10的角部的内侧的半导体装置300C中的底部填充树脂30的热应力。
图9A是根据对比示例3的半导体装置300C的示意图,其中,凹部27C位于半导体芯片10的角部的内侧(即,位于从半导体芯片10中的两个相互交叉的边部向内移动了d2(=1.05mm)后的位置处)。图9B是在半导体装置300C中的半导体芯片10与底部填充树脂30之间的界面处产生的热应力的分布图。图9C是在半导体装置300C中的电路板20C与底部填充树脂30之间的界面从产生的热应力的分布图。
如图9B所示,当凹部27C位于从半导体芯片10向内移动了d2(=1.05mm)的位置处时,在半导体芯片10与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图9B中的箭头a)达到大约25.6MPa(张应力)。另外,如图9C所示,在电路板20C与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图9C中的箭头b)达到大约0.0MPa(张应力)。
示例
示例旨在说明在其中凹部27位于半导体芯片10的角部的正下方的半导体装置100中的底部填充树脂30的热应力。
图10A是根据示例的半导体装置100的示意图,其中,凹部27位于半导体芯片10的角部的正下方。图10B是在半导体装置100中的半导体芯片10与底部填充树脂30之间的界面处产生的热应力的分布图。图10C是在半导体装置100中的电路板20与底部填充树脂30之间的界面处产生的热应力的分布图。
如图10B所示,在具有位于半导体芯片10的角部的正下方的凹部27的半导体装置100中,在半导体芯片10与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图10B中的箭头a)达到大约9.5MPa(张应力)。换句话说,与对比示例1至3相比,半导体芯片10与底部填充树脂30之间的界面处产生的热应力显著减小。另外,电路板20与底部填充树脂30之间的界面处产生的热应力在半导体芯片10的角部的正下方的位置处(参见图10C中的箭头b)大约为-3.1MPa(压应力:compressive stress)。换句话说,在电路板20与底部填充树脂30之间的界面处产生的热应力是压应力,其不对底部填充树脂30的脱落产生影响。
如上所述,从仿真结果还可以看出,通过在电路板20中形成包括位于半导体芯片10的角部的正下方位置处的凹部27并在凹部27中填充底部填充树脂30,可以减小导致底部填充树脂30脱落的热应力。
半导体装置的制造方法
图11A至图11D是例示制造根据第一实施方式的半导体装置的方法的图。应当注意,在图11A至图11D中,略去了半导体装置100的详细结构而仅显示了第一电极焊盘22B。因此,如有必要,请参见图1至图7C。
首先,如图11A所示,制备电路板20。虽然在图11A至图11D中未显示,但是电路板20包括诸如玻璃环氧材料的芯材21以及分别形成在其顶面和底面的第一布线层22和第二布线层23。凹部27分别形成在电路板20中的与半导体芯片10的四个角部11b相对应的区域中。凹部27贯通芯材21并到达第二布线层23。例如,可以使用激光加工作为形成凹部27的方法。当使用激光加工时,如果将第二布线层23用作加工停止面,则很容易形成凹部27。也可以使用钻孔来代替激光加工。
接着,如图11B所示,例如通过点胶法(dispense method)向电路板20的顶面提供环氧基树脂L。这里所使用的环氧基树脂L是例如通过向环氧树脂添加诸如硅的填充剂而获得的。环氧基树脂L的提供量被设定成:在安装半导体芯片10时,位于半导体芯片10与电路板20之间的空隙被充满并且在半导体芯片10周围形成圆角F。接着,将半导体芯片10附接在压头Hp的底面,并且半导体芯片10被设置为使得半导体芯片10的突起部12面对电路板20的第一电极焊盘22B。
接着,如图11C所示,降下半导体芯片10并对着电路板20按压半导体芯片10。于是,环氧基树脂L受到半导体芯片10挤压并展开以填充电路板20的凹部27并且在半导体芯片10周围突起以形成圆角F。此时所施加的力取决于半导体芯片10的尺寸、突起部12的尺寸或突起部12的数量,并且例如设定为2kgf至8kgf。接着,半导体芯片10被设置在压头Hp内部的加热器(未显示)加热以使半导体芯片10和电路板20之间的空隙中的环氧基树脂L凝固。因此,环氧基树脂L收缩,半导体芯片10牢牢地接合到电路板20,并且半导体芯片10的突起部12电连接到电路板20的第一电极焊盘22B。
接着,如图11D所示,分别将焊球40安装到电路板20的第二电极焊盘23B。通过这种方法,完成了根据第一实施方式的半导体装置100。
安装到另一个安装板的方法
图12A至图12B是例示将根据第一实施方式的半导体装置安装到另一个安装板的方法的图。应当注意,在图12A至图12B中,略去了半导体装置100的详细结构。因此,如有必要,请参见图1至图7C。
当将半导体装置100安装到另一个安装板1000时,如图12A所示,将半导体装置100放置在另一个安装板1000上。接着,在熔炉中将半导体装置100和安装板1000加热以使焊球40回流。因此,如图12B所示地,焊球40熔化并凝固为焊件(soldermember)120,并且半导体装置100的第二电极焊盘23B电连接至安装板1000的电极焊盘110。回流温度取决于焊球40的材料,例如,将回流温度设定为210℃至260℃。因此,半导体芯片10和电路板20热膨胀以在底部填充树脂30中产生热应力。但是,根据本实施方式的半导体装置100包括电路板20中的、位于半导体芯片10的角部的正下方的被填充有底部填充树脂30的凹部27。因此,减小了在半导体芯片10的角部的正下方的底部填充树脂30的热应力,并因此抑制了在底部填充树脂30中产生断裂和在底部填充树脂30与半导体芯片10或电路板20之间的界面处出现脱落的可能。所述安装到另一个安装板的方法可以应用到以下实施方式及其变型例。
电路板的变型例
图13是根据第一实施方式的变型例的电路板20的部分横截面图。在上述的第一实施方式中,凹部27形成在电路板20的芯材21中。但是,当电路板20为多层布线板时,例如可以在多层布线板中的层间绝缘层中形成凹部270A。
如图13所示,根据本变型例的电路板20是多层布线板并且包括芯材21、在芯材21的顶面上形成的第一多层布线28和在芯材21的底面上形成的第二多层布线29。
第一多层布线28从芯材21侧起依次包括第一下布线层28A、第一层间绝缘层28B和第一上布线层28C。第一下布线层28A和第一上布线层28C通过在第一层间绝缘层28B中嵌入的导通孔(未显示)相互电连接。例如,可以使用环氧树脂或聚酰亚胺树脂作为第一层间绝缘层28B的材料。虽然这里没有显示,但是第一下布线层28A和第一上布线层28C分别包括多个第一下布线图案(未显示)和多个第一上布线图案(未显示)。
第二多层布线29从芯材21侧起依次包括第二下布线层29A、第二层间绝缘层29B和第二上布线层29C。第二下布线层29A和第二上布线层29C通过在第二层间绝缘层29B中嵌入的导通孔(未显示)相互电连接。例如,可以使用环氧树脂或聚酰亚胺树脂作为第二层间绝缘层29B的材料。虽然这里没有显示,但是第二下布线层29A和第二上布线层29C分别包括多个第二下布线图案(未显示)和多个第二上布线图案(未显示)。
根据本变型例的凹部270A没有形成在芯材21中而是形成在第一层间绝缘层28B中以便包括位于半导体芯片10的角部11b的正下方的位置,即,横跨角部11b的正下方的位置地延伸。凹部270A贯通第一层间绝缘层28B并到达第一下布线层28A。底部填充树脂30填充在半导体芯片10和电路板20之间的间隙中并且嵌入在第一层间绝缘层28B中形成的凹部270A中。
当如上所述地使用多层布线板作为电路板20时,即使第一多层布线28的第一层间绝缘层28B中形成有凹部270A并且凹部270A中嵌入底部填充树脂30,但更大量的底部填充树脂30可以设置在半导体芯片10的角部11b的正下方。
凹部的变型例
图14至图18是根据第一实施方式的变型例的电路板20的平面图。在上述第一实施方式中,在电路板20中形成的凹部27具有在平面图中大体为矩形的形状,但并不限于此。例如,如图14所示,可以在电路板20中形成在平面图中具有大体三角形的形状的凹部2700a。如图15和图16所示,可以在电路板20中形成在平面图中具有大体为L形状的凹部2700b和2700c。另外,如图17所示,可以在电路板20中形成在平面图中具有环形形状(矩形框形状)的凹部2700d以包围第一电极焊盘22B。在这种情况下,当凹部2700d位于半导体芯片10的边部11a的正下方以沿着边部11a延伸时,即使在半导体芯片10的边部11a附近也可以减轻底部填充树脂30上的应力集中。另外,如图18所示,当半导体芯片10的突起部12布置为两行时,也就是说,当突起部12沿着芯片主体11的相互面对的两个边部布置时,可以在电路板20中的、位于没有布置突起部12的余下的两个边部11a的正下方处形成长的凹部2700e。这里所描述的凹部27的变型例(即,凹部2700a至2700e)可以应用到以下实施方式及它们的变型例中。
半导体装置的变型例
图19是根据第一实施方式的变型例的半导体装置100的立体图,并且图20是根据第一实施方式的变型例的半导体装置100的横截面图并显示了沿图19中的线XX-XX截取的横截面。
如图19和图20所示,根据需要,根据第一实施方式的半导体装置可以包括用于密封半导体芯片10和底部填充树脂30的密封树脂50。例如,可以使用通过向环氧树脂添加由硅制成的填充剂得到的材料作为密封树脂50的材料。该填充剂的添加量大于底部填充树脂中的填充剂的添加量。因此与底部填充树脂30相比,密封树脂50具有更高的刚度(即,更高的弹性模数)。当半导体芯片10和底部填充树脂30被密封树脂50密封时,由于为了将半导体装置100安装到另一个安装板1000(参见图12A和图12B)而进行的加热(回流),密封树脂50也发生热膨胀。因此,作为整体,半导体装置100的外部形状在横截面上可以是大致M的形状。具体而言,在半导体装置100中,与半导体芯片10的角部11b相对应的部分离安装板1000最远(M的顶点),而半导体芯片10的角部11b的内侧和外侧的区域靠近安装板。同样在这种情况下,与上述第一实施方式相似,半导体芯片10的角部11b的正下方的底部填充树脂30的热应力非常大。但是,在根据本变型例的半导体装置中,与第一实施方式相类似,半导体芯片10的角部11b的正下方的区域中的底部填充树脂30比其他区域中的多。因此,抑制了在底部填充树脂30中产生断裂和在底部填充树脂与半导体芯片10或电路板20之间的界面处出现脱落的可能。这里所描述的半导体装置100的变型例(即,额外地提供密封树脂50)可以应用到以下实施方式及它们的变型例中。
第二实施方式
下面将参考图21至图25对第二实施方式进行描述。
半导体装置的结构
图21是根据第二实施方式的半导体装置200的横截面图,并且图22是根据第二实施方式的电路板20的部分横截面图。如图21和图22所示,根据第二实施方式的底部填充树脂31包括第一树脂部31A和第二树脂部31B。第一树脂部31A嵌入到凹部27中。第一树脂部31A的顶面设置在与电路板20的芯材21高度相同的高度处。第二树脂部31B形成在电路板20和第一树脂部31A上,并且填充在半导体芯片10与电路板20之间的间隙中。第二树脂部31B的周边部分在半导体芯片10周围突起以形成所谓的圆角F。与半导体芯片10和电路板20相比,第一树脂部31A和第二树脂部31B中的每一方都具有较低的刚度(即,较低的弹性模数)。因此,当半导体芯片10和电路板20发生变形时,第一树脂部31A和第二树脂部31B都可以减轻半导体芯片10和电路板20变形的影响。
在本实施方式中,当底部填充树脂30被划分为第一树脂部31A和第二树脂部31B时,第一树脂部分31A可以在电路板20的制造过程中嵌入到电路板20的凹部27中。因此,不需要利用所谓的底部填充树脂先入法(first-in method)或底部填充树脂后入法(last-in method)将底部填充树脂嵌入凹部27中。因此,可以防止由于带入的空气而导致在嵌入凹部27中的第一树脂部31A中产生空隙。底部填充树脂先入法是一种提供方法,在该方法中,液态的底部填充树脂被涂布在电路板的顶面上并被半导体芯片所按压和展开。底部填充树脂后入法是一种提供方法,在该方法中,在将半导体芯片安装到电路板以后,将液态的底部填充树脂注入到半导体芯片和电路板之间的间隙中。
另外,在本实施方式中,可以将第一树脂部31A的刚度(即,弹性模数)设定为低于第二树脂部31B的刚度。通过这样设置,与当第一树脂部31A和第二树脂部31B的材料相同时相比,由第一树脂部31A吸收的半导体芯片10或电路板20的变形量很大。因此,减小了应当由第二树脂部31B吸收的半导体芯片10或电路板20的变形量。所以,可以增加填充在半导体芯片10与电路板20之间的间隙中的第二树脂部31B的刚度(即,弹性模数)。因此,能够更加牢固地加强半导体芯片10的突起部12与电路板20的第一电极焊盘22B的连接部。
例如,可以使用环氧基树脂(即,通过向环氧树脂添加由硅制成的填充剂来获得的材料)作为第一树脂部31A和第二树脂部31B的材料。当第一树脂部31A的弹性模数被设定为小于第二树脂部31B的弹性模数时,仅需要针对第一树脂部31A和第二树脂部31B调整环氧基树脂中的填充剂的添加量。换句话说,仅需要使第一树脂部31A的材料中的填充剂的添加量小于第二树脂部31B的材料中的填充剂的添加量。
电路板的制造方法
图23A至图23C是例示制造根据第二实施方式的电路板20的方法的图。应当注意,在图23A至图23C中,略去了电路板20的详细结构,仅显示了第一电极焊盘22B。因此,如有必要,请参见图21至图22C。
首先,如图23A所示,制备电路板20。虽然在图23A至图23C中未显示,但是电路板20包括诸如玻璃环氧材料的芯材21以及形成在芯材21顶面和底面的第一布线层22和第二布线层23。
接着,如图23B所示,凹部27分别形成在芯材21中、半导体芯片10的四个角部11b的正下方。凹部27贯通芯材21并到达第二布线层23。例如,可以使用激光加工作为形成凹部27的方法。当使用激光加工时,如果使用第二布线层23作为加工停止面,则很容易形成凹部27。也可以使用钻孔来代替激光加工。
接着,如图23C所示,例如,通过点胶法向凹部27提供环氧基树脂,并且将环氧基树脂与电路板一起加热。因此,环氧基树脂凝固以在凹部27中形成第一树脂部31A。提供环氧基树脂的方法并不限于点胶法,可以使用诸如印刷法的另一种方法。这样就完成了在第二实施方式中使用的电路板20。
半导体装置的制造方法
图24A至图24D是例示制造根据第二实施方式的半导体装置的方法的图。应当注意,在图24A至图24D中,略去了半导体装置200的详细结构而仅显示第一电极焊盘22B。因此,如有必要,请参见图21至图22。
首先,如图24A所示,制备电路板20。这里所制备的电路板20是根据图23A至图23C所示的制造工艺制造的电路板20。
接着,如图24B所示,例如,通过点胶法向电路板20的顶面提供环氧基树脂L。这里所使用的环氧基树脂L是第二树脂部31B的材料,并且该环氧基树脂L是例如通过向环氧树脂添加诸如硅的填充剂而获得的材料。所提供的环氧基树脂L的用量如此设定:当安装半导体芯片10时,半导体芯片10和电路板20之间的空隙被充满并且在半导体芯片10周围形成圆角F。接着,将半导体芯片10附接到压头Hp的底面,并且将半导体芯片10设置为使得其突起部12面对电路板20的第一电极焊盘22B。
接着,如图24C所示,降下半导体芯片10并抵靠电路板20按压半导体芯片10。因此,环氧基树脂L受到半导体芯片10按压并展开以填充在半导体芯片10与电路板20之间的间隙中并且在半导体芯片10周围突起以形成所谓的圆角F。此时施加的力取决于半导体芯片10的尺寸、突起部12的尺寸或突起部12的数量,并且例如被设定为2kgf至8kgf。接着,压头Hp内设置的加热器(未显示)对半导体芯片10加热以使半导体芯片10与电路板20之间的间隙中的环氧基树脂L凝固。因此,环氧基树脂L收缩,半导体芯片10牢牢地接合到电路板20,并且半导体芯片10的突起部12电连接到电路板20的第一电极焊盘22B。
接着,如图24D所示,分别将焊球40安装到电路板20的第二电极焊盘23B。这样就完成了根据第二实施方式的半导体装置200。
电路板的变型例
图25是根据第二实施方式的变型例的电路板20的部分横截面图。在上述的第二实施方式中,凹部27形成在电路板20的芯材21中。但是,当电路板20是多层布线板时,凹部270A例如可以形成在多层布线板中的层间绝缘层中。
如图25所示,根据本变型例的电路板20是多层布线板并且包括芯材21、形成在芯材21的顶面上的第一多层布线28和形成在芯材21的底面上的第二多层布线29。
第一多层布线28从芯材21侧起依次包括第一下布线层28A、第一层间绝缘层28B和第一上布线层28C。第一下布线层28A和第一上布线层28C通过在第一层间绝缘层28B中嵌入的导通孔(未显示)相互电连接。例如,可以使用环氧树脂或聚酰亚胺树脂作为第一层间绝缘层28B的材料。虽然这里没有显示,但是第一下布线层28A和第一上布线层28C分别包括多个第一下布线图案(未显示)和多个第一上布线图案(未显示)。
第二多层布线29从芯材21侧起依次包括第二下布线层29A、第二层间绝缘层29B和第二上布线层29C。第二下布线层29A和第二上布线层29C通过在第二层间绝缘层29B中嵌入的导通孔(未显示)相互电连接。例如,可以使用环氧树脂或聚酰亚胺树脂作为第二层间绝缘层29B的材料。虽然这里没有显示,但是第二下布线层29A和第二上布线层29C分别包括多个第二下布线图案(未显示)和多个第二上布线图案(未显示)。
根据本变型例的凹部270A没有形成在芯材21中,而是形成在第一层间绝缘层28B中以便包括位于半导体芯片10的角部11b的正下方的位置,即,以横跨角部11b的正下方的位置延伸。凹部270A贯通第一层间绝缘层28B并到达第一下布线层28A。底部填充树脂31的第一树脂部31A嵌入在第一层间绝缘层28B中形成的凹部270A中。另外,底部填充树脂31的第二树脂部31B形成在电路板20和第一树脂部分31A上,并且填充在半导体芯片10与电路板20之间的间隙中。
当使用多层布线板作为如上所述的电路板20时,即使凹部270A形成在第一多层布线28的第一层间绝缘层28B中并且在凹部270A中嵌入了底部填充树脂31的第一树脂部分31A,也可以在将更大量的底部填充树脂31设置在半导体芯片10的角部11b的正下方。
第三实施方式
下面将参考图26至图27对第三实施方式进行描述。
电路板的结构
图26是根据第三实施方式的电路板20的部分横截面图。如图26所示,根据第三实施方式的底部填充树脂32包括第一树脂部32A和第二树脂部32B。另外,根据第三实施方式的凹部27被电路板20的第一布线层22所封闭。换句话说,第一树脂部32A和第二树脂部32B被第一布线层22彼此隔开。因此,即使当由于底部填充树脂32的凝固和收缩而产生很大的应力(张应力)时,但是由于第一树脂部32A和第二树脂部32B的移动受到第一布线层22的阻挡,因此可以防止第一树脂部32A与凹部27的内表面之间的界面处的脱落以及第二树脂部32B与半导体芯片10之间的界面处的脱落。
电路板的变型例
图27是根据第三实施方式的变型例的电路板20的部分横截面图。如图27所示,根据该变型例的底部填充树脂32包括第一树脂部32A和第二树脂部32B。另外,根据该变型例的凹部27被电路板20的第一多层布线28所封闭。换句话说,第一树脂部32A和第二树脂部32B被第一多层布线28彼此隔开。因此,即使当由于底部填充树脂32的凝固和收缩而产生很大的应力(张应力)时,但是由于第一树脂部32A和第二树脂部32B的大的移动受到第一多层布线28的阻挡,因此可以防止第一树脂部32A与凹部27的内表面之间的界面处的脱落以及第二树脂部32B与半导体芯片10之间的界面处的脱落。如上所述,当电路板20是多层布线板时,根据上述的第三实施方式,可以通过第一多层布线28而不是第一布线层22将第一树脂部32A和第二树脂部32B彼此隔开。
第四实施方式
下面将参考图28对第四实施方式进行描述。
图28是根据第四实施方式的电路板20的部分横截面图。如图28所示,在第四实施方式中,使用在电路板20的芯材21形成的过孔H作为凹部270B。使用在各个过孔H中嵌入的导通孔V的绝缘材料Vb作为底部填充树脂33的第一树脂部33A。换句话说,根据第四实施方式的底部填充树脂33包括由导通孔V的绝缘材料形成的第一树脂部33A和填充在半导体芯片10与电路板20之间的间隙中的第二树脂部33B。如上所述地,当形成在电路板20中的导通孔V位于半导体芯片10的角部11b的正下方时,导通孔V的绝缘材料Vb吸收半导体芯片10或电路板20的变形,并且因此不需要额外形成凹部。
此处叙述的全部示例和条件性语言旨在出于教育目的而帮助读者理解本发明以及发明人对现有技术做出贡献的原理,并且应当被解释为不限于如此具体叙述的示例和条件,并且说明书中对这种示例的组织也与展示本发明的优点和缺点无关。尽管已经详细描述了本发明的实施方式,但应当理解的是在不偏离本发明的精神和范围的情况下可对其做出各种变化、替换和修改。

Claims (7)

1.一种电子装置,该电子装置包括:
电子组件,其具有安装面,所述安装面具有包括多个边部和多个角部的轮廓;
电路板,其包括面对所述电子组件的所述安装面的被安装面,并且所述电路板具有在面对所述电子组件的所述角部的位置处形成的凹部;
连接部,其设置在所述电子组件与所述电路板之间,并且所述连接部将所述电路板电连接至所述电子组件;
第一部件,其嵌入所述凹部中,并且所述第一部件的刚度低于所述电子组件和所述电路板的刚度;以及
第二部件,其设置在所述电子组件与所述电路板之间,并且所述第二部件的刚度低于所述电子组件和所述电路板的刚度。
2.根据权利要求1所述的电子装置,其中,所述第一部件和所述第二部件由相同材料一体地形成。
3.根据权利要求1所述的电子装置,其中,所述第一部件的刚度低于所述第二部件的刚度。
4.根据权利要求1所述的电子装置,该电子装置还包括将所述第一部件和所述第二部件相互隔离开的隔离部。
5.根据权利要求1所述的电子装置,其中,所述凹部位于面对所述电子组件的所述边部的位置处,以沿所述边部延伸。
6.根据权利要求1所述的电子装置,其中,所述电路板包括:芯材;第一布线层,其形成在所述芯材的第一表面上,所述第一表面位于安装了所述电子组件的一侧;以及第二布线层,其形成在所述芯材的第二表面上,所述第二表面与所述第一表面相反;并且
所述凹部从所述第一表面到所述第二表面贯通所述芯材并且到达所述第二布线层。
7.根据权利要求6所述的电子装置,其中,所述电路板在所述凹部的内表面上具有导电层,所述导电层将所述第一布线层电连接至所述第二布线层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190855A (zh) * 2013-03-13 2015-12-23 丰田自动车株式会社 半导体装置
WO2020061978A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Groove design to facilitate flow of material between two substrates
CN111952203A (zh) * 2020-08-25 2020-11-17 山东砚鼎电子科技有限公司 一种指纹识别封装及其形成方法
WO2023221115A1 (zh) * 2022-05-20 2023-11-23 华为技术有限公司 芯片封装结构、其封装方法及电子设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014033859A1 (ja) * 2012-08-29 2014-03-06 日立化成株式会社 コネクタ及びフレキシブル配線板
JP6169713B2 (ja) * 2013-09-27 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017113077A (ja) 2015-12-21 2017-06-29 ソニー・オリンパスメディカルソリューションズ株式会社 内視鏡装置
JP2017120800A (ja) * 2015-12-28 2017-07-06 富士通株式会社 半導体素子、半導体素子の製造方法及び電子機器
US10727198B2 (en) * 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
JP6956552B2 (ja) * 2017-07-19 2021-11-02 株式会社小糸製作所 車載用電子回路実装基板
JP7123053B2 (ja) 2017-08-03 2022-08-22 ソニー・オリンパスメディカルソリューションズ株式会社 医療用観察装置
TWI713166B (zh) 2020-02-17 2020-12-11 頎邦科技股份有限公司 晶片封裝構造及其電路板
CN113394118B (zh) * 2020-03-13 2022-03-18 长鑫存储技术有限公司 封装结构及其形成方法
US11990418B2 (en) * 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with buffer structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101466208A (zh) * 2007-12-19 2009-06-24 新光电气工业株式会社 配线基板以及制造配线基板的方法
KR20090080605A (ko) * 2008-01-22 2009-07-27 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101466208A (zh) * 2007-12-19 2009-06-24 新光电气工业株式会社 配线基板以及制造配线基板的方法
KR20090080605A (ko) * 2008-01-22 2009-07-27 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105190855A (zh) * 2013-03-13 2015-12-23 丰田自动车株式会社 半导体装置
CN105190855B (zh) * 2013-03-13 2017-09-19 丰田自动车株式会社 半导体装置
WO2020061978A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Groove design to facilitate flow of material between two substrates
CN111952203A (zh) * 2020-08-25 2020-11-17 山东砚鼎电子科技有限公司 一种指纹识别封装及其形成方法
WO2023221115A1 (zh) * 2022-05-20 2023-11-23 华为技术有限公司 芯片封装结构、其封装方法及电子设备

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