KR20120024409A - 전자 장치 - Google Patents

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KR20120024409A
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KR
South Korea
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circuit board
semiconductor chip
resin
wiring layer
electronic component
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KR1020110078216A
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데츠야 다카하시
겐지 고바에
나오키 이시카와
다케시 미야코시
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후지쯔 가부시끼가이샤
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Abstract

본 발명은, 언더필재가 받는 열응력을 저하시켜, 반도체 장치의 신뢰성을 향상시키는 것을 과제로 한다.
복수의 변부 및 복수의 각부를 포함하는 윤곽의 실장면을 갖는 전자 부품과, 상기 전자 부품의 실장면에 대향하는 피실장면을 갖고, 상기 전자 부품의 각부에 대향하는 위치에 오목부가 형성된 회로 기판과, 상기 전자 부품과 상기 회로 기판 사이에 설치되어, 상기 회로 기판과 상기 전자 부품을 전기적으로 접속하는 접속부와, 상기 오목부에 매립되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제1 부재와, 상기 전자 부품과 상기 회로 기판 사이에 설치되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제2 부재를 구비하는 전자 장치.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은, 전자 부품 및 회로 기판 사이에 언더필재를 충전한 전자 장치에 관한 것이다.
전자 장치의 소형화, 박형화, 고밀도화의 요구로부터, 전자 부품(예컨대 반도체 칩) 또는 회로 기판 중 어느 하나에 형성한 돌기형의 전극(범프)에 의해, 전자 부품과 회로 기판을 전기적으로 접속하는 소위 플립 칩 실장(flip-chip mounting)이 채용되는 경우가 있다.
플립 칩 실장은, 전자 부품과 회로 기판을 직접 범프로 접속하기 때문에, 전자 장치를 가열했을 때에, 전자 부품과 회로 기판의 열팽창률 차에 기인하여, 범프 접속부에 큰 부하가 생기는 경우가 있다. 이 때문에, 전자 부품과 회로 기판의 간극에 언더필재를 충전하여, 범프 접속부에 생기는 부하를 완화하는 경우가 있다.
플립 칩 실장법으로서는, 예컨대, 플립 칩 패키지의 IC 또는 기판에 오목부를 형성하고, 이 오목부에 언더필 수지를 충전함으로써, IC와 기판의 결합력을 향상시키는 기술이 알려져 있다(예컨대 특허문헌 1).
특허문헌 1 : 일본 특허 공개 2000-365740호 공보
그런데, 전자 장치의 소형화, 박형화, 고밀도화에 따라, 전자 부품과 회로 기판의 간극이 작아지고 있다. 이에 따라, 전자 부품과 회로 기판의 간극에 충전되는 언더필재의 두께도 감소하고 있다. 이 때문에, 전자 장치를 가열했을 때에, 언더필재에 큰 응력이 생겨, 언더필재에 크랙이 발생하거나 또는 언더필재가 전자 부품 또는 회로 기판으로부터 박리되거나 하는 경우가 있다. 특히, 전자 부품의 각부(角部)는, 언더필재에 큰 응력이 생기기 때문에, 언더필재가 전자 부품 또는 회로 기판으로부터 박리되기 쉽다. 따라서, 전자 부품의 각부에 있어서의 언더필재의 박리에 대한 대책을 검토할 필요가 있다.
본 발명은, 언더필재가 받는 열응력을 저하시켜, 전자 장치의 신뢰성을 향상시킨다.
본 발명의 한 관점에 따르면, 복수의 변부 및 복수의 각부를 포함하는 윤곽의 실장면을 갖는 전자 부품과, 상기 전자 부품의 실장면에 대향하는 피실장면을 갖고, 상기 전자 부품의 각부에 대향하는 위치에 오목부가 형성된 회로 기판과, 상기 전자 부품과 상기 회로 기판 사이에 설치되어, 상기 회로 기판과 상기 전자 부품을 전기적으로 접속하는 접속부와, 상기 오목부에 매립되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제1 부재와, 상기 전자 부품과 상기 회로 기판 사이에 설치되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제2 부재를 구비하는 전자 장치가 제공된다.
본 발명에 따르면, 언더필재가 받는 열응력을 저하시켜, 전자 장치의 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시형태에 따른 반도체 장치의 사시도이다.
도 2는 제1 실시형태에 따른 반도체 장치의 단면도이다.
도 3은 제1 실시형태에 따른 반도체 칩의 측면도이다.
도 4는 제1 실시형태에 따른 반도체 칩의 하면도이다.
도 5는 제1 실시형태에 따른 회로 기판의 평면도이다.
도 6은 제1 실시형태에 따른 회로 기판의 부분 단면도이다.
도 7은 오목부를 갖추고 있지 않은 비교예 1에 따른 반도체 장치의 언더필 수지에 생기는 열응력의 분포도이다.
도 8은 반도체 칩의 각부의 외측으로 0.25 mm 틀어진 위치에 오목부를 배치한 비교예 2에 따른 반도체 장치의 언더필 수지에 생기는 열응력의 분포도이다.
도 9는 반도체 칩의 각부의 내측으로 1.05 mm 틀어진 위치에 오목부를 배치한 비교예 3에 따른 반도체 장치의 언더필 수지에 생기는 열응력의 분포도이다.
도 10은 반도체 칩의 각부의 바로 아래에 오목부를 배치한 본 실시예에 따른 반도체 장치의 언더필 수지에 생기는 열응력의 분포도이다.
도 11은 제1 실시형태에 따른 반도체 장치의 제조 방법의 설명도이다.
도 12는 제1 실시형태에 따른 반도체 장치를 다른 실장 기판에 실장하는 실장 방법의 설명도이다.
도 13은 제1 실시형태의 변형예에 따른 회로 기판의 부분 단면도이다.
도 14는 제1 실시형태의 변형예에 따른 회로 기판의 평면도이다.
도 15는 제1 실시형태의 변형예에 따른 회로 기판의 평면도이다.
도 16은 제1 실시형태의 변형예에 따른 회로 기판의 평면도이다.
도 17은 제1 실시형태의 변형예에 따른 회로 기판의 평면도이다.
도 18은 제1 실시형태의 변형예에 따른 회로 기판의 평면도이다.
도 19는 제1 실시형태의 변형예에 따른 반도체 장치의 사시도이다.
도 20은 제1 실시형태의 변형예에 따른 반도체 장치의 단면도이다.
도 21은 제2 실시형태에 따른 반도체 장치의 단면도이다.
도 22는 제2 실시형태에 따른 회로 기판의 부분 단면도이다.
도 23은 제2 실시형태에 따른 회로 기판의 제조 방법의 설명도이다.
도 24는 제2 실시형태에 따른 반도체 장치의 제조 방법의 설명도이다.
도 25는 제2 실시형태의 변형예에 따른 회로 기판의 부분 단면도이다.
도 26은 제3 실시형태에 따른 회로 기판의 부분 단면도이다.
도 27은 제3 실시형태의 변형예에 따른 회로 기판의 부분 단면도이다.
도 28은 제4 실시형태에 따른 회로 기판의 부분 단면도이다.
[제1 실시형태]
이하, 도 1?도 20을 참조하면서 제1 실시형태를 설명한다.
[반도체 장치의 구조]
도 1은 제1 실시형태에 따른 반도체 장치(100)의 사시도, 도 2는 제1 실시형태에 따른 반도체 장치(100)의 단면도로, 도 1의 II-II에 있어서의 단면을 나타내고 있다.
도 1, 도 2에 도시하는 것과 같이, 반도체 장치(100)는, 소위 BGA(Ball Grid Array)형의 반도체 패키지이며, 반도체 칩(10)과, 반도체 칩(10)을 실장하는 회로 기판(20)과, 반도체 칩(10) 및 회로 기판(20)의 간극에 충전되는 언더필 수지(30)와, 외부 접속 단자로서 회로 기판(20)에 부착되는 땜납 볼(40)을 구비한다.
반도체 칩(10)은, 예컨대 반도체 웨이퍼에 복수의 회로를 형성하고, 다이싱에 의해 개편화(個片化)한 것을 상정하고 있다. 그러나, 본 실시형태는 반도체 칩에 한정되는 것이 아니라, 다른 전자 부품을 이용하여도 좋다.
도 3은 제1 실시형태에 따른 반도체 칩(10)의 측면도, 도 4는 제1 실시형태에 따른 반도체 칩(10)의 하면도이다. 도 3, 도 4에 도시하는 것과 같이, 반도체 칩(10)은, 칩 본체(11)와, 칩 본체(11)의 하면, 즉 회로 기판(20)에 대향하는 표면에 형성된 복수의 범프(12)를 구비한다.
칩 본체(11)는 평면에서 보아 대략 직사각형으로 형성되어 있다. 즉, 칩 본체(11)는, 회로 기판(20)에 대향하는 부분에, 4개의 변부(11a) 및 4개의 각부(11b)에 의해 규정되는 윤곽의 하면을 갖는다. 칩 본체(11)의 각각의 변부(11a)는 약 4 mm로 설정되어 있다. 칩 본체(11)의 두께는 약 0.2 mm로 설정되어 있다. 단, 본 실시형태는 이것에 한정되는 것이 아니다. 예컨대, 칩 본체(11)의 평면 형상은, 삼각 형상, 오각 형상, 그 이상의 다각 형상이라도 좋다. 또한, 칩 본체(11)의 평면 형상은, 원 형상, 타원 형상이라도 좋다. 칩 본체(11)의 선팽창률은 약 2 ppm?4 ppm, 전형적으로는 약 2.6 ppm이다.
복수의 범프(12)는 칩 본체(11)의 각각의 변부(11a)를 따라서 배열되어 있다. 범프(12)의 피치는 약 10 ㎛?100 ㎛로 설정되어 있다. 범프(12)의 재료로서는, 예컨대 금을 이용하여도 좋다. 범프(12)의 제조 방법은, 예컨대 볼 본딩을 이용하여도 좋다.
회로 기판(20)은 소위 유리 에폭시 기판이다. 그러나, 본 실시형태는 이것에 한정되는 것이 아니라, 다른 프린트 기판, 예컨대 유리 콤포지트 기판이나 세라믹 기판을 이용하여도 좋다.
도 5는 제1 실시형태에 따른 회로 기판(20)의 평면도, 도 6은 제1 실시형태에 따른 회로 기판(20)의 부분 단면도로, 도 5의 VI-VI에 있어서의 단면을 나타내고 있다. 도 5, 도 6에 도시하는 것과 같이, 회로 기판(20)은, 코어재(21)와, 제1 배선층(22)과, 제2 배선층(23)을 구비한다.
코어재(21)는, 예컨대 유리 크로스에 에폭시 수지를 함침시킨 것이다. 코어재(21)는, 평면에서 보아 대략 직사각형으로 형성되어 있고, 그 소정 위치에는 복수의 관통 구멍(H)이 형성되어 있다. 코어재(21)의 두께는, 예컨대 150 ㎛?250 ㎛이다. 관통 구멍(H)은, 코어재(21)를 위아래로 관통하고 있고, 그 내부에는 비아(V; via)가 매립되어 있다. 비아(V)는, 관통 구멍(H)의 내면에 형성된 도전막(Va)과, 도전막(Va)의 내측에 충전된 절연재(Vb)를 구비한다. 도전막(Va)은 제1 배선층(22) 및 제2 배선층(23)을 전기적으로 접속하고 있다. 도전막(Va)의 재료로서는, 예컨대 Cu를 이용하여도 좋다. 회로 기판(20)에 있어서 코어재(21)가 차지하는 비율이 크기 때문에, 회로 기판(20) 전체의 열팽창률은 주로 코어재(21)에 의존하는데, 본 실시형태에서는 약 12 ppm?16 ppm로 설정되어 있다.
제1 배선층(22)은, 코어재(21)의 상면, 즉 반도체 칩(10)과 대향하는 표면에 형성되고, 복수의 제1 배선 패턴(22A)을 갖추고 있다. 제1 배선층(22)은, 코어재(21)의 상면에 금속막을 형성한 후, 그 금속막의 불필요한 부분을 에칭으로 제거함으로써, 제1 배선 패턴(22A)의 패턴 형상으로 정형된다. 제1 배선층(22)의 재료로서는, 예컨대 Cu박을 이용하여도 좋다. 또한, 코어재(21)의 상면에는 제1 솔더 레지스트(25)가 형성되어 있다. 제1 솔더 레지스트(25)의 재료로서는, 예컨대 이미드계 수지, 구체적으로는 폴리이미드 수지 등을 이용하여도 좋다. 제1 솔더 레지스트(25)는, 제1 배선 패턴(22A)을 피복하고 있는데, 반도체 칩(10)의 범프(12)에 대응하는 위치에는 각각 개구부(25A)가 형성되어 있다. 이 때문에, 제1 배선 패턴(22A)은, 제1 솔더 레지스트(25)의 개구부(25A)에서 부분적으로 노출되고, 각각의 노출 영역이 제1 전극 패드(22B)를 구성하고 있다. 이에 따라, 회로 기판(20)의 상면에는, 각각의 가장자리부를 따라서, 반도체 칩(10)의 범프(12)에 대응하도록 복수의 제1 전극 패드(22B)가 배열되어 있다.
제2 배선층(23)은, 코어재(21)의 하면, 즉 땜납 볼(40)이 부착되는 표면에 형성되고, 복수의 제2 배선 패턴(23A)을 갖추고 있다. 제2 배선층(23)은, 코어재(21)의 하면에 금속막을 형성한 후, 그 금속막의 불필요한 부분을 에칭으로 제거함으로써, 제2 배선 패턴(23A)의 패턴 형상으로 정형된다. 제2 배선층(23)의 재료로서는, 예컨대 Cu박을 이용하여도 좋다. 또한, 코어재(21)의 하면에는 제2 솔더 레지스트(26)가 형성되어 있다. 제2 솔더 레지스트(26)의 재료로서는, 예컨대 이미드계 수지, 구체적으로는 폴리이미드 수지 등을 이용하여도 좋다. 제2 솔더 레지스트(26)는, 제2 배선 패턴(23A)을 피복하고 있는데, 회로 기판(20)의 하면 전체에 걸쳐, 복수의 개구부(26A)가 매트릭스형으로 형성되어 있다. 이 때문에, 제2 배선 패턴(23A)은, 제2 솔더 레지스트(26)의 개구부(26A)로부터 부분적으로 노출되어, 각각의 노출 영역이 제2 전극 패드(23B)를 구성하고 있다. 이에 따라, 회로 기판(20)의 하면에는, 복수의 제2 전극 패드(23B)가 매트릭스형으로 배열되어 있다. 이들 제2 전극 패드(23B)에는 각각 땜납 볼(40)이 부착된다. 땜납 볼(40)은, 반도체 장치(100)를 다른 실장 기판(머더보드)에 실장할 때에, 외부 접속 단자로서 기능하는 것이다.
회로 기판(20)에 있어서의, 반도체 칩(10)의 각부(11b)에 대응하는 위치에는 각각 오목부(27)가 형성되어 있다. 오목부(27)는, 회로 기판(20)의 코어재(21)의 상면에서 하면으로 관통하여, 제2 배선층(23)에 도달하고 있다. 따라서, 반도체 칩(10)의 각부(11b)에 대응하는 위치는, 반도체 칩(10)의 범프(12)에 의해 구획된 중앙 영역(Rc)에 비해서, 반도체 칩(10)과 회로 기판(20)의 간격이 코어재(21)의 두께분만큼 크다. 단, 반드시 오목부(27)가 코어재(21)를 관통하고 있을 필요는 없고, 예컨대, 오목부(27)가 코어재(21) 도중까지 형성되어 있더라도 좋다. 본 실시형태에서는, 반도체 칩(10)의 각부(11b)에 대응하는 위치에, 제1 전극 패드(22B)가 형성되어 있지 않기 때문에, 오목부(27)가 제1 전극 패드(22B)에 간섭하는 일은 없다.
언더필 수지(30)는, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 충전되어, 반도체 칩(10)과 회로 기판(20)을 접합하고 있다. 또, 언더필 수지(30)는, 자신의 재료가 응고할 때에 생기는 수축력에 의해, 반도체 칩(10)의 범프(12)를 회로 기판(20)의 제1 전극 패드(22B)에 눌러, 범프(12)와 제1 전극 패드(22B)를 전기적으로 접속하고 있다. 따라서, 반도체 칩(10)의 범프(12)와, 회로 기판(20)의 제1 전극 패드(22A)를 접속하기 위해서, 별도로 도전성 접착재 등을 이용하지 않더라도 좋다. 언더필 수지(30)의 주변부는, 반도체 칩(10)의 주위로 비어져 나와, 소위 필렛(F)을 형성하고 있다. 필렛(F)은, 회로 기판(20)의 상면으로부터 반도체 칩(10)의 측면에 달하고 있고, 반도체 칩(10)과 회로 기판(20)의 접합 강도를 높이고, 언더필 수지(30)의 주변부에 생기는 응력을 완화하고 있다.
또한, 언더필 수지(30)는, 반도체 칩(10) 및 회로 기판(20) 사이의 간극에 충전됨으로써, 범프(12)와 제1 전극 패드(22B)의 접속 부분에 작용하는 응력을 경감하고 있다. 예컨대, 반도체 칩(10) 또는 회로 기판(20)의 변형에 수반되어, 반도체 칩(10)과 회로 기판(20) 사이에 발생하는 응력은, 범프(12)와 제2 전극 패드(22B)의 접속 부분뿐만 아니라, 언더필 수지(30)도 부담하게 된다. 이 때문에, 범프(12)와 제1 전극 패드(22B)의 접속 부분에 있어서의 응력 집중이 억제된다.
또한, 언더필 수지(30)는, 반도체 칩(10) 및 회로 기판(20)에 비해서, 강성, 즉 탄성률이 낮다. 이 때문에, 반도체 칩(10) 또는 회로 기판(20)이 변형된 경우, 그에 따라서, 언더필 수지(30)도 마찬가지로 변형되어, 반도체 칩(10) 또는 회로 기판(20)의 변형을 흡수한다. 언더필 수지(30)로서, 예컨대 에폭시계 수지, 구체적으로는 에폭시 수지에 실리카제 필러를 첨가한 재료를 이용하여도 좋다. 또한, 언더필 수지(30)의 탄성률은, 에폭시 수지의 성분이나 필러의 첨가량 등에 의존한다.
이상과 같은 언더필 수지(30)는, 회로 기판(20)의 코어재(21)에 형성된 오목부(27)에 매립되어 있다. 이 때문에, 반도체 칩(10)의 각부(11b)의 바로 아래에 위치하는 언더필 수지(30)는, 복수의 범프(12)에 의해 구획된 중앙 영역(Rc)의 내측에 위치하는 언더필 수지(30)보다 두껍다. 즉, 반도체 칩(10)의 각부(11b)의 바로 아래의 영역에서는, 그 이외의 영역에 비해서, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 보다 많은 언더필 수지(30)가 존재하고 있다. 이 때문에, 반도체 칩(10) 또는 회로 기판(20)이 변형되었을 때에, 반도체 칩(10)의 각부(11b)의 바로 아래에서는, 보다 많은 언더필 수지(30)에 의해 반도체 칩(10) 또는 회로 기판(20)의 변형을 흡수하게 된다. 따라서, 반도체 칩(10)의 각부(11b)의 바로 아래에서는, 언더필 수지(30)의 단위체적당 변형이 작아진다. 그 결과, 본 실시형태에 따른 오목부(27)를 갖춘 반도체 장치(100)에서는, 오목부(27)를 갖추고 있지 않은 반도체 장치에 비해서, 반도체 칩의 각부(11b) 근방의 언더필 수지(30)에 생기는 응력이 저감된다.
예컨대, 반도체 칩(10) 및 회로 기판(20)을 가열한 경우, 회로 기판(20)은, 반도체 칩(10)과 회로 기판(20)의 열팽창률의 차에 의해, 반도체 칩(10)의 중심에서 외측으로 진행함에 따라서 반도체 칩(10)으로부터 이격되도록 변형된다. 이 때문에, 반도체 칩(10)의 중심에서 가장 떨어진 위치, 즉 반도체 칩(10)의 각부(11b)에서는, 반도체 칩(10)과 언더필 수지(30) 사이의 거리가 최대가 된다. 그러나, 본 실시형태에 따른 반도체 장치(100)는, 반도체 칩(10)의 각부(11b)의 바로 아래에, 그 주위보다 많은 언더필 수지(30)를 갖추고 있기 때문에, 언더필 수지(30)의 단위체적당 변형량이 작다. 이 때문에, 반도체 칩(10) 및 회로 기판(20)의 가열 시에, 반도체 칩(10)의 각부(11b)의 바로 아래에 생기는 응력이 억제되기 때문에, 언더필 수지(30)에 생기는 크랙이나, 언더필 수지(30)와 반도체 칩(10) 또는 회로 기판(20) 사이의 계면에 생기는 박리 등이 방지된다. 즉, 본 실시형태에서는, 언더필 수지(30)의 체적을 증가시킴으로써, 반도체 칩(10)의 각부(11b)의 바로 아래에 위치하는 언더필 수지(30)의 응력을 상승시키는 일없이, 회로 기판(20)의 변형을 흡수하는 것이다.
특히, 반도체 칩(10)의 각부(11b)에 대응하는 위치에서는, 언더필 수지(30)에 응력 집중이 발생하기 때문에, 반도체 칩(10)과 언더필 수지(30)의 박리가 가장 생기기 쉽다. 따라서, 반도체 칩(10)의 각부(11b)의 바로 아래를 걸치는 식으로 하여, 회로 기판(20)에 오목부(27)를 배치함으로써, 현저한 효과를 얻을 수 있다.
또한, 회로 기판(20)의 오목부(27)에 언더필 수지(30)를 매립함으로써, 회로 기판(20)과 언더필 수지(30) 사이에서, 소위 앵커 효과가 생겨, 언더필 수지(30)의 회로 기판(20)으로부터의 박리가 방지된다.
[시뮬레이션 결과]
이하, 제1 실시형태에 따른 언더필 수지에 생기는 열응력의 시뮬레이션 결과에 관해서 설명한다. 본 시뮬레이션에서는, 가열 온도를 140℃, 반도체 칩(10)의 열팽창률을 3.5 ppm, 회로 기판(20)의 열팽창률을 11.0 ppm, 언더필 수지(30)의 열팽창률을 37.0 ppm, 반도체 칩(10)의 각 변의 길이를 4.2 mm, 반도체 칩(10)의 두께를 0.2 mm, 회로 기판(20)의 각 변의 길이를 8.0 mm, 회로 기판의 두께를 0.22 mm, 언더필 수지(30)의 두께[반도체 칩(10)과 회로 기판(20)과의 간격]를 40 ㎛, 반도체 칩(10)의 주위로 비어져 나온 필렛(F)의 길이를 0.2 mm, 오목부의 각 변의 길이를 0.4 mm, 오목부의 깊이를 0.1 mm로 했다.
한편, 도 7?도 10의 응력 분포 그래프에 있어서, 횡축은 반도체 칩의 중심으로부터의 거리이며, 종축은 언더필 수지에 생기는 두께 방향의 응력치이다. 단, 횡축의 지표(커브 원호 길이)는, 반도체 칩의 중심으로부터의 거리(mm)에 √2를 곱한 것이다. 따라서, 횡축 상의 눈금 3의 위치가 반도체 칩의 중심에서부터 약 2.1 mm의 위치, 즉 반도체 칩의 각부의 위치가 된다.
[비교예 1]
비교예 1은, 오목부(27)를 갖추고 있지 않은 반도체 장치(300A)에 있어서의 언더필 수지(30)의 열응력을 설명하기 위한 것이다.
도 7의 (a)는 오목부(27)를 갖추고 있지 않은 비교예 1에 따른 반도체 장치(300A)의 개략도이다. 도 7의 (b)는, 반도체 장치(300A)에 있어서의, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다. 도 7의 (c)는, 반도체 장치(300A)에 있어서의, 회로 기판(20A)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다.
도 7의 (b)에 도시하는 것과 같이, 오목부(27)를 갖추고 있지 않은 반도체 장치(300A)에서는, 반도체 칩(10)의 중심에서 외측으로 진행함에 따라서, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력이 커져, 반도체 칩(10)의 각부의 바로 아래(도 7 중의 화살표 a를 참조)에서는 약 31.5 MPa(인장 응력)로 된다. 또, 도 7의 (c)에 도시하는 것과 같이, 회로 기판(20A)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 7 중의 화살표 b를 참조)에서 약 8.1 MPa(인장 응력)로 된다.
[비교예 2]
비교예 2는, 반도체 칩(10)의 각부로부터 외측으로 틀어진 위치에 오목부(27B)를 배치한 반도체 장치(300B)에 있어서의 언더필 수지(30)의 열응력을 설명하기 위한 것이다.
도 8의 (a)는, 반도체 칩(10)의 각부의 외측에, 즉 반도체 칩(10)에 있어서의, 서로 교차하는 2개의 변부 각각의 외측으로 d1(=0.25 mm) 틀어진 위치에 오목부(27B)를 배치한 비교예 2에 따른 반도체 장치(300B)의 개략도이다. 도 8의 (b)는, 반도체 장치(300B)에 있어서의, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다. 도 8의 (c)는, 반도체 장치(300B)에 있어서의, 회로 기판(20B)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다.
도 8의 (b)에 도시하는 것과 같이, 반도체 칩(10)의 외측으로 d1(=0.25 mm) 틀어진 위치에 오목부(27B)를 배치한 경우, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 8 중의 화살표 a를 참조)에서 약 28.6 MPa(인장 응력)로 된다. 또, 도 8의 (c)에 도시하는 것과 같이, 회로 기판(20B)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 8 중의 화살표 b를 참조)에서 약 7.5 MPa(인장 응력)로 된다.
[비교예 3]
비교예 3은, 반도체 칩(10)의 각부에서 내측으로 틀어진 위치에 오목부(27C)를 배치한 반도체 장치(300C)에 있어서의 언더필 수지(300)의 열응력을 설명하기 위한 것이다.
도 9의 (a)는, 반도체 칩(10)의 각부의 내측에, 즉 반도체 칩(10)에 있어서의, 서로 교차하는 2개의 변부 각각의 내측으로 d2(=1.05 mm) 틀어진 위치에 오목부(27C)를 배치한 비교예 3에 따른 반도체 장치(300C)의 개략도이다. 도 9의 (b)는, 반도체 장치(300C)에 있어서의, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다. 도 9의 (c)는, 회로 기판(20C)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다.
도 9의 (b)에 도시하는 것과 같이, 반도체 칩(10)의 내측으로 d2(=1.05 mm) 틀어진 위치에 오목부(27C)를 배치한 경우, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 9 중의 화살표 a를 참조)에서 약 25.6 MPa(인장 응력)로 된다. 또, 도 9의 (c)에 도시하는 것과 같이, 회로 기판(20C)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 9 중의 화살표 b를 참조)에서 약 0.0 MPa(인장 응력)로 된다.
[본 실시예]
본 실시예는, 반도체 칩(10)의 각부의 바로 아래에 오목부(27)를 배치한 반도체 장치(100)에 있어서의 언더필 수지(30)의 열응력을 설명하기 위한 것이다.
도 10의 (a)는, 반도체 칩(10)의 각부의 바로 아래에 오목부(27)를 배치한 본 실시예에 따른 반도체 장치(100)의 개략도이다. 도 10의 (b)는, 반도체 장치(100)에 있어서의, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다. 도 10의 (c)는, 반도체 장치(100)에 있어서의, 회로 기판(20)과 언더필 수지(30) 사이의 계면에 생기는 열응력의 분포도이다.
도 10의 (b)에 도시하는 것과 같이, 반도체 칩(10)의 바로 아래에 오목부(27)를 갖추고 있는 반도체 장치(100)에서는, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 10 중의 화살표 a를 참조)에서 약 9.5 MPa(인장 응력)로 된다. 즉, 반도체 칩(10)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 비교예 1?3에 비해서 현저히 저감되고 있음을 알 수 있다. 또, 회로 기판(20)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 반도체 칩(10)의 각부의 바로 아래(도 10 중의 화살표 b를 참조)에서 약 -3.1 MPa(압축 응력)로 된다. 즉, 회로 기판(20)과 언더필 수지(30) 사이의 계면에 생기는 열응력은, 언더필 수지(30)의 박리에 영향을 주지 않는 압축 응력으로 된다.
이와 같이, 시뮬레이션 결과로부터도, 반도체 칩(10)의 각부(11b)의 바로 아래의 위치를 포함하도록, 회로 기판(20)에 오목부(27)를 형성하고, 이 위치에 언더필 수지(30)를 충전함으로써, 언더필 수지(30)의 박리를 유인하는 열응력을 저감할 수 있음을 알 수 있다.
[반도체 장치의 제조 방법]
도 11은 제1 실시형태에 따른 반도체 장치(100)의 제조 방법의 설명도이다. 단, 도 11에서는, 반도체 장치(100)의 상세 구성을 생략하고, 제1 전극 패드(22B)만을 도시하고 있기 때문에, 필요에 따라서 도 1?도 7을 참조하길 바란다.
우선, 도 11의 (a)에 도시하는 것과 같이, 회로 기판(20)을 준비한다. 도 11에서는 도시하고 있지 않지만, 회로 기판(20)은, 예컨대 유리 에폭시재의 코어재(21)를 포함하고, 그 상면 및 하면에는 각각 제1 배선층(22) 및 제2 배선층(23)이 형성되어 있다. 회로 기판(20)에 있어서의, 반도체 칩(10)의 4개의 각부(11b)에 대응하는 영역에는 각각 오목부(27)가 형성되어 있다. 오목부(27)는, 코어재(21)를 관통하여, 제2 배선층(23)에 도달하고 있다. 오목부(27)의 형성 방법으로서는, 예컨대 레이저 가공을 이용하여도 좋다. 레이저 가공을 이용하는 경우, 제2 배선층(23)을 가공 정지면으로서 이용하면, 오목부(27)를 간단하게 형성할 수 있다. 레이저 가공 대신에, 드릴 가공을 이용하여도 좋다.
이어서, 도 11의 (b)에 도시하는 것과 같이, 회로 기판(20)의 상면에, 예컨대 디스펜스법(dispense method)에 의해 에폭시계 수지(L)를 공급한다. 여기서 이용하는 에폭시계 수지(L)는, 예컨대 에폭시 수지에 실리카 등의 필러를 첨가한 것이다. 에폭시계 수지(L)의 공급량은, 반도체 칩(10)을 실장했을 때에, 반도체 칩(10)과 회로 기판(20) 사이의 간극이 충전되어, 반도체 칩(10)의 주위에 필렛(F)이 형성될 정도로 설정된다. 그리고, 가압 헤드(Hp)의 하면에 반도체 칩(10)을 흡착하여, 반도체 칩(10)의 범프(12)가 회로 기판(20)의 제1 전극 패드(22B)에 대향하도록, 반도체 칩(10)을 위치 결정한다.
이어서, 도 11의 (c)에 도시하는 것과 같이, 반도체 칩(10)을 강하시켜, 회로 기판(20)에 가압한다. 이에 따라, 에폭시계 수지(L)는, 반도체 칩(10)에 의해 눌려 퍼져, 회로 기판(20)의 오목부(27)에 충전되고, 반도체 칩(10)의 주위로 비어져 나와, 필렛(F)을 형성한다. 이때의 가중(加重)은, 반도체 칩(10)의 치수, 범프(12)의 치수, 또는 범프(12)의 개수 등에 따라 다르지만, 예컨대 2 kgf?8 kgf 로 설정된다. 그리고, 가압 헤드(Hp)의 내부에 설치된 히터(도시하지 않음)에 의해 반도체 칩(10)을 가열하여, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 존재하는 에폭시계 수지(L)를 응고시킨다. 이에 따라, 에폭시계 수지(L)가 수축하여, 반도체 칩(10)이 회로 기판(20)에 강고하게 접합되고, 또, 반도체 칩(10)의 범프(12)가 회로 기판(20)의 제1 전극 패드(22B)에 전기적으로 접속된다.
이어서, 도 11의 (d)에 도시하는 것과 같이, 회로 기판(20)의 제2 전극 패드(23B)(도 5에 도시)에 각각 땜납 볼(40)을 부착한다. 이상으로, 제1 실시형태에 따른 반도체 장치(100)가 완성된다.
[다른 실장 기판에의 실장 방법]
도 12는 제1 실시형태에 따른 반도체 장치(100)를 다른 실장 기판(1000)에 실장하는 실장 방법의 설명도이다. 단, 도 12에서는, 반도체 장치(100)의 상세 구성을 생략하고 있기 때문에, 필요에 따라서 도 1?도 7을 참조하길 바란다.
반도체 장치(100)를 다른 실장 기판(1000)에 실장하는 경우, 도 12의 (a)에 도시하는 것과 같이, 실장 기판(1000) 상에 반도체 장치(100)를 탑재한다. 그리고, 반도체 장치(100) 및 실장 기판(1000)을 노(爐) 내에서 가열하여, 땜납 볼(40)을 리플로우한다. 이에 따라, 땜납 볼(40)은, 용융 및 응고를 거쳐, 도 12의 (b)에 도시하는 것과 같이, 땜납 부재(120)가 되어, 반도체 장치(100)의 제2 전극 패드(23B)가 실장 기판(1000)의 전극 패드(110)에 전기적으로 접속된다. 리플로우의 온도는, 땜납 볼(40)의 재료에 따라 다르지만, 예컨대 210℃?260℃로 설정된다. 따라서 반도체 칩(10) 및 회로 기판(20)은 각각 열팽창하여, 언더필 수지(30)에 열응력을 발생시킨다. 그러나, 본 실시형태에 따른 반도체 장치(100)는, 회로 기판(20)에 있어서의, 반도체 칩(10)의 각부(11b)의 바로 아래에, 언더필 수지(30)가 충전된 오목부(27)를 갖추고 있다. 이 때문에, 반도체 칩(10)의 각부(11b)의 바로 아래에 있어서의 언더필 수지(30)의 열응력이 저감되기 때문에, 언더필(30)에 발생하는 크랙이나, 언더필 수지(30)와 반도체 칩(10) 또는 회로 기판 사이의 계면에서 생기는 박리 등이 억제된다. 한편, 여기서 설명한 다른 실장 기판에의 실장 방법은 이하의 실시형태 및 그 변형예 중 어느 것에나 적용할 수 있다.
[회로 기판의 변형예]
도 13은 제1 실시형태의 변형예에 따른 회로 기판(20)의 부분 단면도이다. 전술한 제1 실시형태에서는, 회로 기판(20)의 코어재(21)에 오목부(27)를 형성하고 있었지만, 회로 기판(20)이 다층 배선 기판인 경우에는, 예컨대 다층 배선 중의 층간 절연막에 오목부(270A)를 형성하여도 좋다.
도 13에 도시하는 것과 같이, 본 변형예에 따른 회로 기판(20)은 다층 배선 기판이며, 코어재(21)와, 코어재(21)의 상면에 형성된 제1 적층 배선(28)과, 코어재(21)의 하면에 형성된 제2 적층 배선(29)을 구비하고 있다.
제1 적층 배선(28)은, 코어재(21) 측에서부터 순차적으로, 제1 하층 배선층(28A), 제1 층간 절연막(28B) 및 제1 상층 배선층(28C)을 구비한다. 제1 하층 배선층(28A) 및 제1 상층 배선층(28C)은, 제1 층간 절연막(28B)에 매립된 비아(도시하지 않음)에 의해 전기적으로 접속되어 있다. 제1 층간 절연막(28B)의 재료로서는, 예컨대 에폭시 수지나 폴리이미드 수지를 이용하여도 좋다. 여기서는 도시하고 있지 않지만, 제1 하층 배선층(28A) 및 제1 상층 배선층(28C)은, 각각 복수의 제1 하층 배선 패턴(도시하지 않음) 및 복수의 제1 상층 배선 패턴(도시하지 않음)을 구비한다.
제2 적층 배선(29)은, 코어재(21) 측에서부터 순차적으로, 제2 하층 배선층(29A), 제2 층간 절연막(29B) 및 제2 상층 배선층(29C)을 구비한다. 제2 하층 배선층(29A) 및 제2 상층 배선층(29C)은, 제2 층간 절연막(29B)에 매립된 비아(도시하지 않음)에 의해 전기적으로 접속되어 있다. 제2 층간 절연막(29B)의 재료로서는, 예컨대 에폭시 수지나 폴리이미드 수지를 이용하여도 좋다. 여기서는 도시하지 않지만, 제2 하층 배선층(29A) 및 제2 상층 배선층(29C)은, 각각 복수의 제2 하층 배선 패턴(도시하지 않음) 및 복수의 제2 상층 배선 패턴(도시하지 않음)을 구비한다.
본 변형예에 따른 오목부(270A)는, 코어재(21)가 아니라, 제1 층간 절연막(28B)에, 반도체 칩(10)의 각부(11b)의 바로 아래의 위치를 포함하도록, 즉 각부(11b)의 바로 아래의 위치에 걸치는 식으로 하여 형성되어 있다. 오목부(270A)는, 층간 절연막(28)을 관통하여, 제1 하층 배선층(28A)에 도달하고 있다. 그리고, 언더필 수지(30)는, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 충전되고, 제1 층간 절연막(28B)에 형성된 오목부(270A)에 매립되어 있다.
이와 같이, 회로 기판(20)으로서 다층 배선 기판을 이용하는 경우, 제1 적층 배선(28)의 제1 층간 절연막(28B)에 오목부(270A)를 형성하고, 이 위치에 언더필 수지(30)를 매립하여도, 반도체 칩(10)의 각부(11b)의 바로 아래에, 보다 많은 언더필 수지(30)를 배치할 수 있다.
[오목부의 변형예]
도 14?도 18은 제1 실시형태의 변형예에 따른 회로 기판(20)의 평면도이다. 전술한 제1 실시형태에서는, 회로 기판(20)에 형성되는 오목부(27)가 평면에서 보아 대략 직사각형이었지만, 이것에 한정되는 것은 아니다. 예컨대, 도 14에 도시하는 것과 같이, 회로 기판(20)에 평면에서 보아 대략 삼각 형상의 오목부(2700a)를 형성하여도 좋다. 도 15, 도 16에 도시하는 것과 같이, 회로 기판(20)에 평면에서 보아 대략 L자형의 오목부(2700b, 2700c)를 형성하여도 좋다. 또한, 도 17에 도시하는 것과 같이, 회로 기판(20)에 평면에서 보아 환상(직사각 프레임 형상)의 오목부(270Od)를 형성하여, 제1 전극 패드(22B)를 포위하여도 좋다. 이때, 반도체 칩(10)의 변부(11a)의 바로 아래에, 변부(11a)를 따르도록 오목부(27d)를 배치하면, 반도체 칩(10)의 변부(11a) 부근에서도, 언더필 수지(30)의 응력 집중을 완화할 수 있다. 또한, 반도체 칩(10)의 범프(12)가 2열로 배치되어 있는 경우, 즉 칩 본체(11)의 서로 대향하는 2개의 변부(11a)를 따라서, 각각 범프(12)가 배열되어 있는 경우, 도 18에 도시하는 것과 같이, 회로 기판(20)에 있어서의, 범프(12)가 배열되어 있지 않은 나머지 2개의 변부(11a)의 바로 아래에, 변부(11a)를 따르도록, 각각 긴 길이의 오목부(2700e)를 형성하여도 좋다. 여기서 설명한 오목부(27)의 변형예, 즉 오목부(2700a?2700e)는 이하의 실시형태 및 그 변형예 중 어느 것에나 적용할 수 있다.
[반도체 장치의 변형예]
도 19는 제1 실시형태의 변형예에 따른 반도체 장치(100)의 사시도, 도 20은 제1 실시형태의 변형예에 따른 반도체 장치(100)의 단면도로, 도 19의 XVII-XVII에 있어서의 단면을 나타내고 있다.
제1 실시형태에 따른 반도체 장치는, 필요에 따라서, 도 19, 도 20에 도시하는 것과 같이, 반도체 칩(10) 및 언더필 수지(30)를 밀봉하는 밀봉 수지(50)를 구비할 수도 있다. 밀봉 수지(50)의 재료로서는, 예컨대 에폭시 수지에 실리카제의 필러를 첨가한 것을 이용하여도 좋다. 필러의 첨가량은, 언더필 수지(30)에 있어서의 필러의 첨가량보다도 많다. 이 때문에, 밀봉 수지(50)는, 언더필 수지(30)보다도 강성 즉, 탄성률이 높다. 반도체 칩(10) 및 언더필 수지(30)를 밀봉 수지(50)로 밀봉한 경우, 반도체 장치(100)를 다른 실장 기판(1000)(도 12를 참조)에 실장하기 위한 가열(리플로우)에 의해, 밀봉 수지(50)도 열팽창한다. 이에 따라, 반도체 장치(100)의 외형은, 전체적으로 단면에서 보아 대략 M자형으로 되는 경우가 있다. 구체적으로는, 반도체 장치(100)에 있어서의, 반도체 칩(10)의 각부(11b)에 대응하는 부분이 실장 기판(1000)으로부터 가장 멀어지고(M자의 정점), 반도체 칩(10)의 각부(11b)보다 내측 및 외측의 영역이 실장 기판에 가깝게 된다. 이 경우도, 전술한 제1 실시형태와 마찬가지로, 반도체 칩(10)의 각부(11b)의 바로 아래의 언더필 수지(30)의 열응력이 매우 커진다. 그러나, 본 변형예에 따른 반도체 장치는, 제1 실시형태와 마찬가지로, 반도체 칩(10)의 각부(11b)의 바로 아래의 영역에, 그 밖의 영역보다 많은 언더필 수지(30)가 존재하기 때문에, 언더필 수지(30)에 생기는 크랙이나, 언더필 수지와 반도체 칩(10) 또는 회로 기판(20) 사이의 계면에서 발생하는 박리 등이 억제된다. 또한, 여기서 설명한 반도체 장치(100)의 변형예, 즉 밀봉 수지(50)를 추가적으로 형성하는 것은, 이하의 실시형태 및 그 변형예 중 어느 것에나 적용할 수 있다.
[제2 실시형태]
이하, 도 21?도 25를 참조하면서 제2 실시형태를 설명한다.
[반도체 장치의 구조]
도 21은 제2 실시형태에 따른 반도체 장치(200)의 단면도, 도 22는 제2 실시형태에 따른 회로 기판(20)의 부분 단면도이다. 도 21, 도 22에 도시하는 것과 같이, 제2 실시형태에 있어서의 언더필 수지(31)는, 제1 수지부(31A)와 제2 수지부(31B)를 포함한다. 제1 수지부(31A)는 오목부(27)에 매립되어 있다. 제1 수지부(31A)의 상면은, 회로 기판(20)의 코어재(21)의 상면과 동등한 높이로 설정되고 있다. 제2 수지부(31B)는, 회로 기판(20) 및 제1 수지부(31A) 상에 형성되어, 반도체 칩(10)과 회로 기판(20) 사이의 간극을 충전하고 있다. 제2 수지부(31B)의 주변부는, 반도체 칩(10)의 주위로 비어져 나와, 소위 필렛(F)을 형성하고 있다. 제1 수지부(31A) 및 제2 수지부(31B)는, 모두 반도체 칩(10) 및 회로 기판(20)보다 강성 즉, 탄성률이 작다. 이 때문에, 반도체 칩(10) 또는 회로 기판(20)이 변형되었을 때에, 제1 수지부(31A) 및 제2 수지부(31B)의 쌍방이 반도체 칩(10) 또는 회로 기판(20)의 변형을 흡수한다.
본 실시형태와 같이, 언더필 수지(31)를 제1 수지부(31A) 및 제2 수지부(31B)로 분리하면, 회로 기판(20)을 제조하는 시점에서, 회로 기판(20)의 오목부(27)에 제1 수지부(31A)를 매립할 수 있다. 이 때문에, 소위 언더필 수지 선입법 또는 언더필 수지 후입법을 이용하여, 언더필 수지를 오목부(27)에 매립할 필요가 없어진다. 그 결과, 오목부(27)에 매립된 제1 수지부(31A)에, 공기 오염에 기인한 보이드가 발생하는 것이 억제된다. 한편, 언더필 수지 선입법이란, 회로 기판의 상면에, 액상의 언더필 수지를 도포하고, 이것을 반도체 칩에 의해 눌러 퍼지게 하는 공급 방법이다. 언더필 수지 후입법이란, 반도체 칩을 회로 기판에 실장한 후, 반도체 칩과 회로 기판 사이의 간극에 액상의 언더필 수지를 주입하는 공급 방법이다.
또한, 본 실시형태에서는, 제1 수지부(31A)의 강성, 즉 탄성률을 제2 수지부(31B)보다 작게 하여도 좋다. 이렇게 하면, 제1 수지부(31A) 및 제2 수지부(31B)를 같은 재료로 한 경우에 비해서, 제1 수지부(31A)가 흡수하는 반도체 칩(10) 또는 회로 기판(20)의 변형량이 커진다. 이에 따라, 제2 수지부(31B)가 흡수하여야 할 반도체 칩(10) 또는 회로 기판(20)의 변형량이 작아진다. 따라서, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 충전하는 제2 수지부(31B)의 강성, 즉 탄성률을 높게 할 수 있게 되어, 결과적으로, 반도체 칩(10)의 범프(12)와 회로 기판(20)의 제1 전극 패드(22B)의 접속 부분을 보다 견고하게 보강할 수 있다.
제1 수지부(31A) 및 제2 수지부(31B)의 재료로서는, 예컨대 에폭시계 수지, 즉 에폭시 수지에 실리카제 필러를 첨가한 것을 이용하여도 좋다. 또한, 제1 수지부(31A)의 탄성률을 제2 수지부(31B)의 탄성률보다 작게 하는 경우는, 각각의 에폭시계 수지의 필러의 첨가량을 조정하면 된다. 즉, 제1 수지부(31A) 재료에 있어서의 필러의 첨가량을, 제2 수지부(31B) 재료에 있어서의 필러의 첨가량보다 적게 하면 좋다.
[회로 기판의 제조 방법]
도 23은 제2 실시형태에 따른 회로 기판(20)의 제조 방법의 설명도이다. 단, 도 23에서는, 회로 기판(20)의 상세 구성을 생략하고, 제1 전극 패드(22B)만을 도시하고 있기 때문에, 필요에 따라서 도 21, 도 22를 참조하길 바란다.
우선, 도 23의 (a)에 도시하는 것과 같이, 회로 기판(20)을 준비한다. 도 23에서는 도시되어 있지 않지만, 회로 기판(20)은, 예컨대 유리 에폭시제의 코어재(21)를 포함하고, 그 상면 및 하면에는 각각 제1 배선층(22) 및 제2 배선층(23)이 형성되어 있다.
이어서, 도 23의 (b)에 도시하는 것과 같이, 코어재(21)에 있어서의, 반도체 칩(10)의 4개의 각부(11b)의 바로 아래에 각각 오목부(27)를 형성한다. 오목부(27)는, 코어재(21)를 관통하여, 제2 배선층(23)에 도달하고 있다. 오목부(27)의 형성 방법으로서는, 예컨대 레이저 가공을 이용하여도 좋다. 레이저 가공을 이용하는 경우, 제2 배선층(23)을 가공 정지면으로서 이용하면, 오목부(27)를 간단하게 형성할 수 있다. 레이저 가공 대신에, 드릴 가공을 이용하여도 좋다.
이어서, 도 23의 (c)에 도시하는 것과 같이, 오목부(27)에, 예컨대 디스펜스법에 의해 에폭시계 수지를 공급하여, 회로 기판(20)과 함께 에폭시계 수지를 가열한다. 이에 따라, 에폭시계 수지가 응고하여, 오목부(27)에 제1 수지부(31A)가 형성된다. 또한, 에폭시계 수지의 공급은 디스펜스법에 한정되는 것이 아니라, 예컨대 인쇄법 등, 다른 방법을 이용하여도 좋다. 이상으로, 제2 실시형태에서 이용하는 회로 기판(20)이 완성된다.
[반도체 장치의 제조 방법]
도 24는 제2 실시형태에 따른 반도체 장치(200)의 제조 방법의 설명도이다. 단, 도 24에서는, 반도체 장치(200)의 상세 구성을 생략하고, 제1 전극 패드(22B)만을 도시하고 있기 때문에, 필요에 따라서 도 21, 도 22를 참조하길 바란다.
우선, 도 24의 (a)에 도시하는 것과 같이, 회로 기판(20)을 준비한다. 여기서 준비하는 회로 기판(20)은, 도 23에 도시하는 제조 공정에 의해 제조한 회로 기판(20)이다.
이어서, 도 24의 (b)에 도시하는 것과 같이, 회로 기판(20)의 상면에, 예컨대 디스펜스법에 의해 에폭시계 수지(L)를 공급한다. 여기서 이용하는 에폭시계 수지(L)는, 제2 수지부(31B)의 재료로서, 예컨대 에폭시 수지에 실리카 등의 필러를 첨가한 것이다. 에폭시계 수지(L)의 공급량은, 반도체 칩(10)을 충전했을 때에, 반도체 칩(10)과 회로 기판(20) 사이의 간극이 충전되고, 반도체 칩(10)의 주위에 필렛(F)이 형성될 정도로 설정된다. 그리고, 가압 헤드(Hp)의 하면에, 반도체 칩(10)을 흡착하여, 반도체 칩(10)의 범프(12)가 회로 기판(20)의 제1 전극 패드(22B)에 대향하도록 반도체 칩(10)을 위치 결정한다.
이어서, 도 24의 (c)에 도시하는 것과 같이, 반도체 칩(10)을 강하시켜, 회로 기판(20)에 가압한다. 이에 따라, 에폭시계 수지(L)는, 반도체 칩(10)에 의해 눌러 퍼져, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 충전되고, 반도체 칩(10)의 주위로 비어져 나와, 소위 필렛(F)을 형성한다. 이때의 가중은, 반도체 칩(10)의 치수, 범프(12)의 치수, 또는 범프(12)의 개수 등에 따라 다르지만, 예컨대, 2 kgf?8 kgf로 설정된다. 그리고, 가압 헤드(Hp)의 내부에 설치된 히터(도시하지 않음)에 의해 반도체 칩(10)을 가열하여, 반도체 칩(10)과 회로 기판(20) 사이의 간극에 존재하는 에폭시계 수지(L)를 응고시킨다. 이에 따라, 에폭시계 수지(L)가 수축하여, 반도체 칩(10)이 회로 기판(20)에 강고하게 접합되고, 또한, 반도체 칩(10)의 범프(12)가 회로 기판(20)의 제1 전극 패드(22B)에 전기적으로 접속된다.
이어서, 도 24의 (d)에 도시하는 것과 같이, 회로 기판(20)의 제2 전극 패드(23B; 도 25에 도시)에, 각각 땜납 볼(40)을 부착한다. 이상으로, 제2 실시형태에 따른 반도체 장치(200)가 완성된다.
[회로 기판의 변형예]
도 25는 제2 실시형태의 변형예에 따른 회로 기판(20)의 부분 단면도이다. 전술한 제2 실시형태에서는, 회로 기판(20)의 코어재(21)에 오목부(27)를 형성했었지만, 회로 기판(20)이 다층 배선인 경우에는, 예컨대 다층 배선 중의 층간 절연막에 오목부(270A)를 형성하여도 좋다.
도 25에 도시하는 것과 같이, 본 변형예에 따른 회로 기판(20)은, 다층 배선기판이며, 코어재(21)와, 코어재(21)의 상면에 형성된 제1 적층 배선(28)과, 코어재(21)의 하면에 형성된 제2 적층 배선(29)을 구비하고 있다.
제1 적층 배선(28)은, 코어재(21) 측에서부터 순차적으로, 제1 하층 배선층(28A), 제1 층간 절연막(28B) 및 제1 상층 배선층(28C)을 구비한다. 제1 하층 배선층(28A) 및 제1 상층 배선층(28C)은, 제1 층간 절연막(28B)에 매립된 비아(도시하지 않음)에 의해 전기적으로 접속되어 있다. 제1 층간 절연막(28B)의 재료로서는, 예컨대 에폭시 수지나 폴리이미드 수지를 이용하여도 좋다. 여기서는 도시하지 않지만, 제1 하층 배선층(28A) 및 제1 상층 배선층(28C)은, 각각 복수의 제1 하층 배선 패턴(도시하지 않음) 및 복수의 제1 상층 배선 패턴(도시하지 않음)을 구비한다.
제2 적층 배선(29)은, 코어재(21) 측에서부터 순차적으로, 제2 하층 배선층(29A), 제2 층간 절연막(29B) 및 제2 상층 배선층(29C)을 구비한다. 제2 하층 배선층(29A) 및 제2 상층 배선층(29C)은, 제2 층간 절연막(29B)에 매립된 비아(도시하지 않음)에 의해 전기적으로 접속되어 있다. 제2 층간 절연막(29B)의 재료로서는, 예컨대 에폭시 수지나 폴리이미드 수지를 이용하여도 좋다. 여기서는 도시하지 않지만, 제2 하층 배선층(29A) 및 제2 상층 배선층(29C)은, 각각 복수의 제2 하층 배선 패턴(도시하지 않음) 및 복수의 제2 상층 배선 패턴(도시하지 않음)을 구비한다.
본 변형예에 따른 오목부(270A)는, 코어재(21)가 아니라, 제1 층간 절연막(28B)에, 반도체 칩(10)의 각부(11b)의 바로 아래의 위치를 포함하도록, 즉 각부(11b)의 바로 아래의 위치에 걸치는 식으로 하여 형성되어 있다. 오목부(270A)는, 제1 층간 절연막(28B)을 관통하여, 제1 하층 배선층(28A)에 도달하고 있다. 그리고, 언더필 수지(31)의 제1 수지부(31A)는, 제1 층간 절연막(28B)에 형성된 오목부(270A)에 매립되어 있다. 한편, 언더필 수지(31)의 제2 수지부(31B)는, 회로 기판(20) 및 제1 수지부(31A) 상에 형성되어, 반도체 칩(10)과 회로 기판(20) 사이의 간극을 충전하고 있다.
이와 같이, 회로 기판(20)으로서 다층 배선 기판을 이용하는 경우, 제1 적층 배선(28)의 제1 층간 절연막(28B)에 오목부(270A)를 형성하고, 이 위치에 언더필 수지(31)의 제1 수지부(31A)를 매립하여도, 반도체 칩(10)의 각부(11b)의 바로 아래에, 보다 많은 언더필 수지(31)를 배치할 수 있다.
[제3 실시형태]
이하, 도 26, 도 27을 참조하면서 제3 실시형태를 설명한다.
[회로 기판의 구조]
도 26은 제3 실시형태에 따른 회로 기판(20)의 부분 단면도이다. 도 26에 도시하는 것과 같이, 제3 실시형태에 따른 언더필 수지(32)는, 제1 수지부(32A)와 제2 수지부(32B)를 포함한다. 또한, 제3 실시형태에 따른 오목부(27)는, 회로 기판(20)의 제1 배선층(22)에 의해 폐색되어 있다. 즉, 제1 수지부(32A)와 제2 수지부(32B)는 제1 배선층(22)에 의해 격리되어 있다. 이 때문에, 언더필 수지(32)의 응고 수축에 기인한 큰 응력(인장 응력)이 발생하더라도, 제1 수지부(32A) 및 제2 수지부(32B)는 제1 배선층(22)에 의해 이동이 방해되므로, 제1 수지부(32A)와 오목부(27)의 내면 사이의 계면에서 생기는 박리나, 제2 수지부(32B)와 반도체 칩(10) 사이의 계면에서 생기는 박리 등이 방지된다.
[회로 기판의 변형예]
도 27은 제3 실시형태의 변형예에 따른 회로 기판(20)의 부분 단면도이다. 도 27에 도시하는 것과 같이, 본 변형예에 따른 언더필 수지(32)는 제1 수지부(32A)와 제2 수지부(32B)를 포함한다. 또한, 본 변형예에 따른 오목부(27)는 회로 기판(20)의 제1 적층 배선(28)에 의해 폐색되어 있다. 즉, 제1 수지부(32A)와 제2 수지부(32B)는 제1 적층 배선(28)에 의해 격리되어 있다. 이 때문에, 언더필 수지(32)의 응고 수축에 기인한 큰 응력(인장 응력)이 발생하더라도, 제1 수지부(32A) 및 제2 수지부(32B)는, 제1 적층 배선(28)에 의해 크게 이동하는 것이 방해되므로, 제1 수지부(32A)와 오목부(27)의 내면 사이의 계면에서 생기는 박리나, 제2 수지부(32B)와 반도체 칩(10) 사이의 계면에서 생기는 박리 등이 방지된다. 이와 같이, 회로 기판(20)이 다층 배선 기판인 경우에는, 전술한 제3 실시형태에 따른 제1 배선층(22) 대신에, 제1 적층 배선(28)에 의해 제1 수지부(32A)와 제2 수지부(32B)를 격리하여도 좋다.
[제4 실시형태]
이하, 도 28을 참조하면서 제4 실시형태를 설명한다.
도 28은 제4 실시형태에 따른 회로 기판(20)의 부분 단면도이다. 도 28에 도시하는 것과 같이, 제4 실시형태에서는, 회로 기판(20)의 코어재(21)에 형성된 관통 구멍(H)을 오목부(270B)로서 이용하고 있다. 그리고, 관통 구멍(H)에 매립된 비아(V)의 절연재(Vb)를 언더필 수지(33)의 제1 수지부(33A)로서 이용하고 있다. 즉, 제4 실시형태에 따른 언더필 수지(33)는, 비아(V)의 절연재(Vb)로 이루어지는 제1 수지부(33A)와, 반도체 칩(10) 및 회로 기판(20) 사이의 간극에 충전되는 제2 수지부(33B)를 포함한다. 이와 같이, 회로 기판(20)에 형성된 비아(V)를 반도체 칩(10)의 각부(11b)의 바로 아래에 배치하면, 비어(V)의 절연재(Vb)가 반도체 칩(10) 또는 회로 기판(20)의 변형을 흡수하기 때문에, 별도로 오목부를 형성하지 않더라도 좋다.
10 : 반도체 칩 11a : 변부
11b : 각부(角部) 12 : 범프
20 : 회로 기판 21 : 코어재
22 : 제1 배선층 22B : 제1 전극 패드
23 : 제2 배선층 27 : 오목부
28 : 제1 적층 배선 30 : 언더필 수지
31 : 언더필 수지 31A : 제1 수지부
31B : 제2 수지부 32 : 언더필 수지
32A : 제1 수지부 32B : 제2 수지부
33 : 언더필 수지 33A : 제1 수지부
33B : 제2 수지부 100, 200 : 반도체 장치
270A, 270B : 오목부 Vb : 수지재
2700a, 2700b, 2700c, 2700d, 2700e : 오목부

Claims (7)

  1. 복수의 변부 및 복수의 각부(角部)를 포함하는 윤곽의 실장면을 갖는 전자 부품과,
    상기 전자 부품의 실장면에 대향하는 피실장면을 갖고, 상기 전자 부품의 각부에 대향하는 위치에 오목부가 형성된 회로 기판과,
    상기 전자 부품과 상기 회로 기판 사이에 설치되어, 상기 회로 기판과 상기 전자 부품을 전기적으로 접속하는 접속부와,
    상기 오목부에 매립되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제1 부재와,
    상기 전자 부품과 상기 회로 기판 사이에 설치되고, 상기 전자 부품 및 상기 회로 기판보다 강성이 낮은 제2 부재
    를 구비하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서, 상기 제1 부재 및 상기 제2 부재는, 동일한 재료에 의해 연속적으로 형성되어 있는 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서, 상기 제1 부재는, 상기 제2 부재보다 강성이 낮은 것을 특징으로 하는 전자 장치.
  4. 제1항 또는 제3항에 있어서, 상기 제1 부재와 상기 제2 부재를 격리하는 격벽부를 갖는 것을 특징으로 하는 전자 장치.
  5. 제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 오목부는, 상기 전자 부품의 변부에 대향하는 위치에, 상기 변부를 따라서 뻗어 있는 것을 특징으로 하는 전자 장치.
  6. 제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 회로 기판은, 코어재와, 상기 코어재에 있어서의, 상기 전자 부품 측에 위치하는 제1 표면에 형성되는 제1 배선층과, 상기 코어재에 있어서의, 상기 제1 표면과는 반대의 제2 표면에 형성되는 제2 배선층을 포함하고,
    상기 오목부는, 상기 코어재의 상기 제1 표면으로부터 상기 제2 표면으로 관통하여, 상기 제2 배선층에 도달하는 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서, 상기 회로 기판은, 상기 오목부의 내면에, 상기 제1 배선층과 상기 제2 배선층을 전기적으로 접속하는 도전막을 갖는 것을 특징으로 하는 전자 장치.
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