KR101332857B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101332857B1
KR101332857B1 KR1020110139674A KR20110139674A KR101332857B1 KR 101332857 B1 KR101332857 B1 KR 101332857B1 KR 1020110139674 A KR1020110139674 A KR 1020110139674A KR 20110139674 A KR20110139674 A KR 20110139674A KR 101332857 B1 KR101332857 B1 KR 101332857B1
Authority
KR
South Korea
Prior art keywords
conductive
base wafer
chip
adhesive member
semiconductor
Prior art date
Application number
KR1020110139674A
Other languages
English (en)
Other versions
KR20130072294A (ko
Inventor
이동희
이지훈
이춘흥
이왕구
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020110139674A priority Critical patent/KR101332857B1/ko
Publication of KR20130072294A publication Critical patent/KR20130072294A/ko
Application granted granted Critical
Publication of KR101332857B1 publication Critical patent/KR101332857B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 언더필용 필름부재 또는 페이스트 부재와 같은 비전도성 접착부재를 이용하여 칩과 기판, 또는 칩과 칩을 연결하는 다수의 전도성 연결체를 보다 견고하게 고정시킬 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 비전도성 필름 또는 비전도성 페이스트를 언더필 재료로 채택하여 전도성 매개체로 연결되는 칩과 칩 사이공간 또는 칩과 기판의 사이공간에 도포하여 기존의 언더필 재료 충진시 발생하던 보이드 및 언더필재료의 오버플로우 현상을 방지할 수 있고, 또한 칩과 기판 사이에 인터포져 역할을 하는 베이스 웨이퍼를 더 적층함으로써, 워피지 현상을 최소화시킬 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 언더필용 필름부재 또는 페이스트 부재와 같은 비전도성 접착부재를 이용하여 칩과 기판, 또는 칩과 칩을 연결하는 다수의 전도성 연결체를 보다 견고하게 고정시킬 수 있도록 한 반도체 패키지 및 그 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 그에 따라 웨이퍼 레벨의 칩 스케일 패키지, 칩 적층형 패키지, 그리고 패키지끼리를 상하로 적층시킨 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.
특히, 반도체 패키기의 설계의 진화과정에서 고속도화와 고집적화의 요구에 부응하고자, SIP(System In Package) 패키지를 비롯하여 PIP(Package In Package)패키지, FCBGA(Flip Chip Ball Grid Array) 패키지 등이 출시되고 있다.
상기 FCBGA(Flip Chip Ball Grid Array) 패키지는 기판과 칩을 도전성 와이어로 연결하던 일반적인 방식에서 탈피하여, 패키지 크기를 보다 줄일 수 있고, 기판에 형성된 전도성패드 간의 간격 및 칩의 신호 입출력을 위한 본딩패드 간의 간격이 조밀한 점을 감안하여 칩과 기판을 솔더 범프와 같은 전도성 매개수단을 이용하여 연결시킨 점에 특징이 있다.
즉, 솔더 범프(bump)와 같은 전도성 연결체가 형성된 칩을 기판에 연결할 때 솔더 리플로우(reflow) 공정을 이용하여 기판에 접합하고, 이렇게 칩의 접합이 완료되면, 칩과 기판의 사이 공간내에 에폭시와 같은 비전도성의 언더필(underfill) 재료를 충진하게 된다.
언더필(underfill) 재료가 사용되는 이유는 칩과 기판 간의 열에 의한 팽창율이 다름에 따라 솔더 접합점에 가해지는 충격(stress)를 완화하기 위함에 있고, 또한 칩과 기판 간을 연결하고 있는 전도성 연결체를 감싸서 제위치에 견고하게 고정시키기 위함에 있다.
따라서, 언더필 재료에 대한 큐어(cure) 공정을 거치고 나면, 언더필 재료는 외부 충격을 흡수하게 되고, 이에 언더필 재료에 의하여 감싸여진 솔더 범프와 같은 전도성 연결체에 가해지는 장력이 감소될 수 있으며, 궁극적으로 최종 패키지의 수명을 늘리는 효과가 있다.
그러나, 기판과 칩 간의 사이공간이 매우 협소하고, 또한 전도성 연결체들이 조밀한 간격으로 배열되어 있기 때문에 언더필 재료가 기판과 칩 사이공간내에 제대로 충진되지 않아 보이드(기포)가 발생하게 되고, 언더필 재료가 외부방향으로 흐르는 오버플로우 현상 등이 발생하는 문제점이 있다.
즉, 칩과 기판 간의 사이공간이 매우 협소하여, 언더필 재료의 흐름이 더디게 진행되고, 더욱이 솔더 범프(bump)와 같은 전도성 연결체의 저항으로 인하여 언더필 재료의 흐름이 끊기게 되어 보이드가 발생하게 되며, 보이드 발생에 따라 전도성 연결체의 접합력이 떨어지는 문제점이 있고, 또한 언더필 재료가 칩과 기판의 사이공간으로 들어가지 못하여 외부방향으로 오버플로우되면서 기판을 오염시키는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 비전도성 필름 또는 비전도성 페이스트를 언더필 재료로 채택하여 전도성 매개체로 연결되는 칩과 칩 사이공간 또는 칩과 기판의 사이공간에 도포하여 기존의 언더필 재료 충진시 발생하던 보이드 및 언더필재료의 오버플로우 현상을 방지할 수 있고, 또한 칩과 기판 사이에 인터포져 역할을 하는 베이스 웨이퍼를 더 적층함으로써, 워피지 현상을 최소화시킬 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 관통 실리콘 비아가 형성된 인터포져용 베이스 웨이퍼와; 상기 베이스 웨이퍼에 도포되는 제1언더필용 비전도성 접착부재와; 베이스 웨이퍼의 관통 실리콘 비아의 상면에 도전 가능하게 부착되는 다수개의 반도체 칩과; 반도체 칩 저면의 본딩패드에 일체로 융착된 것으로서, 비전도성 접착부재를 관통하는 동시에 비전도성 접착부재에 의하여 감싸여지면서 베이스 웨이퍼의 관통 실리콘 비아에 접합되는 다수의 제1전도성 연결체와; 상기 베이스 웨이퍼 위에 제1전도성 연결체에 의하여 적층된 다수개의 반도체 칩을 봉지하는 몰딩 컴파운드 수지와; 상기 베이스 웨이퍼의 관통 실리콘 비아의 저면에 융착되는 다수의 제2전도성 연결체; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 구현예에 따른 반도체 패키지는: 상기 베이스 웨이퍼의 제2전도성 연결체가 도전 가능하게 연결되는 인쇄회로기판과, 제2전도성 연결체가 관통되면서 감싸주는 역할을 하도록 인쇄회로기판의 상면에 도포되는 제2언더필용 비전도성 접착부재를 더 포함하는 것을 특징으로 한다.
또한, 상기 인쇄회로기판의 저면에는 솔더볼이 융착된 것을 특징으로 한다.
바람직하게는, 상기 언더필용 비전도성 접착부재는 비전도성 필름 또는 비전도성 페이스트로 채택된 것을 특징으로 한다.
특히, 상기 각 반도체 칩은 관통 실리콘 비아가 형성된 것으로 채택되어 상하로 여러개가 적층되고, 적층된 반도체 칩 사이에는 관통 실리콘 비아 간에 연결되는 제1전도성 연결체를 감싸는 동시에 각 반도체 칩을 접착하는 비전도성 접착부재가 도포된 것을 특징으로 한다.
또한, 상기 각 반도체 칩의 상면은 몰딩 컴파운드 수지와 동일 평면을 이루며 외부로 노출되는 것을 특징으로 한다.
또한, 상기 반도체 칩의 상면 및 몰딩 컴파운드 수지의 상면에 걸쳐 밀착되는 상판과, 상판의 테두리에서 연장되어 인쇄회로기판에 밀착되는 다리부로 구성되는 열방출용 리드를 더 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 인터포져용 베이스 웨이퍼를 제공하는 단계와; 상기 베이스 웨이퍼의 상단에 관통 실리콘 비아를 형성하는 단계와; 베이스 웨이퍼의 상면에 걸쳐 언더필용 비전도성 접착부재를 도포하는 단계와; 제1전도성 연결체가 본딩패드에 일체로 형성된 다수개의 반도체 칩을 베이스 웨이퍼에 도전 가능하게 부착하되, 제1전도성 연결체가 일정한 가압력에 의하여 언더필용 비전도성 접착부재를 관통하여 베이스 웨이퍼의 관통 실리콘 비아에 부착되도록 한 단계와; 상기 각 반도체 칩이 봉지되도록 베이스 웨이퍼의 상면에 걸쳐 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 관통 실리콘 비아의 하단이 노출될 때까지, 베이스 웨이퍼의 저면을 백그라인딩하는 단계와; 베이스 웨이퍼의 저면을 통하여 노출된 관통 실리콘 비아의 하단에 제2전도성 연결체를 융착시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에 따른 반도체 패키지 제조 방법은: 인쇄회로기판의 상면에 언더필용 비전도성 접착부재를 도포하는 단계와; 상기 베이스 웨이퍼의 제2전도성 연결체가 언더필용 비전도성 접착부재를 관통하여 인쇄회로기판에 도전 가능하게 융착되는 단계와; 인쇄회로기판의 저면에 형성된 볼랜드에 솔더볼을 융착시키는 단계; 를 더 포함하는 것을 특징으로 한다.
특히, 상기 각 반도체 칩 사이에 비전도성 접착부재를 도포하고, 각 반도체 칩의 관통 실리콘 비아 간을 비전도성 접착부재에 의하여 감싸여지는 제1전도성 연결체로 연결하여 여러개의 반도체 칩이 상하로 적층되도록 한 것을 특징으로 한다.
또한, 상기 몰딩 단계는, 몰딩 컴파운드 수지의 상면이 각 반도체 칩의 상면과 동일 평면을 이루도록 진행되는 것을 특징으로 한다.
또한, 상기 반도체 칩의 상면 및 몰딩 컴파운드 수지의 상면에 걸쳐 밀착되는 동시에 인쇄회로기판에 밀착되는 열방출용 리드의 부착 단계를 더 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 칩과 칩 또는 칩과 기판을 범프와 같은 전도성 연결체로 도전 가능하게 연결하되, 비전도성 필름 또는 비전도성 페이스트와 같은 언더필용 비전도성 접착부재를 칩과 칩 사이 또는 칩과 기판 사이에 도포하여 전도성 연결체를 감싸줄 수 있도록 함으로써, 기존의 언더필 재료 충진시 발생하던 보이드 및 언더필재료의 오버플로우 현상을 방지할 수 있다.
특히, 칩과 기판 사이에 인터포져 역할을 하는 베이스 웨이퍼를 적층 구성함으로써, 칩과 기판 간의 열팽창계수 차이로 인한 워피지 현상을 베이스 웨이퍼에서 완충시켜 워피지 현상을 최소화시킬 수 있고, 더욱이 칩과 베이스 웨이퍼, 베이스 웨이퍼와 기판 간에 존재하는 비전도성 접착부재가 칩과 베이스 웨이퍼를 잡아주는 동시에 베이스 웨이퍼와 기판을 잡아주는 역할을 하게 되므로, 워피지 현상에 따른 들뜸 현상 등을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타낸 단면도로서, 도면부호 10은 칩과 기판 간의 인터포져 역할을 하는 베이스 웨이퍼를 나타낸다.
상기 베이스 웨이퍼(10)는 실리콘 재질로서 칩과 기판 간의 신호 전달 경로 역할을 하는 동시에 칩과 기판 간의 실질적인 접촉을 회피하여 칩과 기판 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 칩이 기판으로부터 이탈되는 것을 완충하는 인터포져 역할을 한다.
칩과 기판 간의 신호 전달을 위하여, 상기 베이스 웨이퍼(10)의 상단에 관통 실리콘 비아(12)를 형성하는 단계가 선행된다(도 1a의 (a) 참조).
상기 관통 실리콘 비아(12)는 베이스 웨이퍼(10)의 상면에 레이저 가공을 이용하여 다수의 비아홀(34)을 소정 깊이로 형성한 다음, 비아홀(34)내에 전도성 충진재(36)를 충진시켜 형성된다.
다음으로, 상기 베이스 웨이퍼(10)의 상면에 걸쳐 언더필용 비전도성 접착부재(20)를 도포하는 바, 이 비전도성 접착부재(20)는 비전도성 페이스트(NCP: Non Conductive Paste) 또는 비전도성 필름(NCF: Non Conductive Film)을 사용할 수 있다(도 1a의 (b) 참조).
이어서, 상기 베이스 웨이퍼(10)에 다수개의 반도체 칩(14)이 도전 가능하게 적층 부착되며, 다수개의 반도체 칩(14)은 신호처리소자인 에이직 칩, 메모리 소자용 칩 등을 포함한다.
이때, 상기 각 반도체 칩(14)의 저면에 형성된 본딩패드(16)에는 범프, 솔더 등과 같은 도전물질로 된 제1전도성 연결체(18)가 통상의 도금 공정에 의하여 일체로 형성된 상태이다.
따라서, 일정한 가압력으로 다수개의 반도체 칩(14)을 베이스 웨이퍼(10)쪽으로 가압하게 되면, 제1전도성 연결체(18)가 언더필용 비전도성 접착부재(20)를 관통하여 베이스 웨이퍼(10)의 관통 실리콘 비아(12)의 상면에 융착된다(도 1a의 (c) 참조).
보다 상세하게는, 상기 언더필용 비전도성 접착부재(20)가 비전도성 페이스트로 채택된 경우, 반도체 칩(14)을 진공 흡착한 본딩 툴(20)이 베이스 웨이퍼(10)가 안착된 열압착 본딩부(40)쪽으로 이송된 후, 본딩 툴(20)이 베이스 웨이퍼(10)쪽으로 하강을 함으로써, 반도체 칩(14)의 제1전도성 연결체(18)가 비전도성 페이스트를 뚫고 베이스 웨이퍼(10)의 관통 실리콘 비아(12)에 안착되는 상태가 되고, 이와 동시에 열과 압력을 가하는 써멀 컴프레션 방식의 본딩 방법(TCNCP: Thermal Compression Non Conductive Paste)에 의하여 제1전도성 연결체(18)가 관통 실리콘 비아(12)에 융착된다.
또한, 상기 언더필용 비전도성 접착부재(20)가 비전도성 필름으로 채택된 경우, 비전도성 필름은 열을 가하거나 경화전에는 마치 젤(gel)과 같은 특성을 갖기 때문에 자체적인 접착력을 갖기 때문에 반도체 칩(14)의 제1전도성 연결체(18)가 비전도성 필름을 뚫고 베이스 웨이퍼(10)의 관통 실리콘 비아(12)에 용이하게 안착되고, 이와 동시에 열과 압력을 가함으로써, 제1전도성 연결체(18)가 관통 실리콘 비아(12)에 융착된다.
참고로, 상기 언더필용 비전도성 접착부재로 채택된 비전도성 필름은 접착성분 및 점도를 갖는 통상의 FOW(Film Of Wire) 재질로 만들어질 수 있고, 그 밖에 접착성분 및 점도를 갖는 어떠한 비전도성 필름(NCF)을 사용하여도 무방하며, FOW(Film Over Wire) 특성이란, 입출력단자 등에 간섭 영향을 주지 않는 점도를 갖는 특성으로서, 마치 젤과 같은 특성을 의미하고 열을 가하거나 경화전에는 마치 젤(gel)과 같은 특성을 갖기 때문에 자체적인 접착력을 갖는다.
결과적으로, 반도체 칩(14) 저면의 본딩패드(16)에 형성된 제1전도성 연결체(18)가 비전도성 접착부재(20)를 관통하여 베이스 웨이퍼(10)의 관통 실리콘 비아(12) 상단에 용이하게 접합되고, 이때 제1전도성 연결체(18)들은 언더필 역할을 한느 비전도성 접착부재(20)에 의하여 감싸여져 견고하게 고정되는 상태가 된다.
다음으로, 상기 각 반도체 칩(14)이 봉지되도록 베이스 웨이퍼(10)의 상면에 걸쳐 몰딩 컴파운드 수지(22)로 몰딩하는 단계가 진행되며, 바람직하게는 몰딩 단계는 몰딩 컴파운드 수지(22)의 상면과 각 반도체 칩(14)의 상면이 동일 평면을 이루도록 진행됨으로써, 각 반도체 칩(14)의 상면이 열방출을 위하여 외부로 노출되도록 한다(도 1a의 (d) 참조).
이어서, 상기 베이스 웨이퍼(10)의 저면을 백그라인딩하되, 관통 실리콘 비아(12)의 하단이 노출될 때까지 백그라인딩을 실시한다(도 1a의 (e) 참조).
이렇게 백그라인딩에 의하여 베이스 웨이퍼(10)의 저면을 통하여 노출된 관통 실리콘 비아(12)의 하단에 솔더볼 등과 같은 제2전도성 연결체(24)를 융착시킴으로써, 베이스 웨이퍼(10)에 다수개의 칩(14)이 부착된 1차적인 반도체 패키지가 완성된다(도 1b의 (f) 참조).
다음으로, 다수개의 칩(14)이 탑재된 베이스 웨이퍼(10)를 인쇄회로기판(26)에 전기적 신호 교환 가능하게 적층 부착하는 단계가 진행된다.
이를 위해, 상기 인쇄회로기판(26)의 상면에 상기한 바와 같은 언더필용 비전도성 접착부재(28)를 도포한 다음, 베이스 웨이퍼(10)를 가압하여 제2전도성 연결체(24)가 언더필용 비전도성 접착부재(28)를 관통하여 인쇄회로기판(26)의 전도성패턴에 도전 가능하게 융착되도록 한다(도 1b의 (g) 참조).
이에, 상기 베이스 웨이퍼(10)와 인쇄회로기판(26)을 연결하는 제2전도성 연결체(24)는 언더필용 비전도성 접착부재(28)에 의하여 감싸여지며 견고하게 고정되는 상태가 된다.
최종적으로, 상기 인쇄회로기판(26)의 저면에 형성된 볼랜드에 솔더볼(30)을 융착시키고 개별 단위로 소잉함으로써, 본 발명의 반도체 패키지가 완성된다(도 1b의 (h) 참조).
한편, 상기 반도체 칩(14)의 상면은 열방출을 위하여 외부로 노출되는 상태인 바, 열방출 면적을 증대시켜 열방출 효과를 크게 얻기 위하여 반도체 칩(14)의 상면 및 몰딩 컴파운드 수지(22)의 상면에 걸쳐 열방출용 리드(40, Lid)가 부착된다(도 2 참조).
좀 더 상세하게는, 상기 열방출용 리드(40)는 평평한 상판(42)과, 상판(42)의 테두리에서 하향 경사진 형태의 다리부(44)로 구성되며, 평평한 상판(42)이 반도체 칩(14)의 상면 및 몰딩 컴파운드 수지(22)의 상면에 걸쳐 밀착되고, 동시에 다리부(44)는 인쇄회로기판(26)의 테두리 영역에 지지되며 접착된다.
본 발명의 다른 실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도 3을 참조로 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 반도체 패키지는 상기한 일 실시예의 패키지와 그 구조 및 제조 공정은 동일하고, 단지 여러개의 칩이 상하로 적층된 점에 특징이 있다.
즉, 상하로 적층되는 여러개의 칩(14)들을 관통 실리콘 비아(32)가 형성된 것으로 구비하되, 가장 위쪽에 적층되는 칩은 관통 실리콘 비아(32)가 없는 것으로 구비하고, 상기한 일 실시예와 같이 베이스 웨이퍼(10)에 가장 아래쪽 반도체 칩(14)을 부착한 후, 그 위에 비전도성 접착부재(20)를 도포하는 과정과, 상부칩의 관통 실리콘 비아(32)의 하단에 부착된 제1전도성 연결체(18)를 비전도성 접착부재(20)를 관통시키면서 하부칩의 관통 실리콘 비아(32)의 상단에 융착시키는 과정 등을 통하여, 여러개의 반도체 칩(14)이 비전도성 접착부재(20)에 의하여 감싸여지는 제1전도성 연결체(18)에 의하여 도전 가능하게 연결되는 상태가 된다.
이상과 같이, 본 발명에 따르면 칩과 칩 또는 칩과 기판을 범프와 같은 전도성 연결체로 도전 가능하게 연결하되, 비전도성 필름 또는 비전도성 페이스트와 같은 언더필용 비전도성 접착부재를 칩과 칩 사이 또는 칩과 기판 사이에 도포하여 전도성 연결체를 감싸줄 수 있도록 함으로써, 기존의 언더필 재료 충진시 발생하던 보이드 및 언더필재료의 오버플로우 현상을 방지할 수 있고, 또한 칩과 기판 사이에 인터포져 역할을 하는 베이스 웨이퍼를 적층 구성함으로써, 칩과 기판 간의 열팽창계수 차이로 인한 워피지 현상을 베이스 웨이퍼에서 완충시키는 동시에 비전도성 접착부재가 베이스 웨이퍼와 기판 간을 접착시키고 있으므로 워피지 현상을 최소화시킬 수 있다.
10 : 베이스 웨이퍼 12 : 관통 실리콘 비아
14 : 반도체 칩 16 : 본딩패드
18 : 제1전도성 연결체 20 : 비전도성 접착부재
22 : 몰딩 컴파운드 수지 24 : 제2전도성 연결체
26 : 인쇄회로기판 28 : 비전도성 접착부재
30 : 솔더볼 32 : 관통 실리콘 비아
34 : 비아홀 36 : 전도성 충진재
40 : 리드 42 : 상판
44 : 다리부

Claims (13)

  1. 실리콘 재질로서 칩과 기판 간의 신호 전달 경로 역할을 하는 동시에 칩과 기판 간의 실질적인 접촉을 회피하기 위한 것으로서, 관통 실리콘 비아(12)가 형성된 인터포져용 베이스 웨이퍼(10)와;
    상기 베이스 웨이퍼(10)에 도포되는 언더필용 비전도성 접착부재(20)와;
    베이스 웨이퍼(10)의 관통 실리콘 비아(12)의 상면에 도전 가능하게 부착되는 다수개의 반도체 칩(14)과;
    반도체 칩(14) 저면의 본딩패드(16)에 일체로 융착된 것으로서, 비전도성 접착부재(20)를 관통하는 동시에 비전도성 접착부재(20)에 의하여 감싸여지면서 베이스 웨이퍼(10)의 관통 실리콘 비아(12) 상단에 접합되는 다수의 제1전도성 연결체(18)와;
    상기 베이스 웨이퍼(10) 위에 제1전도성 연결체(18)에 의하여 적층된 다수개의 반도체 칩(14)을 봉지하는 몰딩 컴파운드 수지(22)와;
    상기 베이스 웨이퍼(10)의 관통 실리콘 비아(12)의 저면에 융착되는 다수의 제2전도성 연결체(24);
    상기 베이스 웨이퍼(10)의 제2전도성 연결체(24)가 도전 가능하게 연결되는 인쇄회로기판(26)과;
    제2전도성 연결체(24)가 관통되면서 감싸주는 역할을 하도록 인쇄회로기판(26)의 상면에 도포되는 언더필용 비전도성 접착부재(28);
    상기 인쇄회로기판(26)의 저면에 융착된 솔더볼(30);
    을 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 언더필용 비전도성 접착부재(20,28)는 비전도성 필름 또는 비전도성 페이스트로 채택된 것을 특징으로 하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 제1전도성 연결체(18) 및 제2전도성 연결체(24)는 전도성 범프 또는 솔더볼로 채택된 것임을 특징으로 하는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 각 반도체 칩(14)은 관통 실리콘 비아(32)가 형성된 것으로 채택되어 상하로 여러개가 적층되고, 적층된 반도체 칩(14) 사이에는 관통 실리콘 비아(32) 간에 연결되는 제1전도성 연결체(18)를 감싸는 동시에 각 반도체 칩(14)을 접착하는 언더필용 비전도성 접착부재(20)가 도포된 것을 특징으로 하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 각 반도체 칩(14)의 상면은 몰딩 컴파운드 수지(22)와 동일 평면을 이루며 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 반도체 칩(14)의 상면 및 몰딩 컴파운드 수지(22)의 상면에 걸쳐 밀착되는 상판(42)과, 상판(42)의 테두리에서 연장되어 인쇄회로기판(26)에 밀착되는 다리부(44)로 구성되는 열방출용 리드(40)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 실리콘 재질로서 칩과 기판 간의 신호 전달 경로 역할을 하는 동시에 칩과 기판 간의 실질적인 접촉을 회피하기 위한 것으로서, 인터포져용 베이스 웨이퍼(10)를 제공하는 단계와;
    상기 베이스 웨이퍼(10)의 상단에 관통 실리콘 비아(12)를 형성하는 단계와;
    베이스 웨이퍼(10)의 상면에 걸쳐 언더필용 비전도성 접착부재(20)를 도포하는 단계와;
    제1전도성 연결체(18)가 본딩패드(16)에 일체로 형성된 다수개의 반도체 칩(14)을 베이스 웨이퍼(10)에 도전 가능하게 부착하되, 제1전도성 연결체(18)가 일정한 가압력에 의하여 언더필용 비전도성 접착부재(20)를 관통하여 베이스 웨이퍼(10)의 관통 실리콘 비아(12)에 부착되도록 한 단계와;
    상기 각 반도체 칩(14)이 봉지되도록 베이스 웨이퍼(10)의 상면에 걸쳐 몰딩 컴파운드 수지(22)로 몰딩하는 단계와;
    상기 관통 실리콘 비아(12)의 하단이 노출될 때까지, 베이스 웨이퍼(10)의 저면을 백그라인딩하는 단계와;
    베이스 웨이퍼(10)의 저면을 통하여 노출된 관통 실리콘 비아(12)의 하단에 제2전도성 연결체(24)를 융착시키는 단계;
    인쇄회로기판(26)의 상면에 언더필용 비전도성 접착부재(28)를 도포하는 단계와;
    상기 베이스 웨이퍼(10)의 제2전도성 연결체(24)가 언더필용 비전도성 접착부재(28)를 관통하여 인쇄회로기판(26)에 도전 가능하게 융착되는 단계와;
    인쇄회로기판(26)의 저면에 형성된 볼랜드에 솔더볼(30)을 융착시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 각 반도체 칩(14) 사이에 비전도성 접착부재(20)를 도포하고, 각 반도체 칩(14)의 관통 실리콘 비아(32) 간을 비전도성 접착부재(20)에 의하여 감싸여지는 제1전도성 연결체(18)로 연결하여 여러개의 반도체 칩(14)이 상하로 적층되도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 청구항 9에 있어서,
    상기 몰딩 단계는, 몰딩 컴파운드 수지(22)의 상면이 각 반도체 칩(14)의 상면과 동일 평면을 이루도록 진행되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 청구항 9에 있어서,
    상기 반도체 칩(14)의 상면 및 몰딩 컴파운드 수지(22)의 상면에 걸쳐 밀착되는 동시에 인쇄회로기판(26)에 밀착되는 열방출용 리드(40)의 부착 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR1020110139674A 2011-12-22 2011-12-22 반도체 패키지 및 그 제조 방법 KR101332857B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110139674A KR101332857B1 (ko) 2011-12-22 2011-12-22 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110139674A KR101332857B1 (ko) 2011-12-22 2011-12-22 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130072294A KR20130072294A (ko) 2013-07-02
KR101332857B1 true KR101332857B1 (ko) 2013-11-22

Family

ID=48986978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110139674A KR101332857B1 (ko) 2011-12-22 2011-12-22 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101332857B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101663640B1 (ko) * 2015-08-28 2016-10-07 국방과학연구소 다이본딩용 기판 및 이를 사용한 반도체 칩의 다이본딩 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3735059B2 (ja) * 2001-11-06 2006-01-11 住友ベークライト株式会社 接着フィルム、それを用いた半導体パッケージまたは半導体装置、および半導体パッケージまたは半導体装置の製造方法
KR20070024794A (ko) * 2005-08-30 2007-03-08 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
KR20070080811A (ko) * 2006-02-08 2007-08-13 오끼 덴끼 고오교 가부시끼가이샤 반도체 패키지의 제조 방법
KR20110036978A (ko) * 2009-10-05 2011-04-13 앰코 테크놀로지 코리아 주식회사 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3735059B2 (ja) * 2001-11-06 2006-01-11 住友ベークライト株式会社 接着フィルム、それを用いた半導体パッケージまたは半導体装置、および半導体パッケージまたは半導体装置の製造方法
KR20070024794A (ko) * 2005-08-30 2007-03-08 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
KR20070080811A (ko) * 2006-02-08 2007-08-13 오끼 덴끼 고오교 가부시끼가이샤 반도체 패키지의 제조 방법
KR20110036978A (ko) * 2009-10-05 2011-04-13 앰코 테크놀로지 코리아 주식회사 전자파 차폐 및 열방출 수단을 갖는 반도체 패키지

Also Published As

Publication number Publication date
KR20130072294A (ko) 2013-07-02

Similar Documents

Publication Publication Date Title
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
TWI529886B (zh) 封裝體、裝置的封裝方法以及封裝層疊裝置
TWI667714B (zh) 用於具有晶粒對中介層晶圓第一接合的半導體裝置封裝的方法和系統
US6573592B2 (en) Semiconductor die packages with standard ball grid array footprint and method for assembling the same
US8426246B2 (en) Vented die and package
US8941225B2 (en) Integrated circuit package and method for manufacturing the same
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US9312240B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US20060097402A1 (en) Semiconductor device having flip-chip package and method for fabricating the same
US20100261311A1 (en) Method of manufacturing a semiconductor device
WO2002103793A1 (fr) Dispositif a semi-conducteurs et procede de fabrication associe
US20040070083A1 (en) Stacked flip-chip package
US20110147945A1 (en) Semiconductor device capable of suppressing generation of cracks in semiconductor chip during manufacturing process
US8372692B2 (en) Method of stacking flip-chip on wire-bonded chip
US20120077312A1 (en) Flip-chip bonding method to reduce voids in underfill material
TW201426928A (zh) 具有在封裝間之電絕緣材料之層疊封裝（ＰｏＰ）
US20090321912A1 (en) Semiconductor device and method of manufacturing the same
US20120146242A1 (en) Semiconductor device and method of fabricating the same
JP2012109437A (ja) 半導体装置及びその製造方法
TWI488270B (zh) 半導體封裝件及其製法
KR100855887B1 (ko) 스택형 반도체 패키지 및 그 스택 방법
KR101640078B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
CN110875278A (zh) 半导体封装件
KR101374144B1 (ko) 워피지 방지 구조를 갖는 반도체 장치
CN109411418B (zh) 电子封装件及其制法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171109

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191111

Year of fee payment: 7