KR20070080811A - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

과제
각 공정 사이의 핸들링이 용이해져, 작업성의 향상을 도모할 수 있는 반도체 패키지의 제조 방법을 제공하는 것에 있다.
해결수단
본 발명과 관련되는 반도체 패키지의 제조 방법에 있어서는, 인터포저용의 반도체 웨이퍼의 제 1 면에 상기 복수의 반도체 칩을 적층하고； 상기 반도체 칩의 전체를 덮도록 수지 몰드를 형성하여； 그 후, 상기 반도체 웨이퍼를 다이싱 함으로써, 개편화된 복수의 반도체 패키지를 성형한다.
반도체 패키지

Description

반도체 패키지의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE}
도 1 은 본 발명과 관련되는 반도체 패키지에 적용 가능한 반도체 칩 (A) 및 그 적층체 (B) 의 구성을 나타내는 개략 단면도이다.
도 2 는 본 발명과 관련되는 반도체 패키지에 적용 가능한 인터포저용의 실리콘 웨이퍼를 나타내는 개략 평면도이다.
도 3 은 본 발명의 제 1 실시예와 관련되는 반도체 패키지의 제조 공정 (1-1, 1-2) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 4 는 제 1 실시예와 관련되는 반도체 패키지의 제조 공정 (1-3, 1-4) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 5 는 제 1 실시예와 관련되는 반도체 패키지의 제조 공정 (1-5, 1-6) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 6 은 본 발명의 제 2 실시예와 관련되는 반도체 패키지의 제조 공정 (2-1∼2-3) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 7 은 제 2 실시예와 관련되는 반도체 패키지의 제조 공정 (2-4, 2-5) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 8 은 제 2 실시예와 관련되는 반도체 패키지의 제조 공정 (2-6, 2-7) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 9 는 제 2 실시예와 관련되는 반도체 패키지의 제조 공정 (2-8, 2-9) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 10 은 본 발명의 제 3 실시예와 관련되는 반도체 패키지의 제조 공정 (3-1∼3-3) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 11 은 제 3 실시예와 관련되는 반도체 패키지의 제조 공정 (3-4, 3-5) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 12 는 제 3 실시예와 관련되는 반도체 패키지의 제조 공정 (3-6, 3-7) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
도 13 은 제 3 실시예와 관련되는 반도체 패키지의 제조 공정 (3-8) 을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 칩
112: Si 웨이퍼
114: 관통 전극
118, 217: 재배선
120: 칩 적층체
124, 224: 몰드 수지
215, 330: 접착제
232, 332: 유리판
W: Si 웨이퍼
[특허 문헌 1] 일본 공개특허공보 2005-236245호
본 발명은, 관통 전극을 갖는 복수의 반도체 칩을 인터포저 상에 적층하여 이루어지는 반도체 패키지의 제조 방법에 관한 것이다.
최근, 집적회로가 탑재된 복수의 반도체 칩을 고밀도로 실장하고, 고기능의 시스템을 단기간에 실현하는 시스템 인 패키지 기술이 주목받고 있다. 특히, 복수의 반도체 칩을 삼차원적으로 적층하여, 대폭적인 소형화를 실현할 수 있는 적층형 패키지의 요청이 많다. 이러한 요청에 응하는 기술로서, 예를 들어, 일본 공개특허공보 2005-236245호에 개시되어 있는 것과 같이, 반도체 칩의 내부에 관통 전극을 형성하여, 인터포저로 불리는 실장용의 칩에 적층한 반도체 패키지 구조가 제안되어 있다.
상기와 같은 반도체 패키지 구조를 제조할 때에는, 종래에는, 박화·개편화 (薄化·個片化) 된 인터포저를 준비하고, 당해 개편화된 인터포저 상에 복수의 반도체 칩 (기능 칩) 을 적층하고 있다.
그러나, 상기 서술한 종래의 제조 방법에 의하면, 박화·개편화된 인터포저 의 취급 (핸들링) 이 어렵고, 작업성의 향상을 도모하는 것이 곤란했다. 그 결과, 반도체 칩에 분열 불량 등이 발생하기 쉽고, 수율이 저하하는 경우가 있었다. 그래서, 인터포저의 두께를 크게 함으로써 핸들링 성능 향상을 도모하는 것이 생각되지만, 패키지 전체의 두께가 증가할 뿐만 아니라, 관통 전극의 형성이나 전극재 충전이 현저하게 곤란해진다는 문제가 있다.
본 발명은, 상기와 같은 상황을 감안하여 이루어진 것이며, 각 공정 사이의 핸들링이 용이해져, 작업성의 향상을 도모할 수 있는 반도체 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명과 관련되는 반도체 패키지의 제조 방법에 있어서는, 반도체 웨이퍼 상태의 상기 반도체 웨이퍼의 제 1 면에 상기 복수의 반도체 칩을 적층하고； 상기 반도체 칩의 전체를 덮도록 수지 몰드를 형성하여； 그 후, 상기 반도체 웨이퍼를 다이싱함으로써, 개편화된 복수의 반도체 패키지를 성형한다.
바람직하게는, 상기 수지 몰드 공정의 후에, 상기 반도체 웨이퍼의 상기 제 1 면과 반대의 제 2 면측으로부터 연삭함으로써 당해 반도체 웨이퍼를 박화하고； 상기 반도체 웨이퍼의 연삭된 제 2 면에 실장용의 외부 단자를 형성한다.
혹은, 상기 복수의 반도체 칩을 상기 반도체 웨이퍼 상에 적층하기 전에, 상기 반도체 웨이퍼 상태의 상기 반도체 웨이퍼의 상기 제 1 면과 반대의 제 2 면에 보강용 기재를 접착하는 것이 바람직하다. 보강용 기재로서는, 유리판을 이용 할 수 있다. 상기 반도체 웨이퍼의 상기 제 2 면에 상기 보강용 기재를 접착한 후, 상기 반도체 웨이퍼의 상기 제 1 면을 연삭함으로써 반도체 웨이퍼를 박화하고, 상기 박화된 반도체 웨이퍼의 상기 제 1 면 상에 상기 복수의 반도체 칩을 적층할 수 있다. 또한, 상기 복수의 반도체 칩을 상기 반도체 웨이퍼 상에 적층하기 전에, 상기 제 1 면 상에 재배선층을 형성할 수 있다.
상기 수지 몰드 공정의 후에, 상기 보강용 기재를 제거하여 상기 반도체 웨이퍼의 상기 제 2 면에 실장용의 외부 단자를 형성하는 것이 바람직하다. 혹은, 상기 보강용 기재를 접착하기 전에, 상기 반도체 웨이퍼의 상기 제 2 면에 실장용 외부 단자를 형성해 둔다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태에 대해, 실시예를 이용하여 상세하게 설명한다. 도 1 은, 본 발명과 관련되는 반도체 패키지에 적용 가능한 반도체 칩 (A) 및 그 적층체 (B) 의 구성을 나타내는 개략 단면도이다. 도 2 는, 본 발명과 관련되는 반도체 패키지에 적용 가능한 인터포저용의 실리콘 웨이퍼를 나타내는 개략 평면도이다. 반도체 칩 (100) 은, 관통 전극 (104) 을 설치한 반도체 기판 (102) 의 표리 양면에 범프 (106) 를 형성한 구조로 되어 있다. 또한, 범프 (106) 는 반도체 기판 (102) 의 한 쪽에만 형성하는 구조여도 된다. 반도체 기판 (102) 의 두께는, 관통 전극의 깊이로부터 20-100㎛ 인 것이 바람직하다. 설명의 편의 상, 반도체 칩 (100) 을 (B) 도와 같이 적층한 것을 칩 적층체 (120) 로 부르는 것으로 한다. 칩 적층체 (120) 는, 인터포저 상에 적층되 는 것이다. 본 발명에 있어서는, 웨이퍼 (W) 상태의 인터포저 상에 반도체 칩 (100) 을 적층하는 공법을 채용하고 있다.
도 3∼도 5 는, 본 발명의 제 1 실시예와 관련되는 반도체 패키지의 제조 공정을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다. 이하, 본 발명의 제 1 실시예와 관련되는 제조 공정에 대해 설명한다. 우선, 도 3(1-1) 에 나타내는 바와 같이, 인터포저 형성용의 실리콘 웨이퍼 (112(W)) 의 내부에 관통 전극 (114) 을 복수 형성한다. 실리콘 웨이퍼 (112) 의 두께는 500-1000㎛ 정도이다. 관통 전극 (114) 의 상단은, 실리콘 웨이퍼 (112) 의 표면에 노출하고 있다. 실리콘 웨이퍼 (112) 의 표면에는, 배선층 (재배선, 118) 이 형성되어 있다. 관통 전극 (114) 의 상단에는 범프 (116) 가 형성되어 있다. 도시하지 않지만, 배선층 (118) 상 및, 관통 전극 (114) 이외의 부분의 표면 상에는 절연막이 형성되어 있다. 관통 전극의 깊이는, 20-100㎛ 로 할 수 있다.
범프 (106, 116) 의 재질로서는, 용융 접속이 가능한 SnAg, SnPb, Cu+SnAg, Au+SnAg 등을 사용할 수 있다. 관통 전극 (104, 114) 의 재질로서는, Cu, Al, W, Au, Ag, PolySi 등을 사용할 수 있다. 또, 절연막으로서는, SiO2, SiN, 폴리이미드 등을 사용할 수 있다.
다음으로, 도 3(1-2) 에 나타내는 바와 같이, 반도체 웨이퍼 (112) 의 소정의 위치에 주지된 방법에 의해 반도체 칩 (100) 을 적층하여, 칩 적층체 (120) 를 성형한다. 칩 적층체 (120) 에 있어서, 각 반도체 칩 (100) 은 전기적으로 접 속되어 있다.
다음으로, 도 4(1-3) 에 나타내는 바와 같이, 칩 적층체 (120) 의 측면으로 부터 언더필 수지 (122) 를 주입하고, 가열함으로써 경화시킨다. 혹은, 반도체 칩 (100) 을 적층하기 전에 반도체 칩 (100) 을 탑재하는 중앙 부근에 언더필 수지를 미리 공급해 두고, 반도체 칩 (100) 의 적층시에 예비 경화시켜, 일단씩 반도체 칩 (100) 을 적층, 수지 밀봉하는 방법을 채용할 수 있다. 언더필 수지 (122) 로서는, 에폭시재와 실리카 (필러) 로 이루어지는 열경화 수지를 사용할 수 있다.
또한, 좁은 갭을 밀봉하기 위해서, 실리카를 혼입하지 않은 수지를 사용할 수도 있다.
다음으로, 도 4(1-4) 에 나타내는 바와 같이, 실리콘 웨이퍼 (112) 의 표면 전체를 몰드 수지 (124) 로 일괄 오버 몰드한다. 오버 몰드는, 소정의 사이즈의 금형을 사용한 트랜스퍼 몰딩 방식으로 성형할 수 있다. 몰드 수지의 재료로서는, 에폭시 수지를 사용할 수 있다.
다음으로, 도 5(1-5) 에 나타내는 바와 같이, 실리콘 웨이퍼 (112) 의 이면을 관통 전극 (114) 의 하단이 노출할 때까지 연삭한다. 계속하여, 도 5(1-6) 에 나타내는 바와 같이, 실리콘 웨이퍼 (112) 의 이면의 소정의 위치에 외부 단자 (126) 를 형성한다. 외부 단자 (126) 의 재료로서는, SnPb, SnAg 등을 사용할 수 있다. 그 후, 다이싱 라인을 따라 절단함으로써, 개편화된 복수의 반도체 패키지 (BGA) 가 완성된다. 완성된 반도체 패키지는, 머더보드 (실장 배선 기판) 상에 실장된다.
이상과 같이, 본 발명의 제 1 실시예에 의하면, 웨이퍼 표준 두께의 상태에서 반도체 칩의 적층 및 오버 몰드가 생기기 때문에, 각 공정 사이의 핸들링이 용이해진다. 또, 오버 몰드 후에 실리콘 웨이퍼를 연삭하고 있기 때문에, 강도 부족에 의한 결함의 발생을 억제할 수 있어, 박화가 용이해진다.
도 6∼도 9 는, 본 발명의 제 2 실시예와 관련되는 반도체 패키지의 제조 공정을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다. 이하, 본 발명의 제 2 실시예와 관련되는 제조 공정에 대해 설명한다. 또한, 본 실시예에 있어서, 상기 서술한 제 1 실시예와 동일 또는 대응하는 구성 요소에 대해서는, 동일한 참조 부합을 덧붙이고, 중복된 설명은 생략한다.
우선, 도 6(2-1) 에 나타내는 바와 같이, 인터포저 형성용의 실리콘 웨이퍼 (212(W)) 의 내부에 관통 전극 (214) 를 복수 형성한다. 실리콘 웨이퍼 (212) 의 두께는 500-1000㎛ 정도이다. 관통 전극 (214) 의 상단은, 실리콘 웨이퍼 (212) 의 표면에 노출되고 있다. 실리콘 웨이퍼 (212) 의 표면에는, 배선층 (재배선, 218) 이 형성되어 있다. 관통 전극 (214) 상에는, 범프 패드가 형성되어 있다. 또, 도시하지 않지만, 배선층 (218) 및 관통 전극 (214) 상에는 절연막이 형성되어 있다. 관통 전극의 깊이는, 20-100㎛ 로 할 수 있다.
관통 전극 (214) 의 재질로서는, Cu, Al, W, Au, Ag, PolySi 등을 사용할 수 있다. 또, 절연막으로서는, SiO2, SiN, 폴리이미드 등을 사용할 수 있다.
다음으로, 도 6(2-2) 에 나타내는 바와 같이, 접착제 (215) 를 통하여 유리 판 (232) 을 실리콘 웨이퍼 (212) 의 배선층측 표면에 접합한다. 유리판 (232) 은, 외경이 실리콘 웨이퍼 (212) 보다 500-2000㎛ 정도 크거나 동일한 직경이며, 두께가 500-1000㎛ 로 평면 정밀도가 양호한 것을 사용한다. 또, 접착제 (215) 의 두께로서는, 10-100㎛ 정도가 바람직하다.
다음으로, 도 6(2-3) 에 나타내는 바와 같이, 실리콘 웨이퍼 (212) 의 표면을 관통 전극 (214) 이 노출할 때까지 연삭한다. 그 후, 필요에 따라, 도 7(2-4) 에 나타내는 바와 같이, 소정의 위치에 재배선 (217) 과 범프 (216) 를 형성한다. 또한, 관통 전극 (214) 이외의 부분의 표면 및, 재배선 상에는 절연층을 형성한다. 이 때, 실리콘 웨이퍼 (212) 의 두께는 20-100㎛ 가 된다.
다음으로, 도 7(2-5) 에 나타내는 바와 같이, 실리콘 웨이퍼 (212) 의 소정의 위치에 주지된 방법에 의해 반도체 칩 (100) 을 적층하여, 칩 적층체 (120) 를 성형한다. 칩 적층체 (120) 에 있어서, 각 반도체 칩 (100) 은 전기적으로 접속되어 있다.
다음으로, 도 8(2-6) 에 나타내는 바와 같이, 칩 적층체 (120) 의 측면으로 부터 언더필 수지 (222) 를 주입하고, 가열함으로써 경화시킨다. 혹은, 반도체 칩 (100) 을 적층하기 전에 반도체 칩 (100) 을 탑재하는 중앙 부근에 언더필 수지를 미리 공급해 두고, 반도체 칩 (100) 의 적층시에 가경화시켜, 일단씩 반도체 칩 (100) 을 적층, 수지 밀봉하는 방법을 채용할 수도 있다. 언더필 수지 (222) 로서는, 에폭시재와 실리카 (필러) 로 이루어지는 열경화 수지를 사용할 수 있다.
또한, 좁은 갭을 밀봉하기 위해서, 실리카를 혼입하지 않은 수지를 사용할 수도 있 다.
다음으로, 도 8(2-7) 에 나타내는 바와 같이, 실리콘 웨이퍼 (212) 의 표면 전체를 몰드 수지 (224) 로 일괄 오버 몰드한다. 오버 몰드는, 소정의 사이즈의 금형을 사용한 트랜스퍼 몰딩 방식으로 성형할 수 있다. 몰드 수지의 재료로서는, 에폭시 수지를 사용할 수 있다.
다음으로, 도 9(2-8) 에 나타내는 바와 같이, 유리판 (232) 및 접착제 (215) 를 실리콘 웨이퍼 (212) 로부터 벗긴다. 계속하여, 도 9(2-9) 에 나타내는 바와 같이, 실리콘 웨이퍼 (212) 의 이면의 소정의 위치에 외부 단자 (226) 를 설치한다. 외부 단자 (226) 의 재료로서는, SnPb, SnAg 등을 사용할 수 있다. 그 후, 다이싱 라인을 따라 절단함으로써, 개편화된 복수의 반도체 패키지 (BGA) 가 완성된다. 완성한 반도체 패키지는, 머더보드 (실장 배선 기판) 상에 실장된다.
이상과 같이, 본 발명의 제 2 실시예에 의하면, 상기 서술한 제 1 실시예의 효과에 더하여, 실리콘 웨이퍼의 표리 양면에 재배선이 가능해지기 때문에, 다품종으로 대응이 가능해진다. 또, 실리콘 웨이퍼가 유리판에 의해 지지되고 있기 때문에, 오버 몰드 공정까지 실리콘 웨이퍼의 휨이 억제된다는 효과가 있다. 또한, 실리콘 웨이퍼에 접착되는 보강용 부재로서는, 유리 이외의 재질의 것을 사용할 수도 있다.
도 10∼도 13 은, 본 발명의 제 3 실시예와 관련되는 반도체 패키지의 제조 공정을 나타내는 단면도이며, 도 2 의 A-A 방향의 단면에 대응한다. 이하, 본 발명의 제 2 실시예와 관련되는 제조 공정에 대해 설명한다. 또한, 본 실시예 에 있어서, 상기 서술한 제 1 및 제 2 실시예와 동일 또는 대응하는 구성 요소에 대해서는, 동일한 참조 부호를 붙이고, 중복된 설명은 생략한다.
우선, 도 10(3-1) 에 나타내는 바와 같이, 인터포저 형성용의 실리콘 웨이퍼 (312(W)) 의 내부에 관통 전극 (314) 을 복수 형성한다. 실리콘 웨이퍼 (312) 의 두께는 500-1000㎛ 정도이다. 관통 전극 (314) 의 상단은, 실리콘 웨이퍼 (312) 의 표면에 노출하고 있다. 실리콘 웨이퍼 (312) 의 표면에는, 배선층 (재배선, 318), 범프 배드 (316), 외부 단자 (319) 가 형성되어 있다. 또, 도시하지 않지만, 배선층 (318) 상 및, 관통 전극 (314) 이외의 부분의 표면 상에는 절연막이 형성되어 있다. 관통 전극의 깊이는, 20-100㎛ 로 할 수 있다.
관통 전극 (314) 의 재질로서는, Cu, Al, W, Au, Ag, PolySi 등을 사용할 수 있다. 또, 절연막으로서는, SiO2, SiN, 폴리이미드 등을 사용할 수 있다.
다음으로, 도 10(3-2) 에 나타내는 바와 같이, 접착제 (330) 를 통하여 유리판 (332) 을 실리콘 웨이퍼 (312) 의 외부 단자 (319) 측 표면에 접합한다. 유리판 (332) 은, 외경이 실리콘 웨이퍼 (312) 보다 500-2000㎛ 정도 크거나 동일한 직경이며, 두께가 500-1000㎛ 로 평면 정밀도가 양호한 것을 사용한다. 또, 접착제 (315) 의 두께로서는, 10-100㎛ 정도가 바람직하다.
다음으로, 도 10(3-3) 에 나타내는 바와 같이, 실리콘 웨이퍼 (312) 의 표면을 관통 전극 (314) 이 노출할 때까지 연삭한다. 그 후, 필요에 따라, 도 11(3-4) 에 나타내는 바와 같이, 소정의 위치에 재배선 (322) 과, 범프 (324) 를 형성한다. 게다가 관통 전극 (314) 이외의 부분의 표면 및, 재배선 (322) 상에는 절연층을 형성한다. 이 때, 실리콘 웨이퍼 (312) 의 두께는 20-100㎛ 가 된다.
다음으로, 도 11(3-5) 에 나타내는 바와 같이, 실리콘 웨이퍼 (312) 의 소정의 위치에 주지된 방법에 의해 반도체 칩 (100) 을 적층하여, 칩 적층체 (120) 를 성형한다. 칩 적층체 (120) 에 있어서, 각 반도체 칩 (100) 은 전기적으로 접속되어 있다.
다음으로, 도 12(3-6) 에 나타내는 바와 같이, 칩 적층체 (120) 의 측면으로 부터 언더필 수지 (323) 를 주입하고, 가열함으로써 경화시킨다. 혹은, 반도체 칩 (100) 을 적층하기 전에 반도체 칩 (100) 을 탑재하는 중앙 부근에 언더필 수지를 미리 공급해 두고, 반도체 칩 (100) 의 적층시에 가경화시켜, 일단씩 반도체 칩 (100) 을 적층, 수지 밀봉하는 방법을 채용할 수도 있다. 언더필 수지 (323) 로서는, 에폭시재와 실리카 (필러) 로 이루어지는 열경화 수지를 사용할 수 있다.
또한, 좁은 갭을 밀봉하기 위해서, 실리카를 혼입하지 않은 수지의 것을 사용할 수도 있다.
다음으로, 도 12(3-7) 에 나타내는 바와 같이, 실리콘 웨이퍼 (312) 의 표면 전체를 몰드 수지 (325) 로 일괄 오버 몰드한다. 오버 몰드는, 소정의 사이즈의 금형을 사용한 트랜스퍼 몰딩 방식으로 성형할 수 있다. 몰드 수지의 재료로서는, 에폭시 수지를 사용할 수 있다.
다음으로, 도 13(3-8) 에 나타내는 바와 같이, 유리판 (332) 및 접착제 (330) 를 실리콘 웨이퍼 (312) 에서 벗긴다. 그 후, 다이싱 라인을 따라 절단함으로써, 개편화된 복수의 반도체 패키지 (BGA) 가 완성된다. 완성된 반도체 패키지는, 머더보드 (실장 배선 기판) 상에 실장된다.
이상과 같이, 본 발명의 제 3 실시예에 의하면, 상기 서술한 제 1 및 제 2 실시예의 효과에 더하여, 접착제에 의해 패드가 오염되기 전에 미리 외부 단자 (319) 를 설치하고 있기 때문에, 인터포저와 외부 단자 (319) 와의 접속의 신뢰성이 향상한다.
이상, 본 발명에 대해 실시예를 이용하여 설명하였는데, 본 발명은 실시예의 범위에 한정되는 것이 아니고, 각 청구항에 기재된 기술적 사상의 범위 내에 있어서, 적절하게 설계 변경 가능한 것은 말할 필요도 없다.
본 발명에 의하면, 반도체 웨이퍼 상태의 인터포저에 복수의 반도체 칩을 적층함과 함께, 수지 몰드 후에 다이싱하기 때문에, 각 공정에서의 핸들링 및 작업성이 향상한다. 종래에는, 얇고 작은 인터포저를 취급해야 했기 때문에, 핸들링이 매우 곤란하였다.
수지 몰드 공정의 후 (다이싱의 직전) 에 반도체 웨이퍼를 박화함으로써, 연삭 공정에 있어서의 핸들링성이 향상한다.
한편, 반도체 웨이퍼에 보강용 기재를 접착함으로써, 기계적 강도가 높아지고, 더욱 핸들링성이 향상한다. 또, 보강용 기재에 접착된 반도체 웨이퍼를 박 화함으로써, 인터포저의 표리 양면에 배선층을 형성하는 것이 가능해진다.
반도체 웨이퍼의 보강용 기재와 접착하는 측의 면에 미리 실장용 외부 단자를 형성해 둠으로써, 외부 단자의 형성이 용이해진다. 즉, 잔존한 접착제 등의 이유에 의해 외부 단자의 형성이 곤란해지는 사태를 회피할 수 있다.

Claims (9)

  1. 복수의 반도체 칩을 관통 전극을 갖는 인터포저 상에 적층하여 이루어지는 반도체 패키지의 제조 방법으로서,
    인터포저용의 반도체 웨이퍼의 제 1 면에 상기 복수의 반도체 칩을 적층하고,
    상기 반도체 칩의 전체를 덮도록 몰드 수지를 형성하며,
    그 후, 상기 반도체 웨이퍼를 다이싱함으로써, 개편화 (個片化) 된 복수의 반도체 패키지를 성형하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수지 몰드 공정의 후에, 상기 반도체 웨이퍼의 상기 제 1 면과 반대의 제 2 면측으로부터 상기 반도체 웨이퍼를 연삭하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 복수의 반도체 칩을 상기 반도체 웨이퍼 상에 적층하기 전에, 상기 반도체 웨이퍼의 상기 제 1 면과 반대의 제 2 면에 보강용 기재를 접착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 보강용 기재는, 유리판인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 수지 몰드 공정의 후에, 상기 보강용 기재를 제거하여 상기 반도체 웨이퍼의 상기 제 2 면에 외부 단자를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 보강용 기재를 접착하기 전에, 상기 반도체 웨이퍼의 상기 제 2 면에 실장용 외부 단자를 형성해두는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 면에 상기 보강용 기재를 접착한 후, 상기 반도체 웨이퍼의 상기 제 1 면을 연삭하여,
    상기 반도체 웨이퍼의 연삭된 상기 제 1 면 상에 상기 복수의 반도체 칩을 적층하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 복수의 반도체 칩을 상기 반도체 웨이퍼 상에 적층하기 전에, 상기 제 1 면 상에 재배선층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 2 항에 있어서,
    상기 반도체 웨이퍼를 연삭하는 공정 후에, 상기 반도체 웨이퍼의 상기 제 2 면에 외부 단자를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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