TWI394240B - 免用凸塊之覆晶封裝構造及其中介板 - Google Patents

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免用凸塊之覆晶封裝構造及其中介板
本發明係有關於半導體裝置，特別係有關於一種免用凸塊之覆晶封裝構造及其中介板。
在早期的半導體封裝構造中，不同的元件有不同的個別作用，例如銲線具有電性連接晶片與基板之作用，黏晶材料只有固定晶片與基板的黏著作用。一種習知打線連接之半導體封裝構造如第1圖所示，一晶片110係藉由一黏晶材料130固定在一基板120上，黏晶材料130黏附該晶片110之背面與該基板120之上表面121，通常是選用晶粒貼附膜(Die Attached Film,DAF)，可同晶片尺寸並預先貼附至該晶片110，以防止污染到該基板120上的連接墊122。打線形成之銲線150電性連接在該晶片110之主動面111上的銲墊112與該連接墊122。另以一封膠體140密封該晶片110與該些銲線150。由於該些銲線150有一線弧高度，無法降低封裝厚度。又，該些連接墊122設於該基板120用以黏附該晶片110之區域之外，無法降低封裝構造之底面積(footprint)。故整體封裝構造之尺寸無法進一步微小化，不符合先進封裝技術之要求。
一種習知的先進封裝技術係採用晶片上有凸塊之覆晶接合，以縮小封裝尺寸。在第2圖中一種習知使用凸塊之覆晶封裝構造200的放大倍數是大於第1圖的放大倍數，當晶片210與晶片110的尺寸相同時，第2圖的覆晶封裝構造200的厚度與底面積將比第1圖的半導體封裝構造100的厚度與底面積更薄與更小。如第2圖所示，將晶片210之主動面211翻覆以接合至基板220。在晶片210之主動面211上必須設置複數個凸塊216，例如錫鉛銲球或是金凸塊，作為尺寸增加的晶片突出端點。為避免凸塊間短路與凸塊位移之電性連接失敗，該些凸塊216之間距應大於晶片210之銲墊212之間距，方可接合至基板220在其上表面221之連接墊222。因此，晶片210之主動面211除了形成有顯露銲墊212之絕緣性第一保護層213，還會形成有至少一層的重配置線路層(redistribution layer)214與至少一層的第二保護層215，以保護重配置線路層214。以上的重配置線路層214與第二保護層215皆是以半導體製程予以製造。因此，晶片210的成本遠高於裸晶粒。此外，在覆晶接合之後，晶片210與基板220之間會留下一微小的覆晶空隙，這會造成封膠體240的模流填入的困難以及應力集中在特定凸塊，特別是位在晶片角隅的凸塊，故尚需要填入一底部填充膠230。利用底部填充膠230的高流動性產生毛細作用，以填滿覆晶空隙。然，這會增加封裝製程步驟與複雜度，導致產出率降低。
本國專利公告編號423132揭示一種「無凸塊型覆晶構裝與製程方法」，使用具有複數個導電凸墊座之單(多)層結構的連結層來取代凸塊與底部填充膠，此具導電凸墊座結構之連接層為耐熱型、低熱膨脹係數且具黏著特性及彈性結構之軟質電性絕緣高分子聚合物材料所組配的。該連接層的頂部和底部為具黏著特性之同質或異質電性絕緣高分子聚合物，對晶片和基板均有相當程度的接著強度。將晶片、連接層與基板組合為三明治結構，運用熱壓製程技術，達到電性導通的接合行為。然而，連接層的金屬連結層係直接形成於連接層的核心層(即電性絕緣材料承載主體)的表面，為浮凸的型態，隨即覆以黏著層(即接著劑)在由核心層與金屬連結層構成之凹凸表面，而使金屬連結層嵌埋於黏著層，故形成在凹凸表面的黏著層厚度必須遠大於金屬連結層的厚度，否則容易發生晶片主動面不當壓觸至金屬連結層的短路風險。因此，連接層的厚度將大於既有的覆晶空隙，此一覆晶封裝構造的整體厚度亦無法有效降低。此外，在三明治結構的熱壓製程是使連接層同時黏附晶片與基板，連接層的導電凸墊座不易準確對準至晶片之銲墊。
為了解決上述之問題，本發明之主要目的係在於一種免用凸塊之覆晶封裝構造及其中介板，取代習知凸塊與晶片上重配置線路層、取代習知黏晶材料、取代習知底部填充膠與間隔維持物，並使中介板之表面黏著層有一致薄化的厚度且不會有其圖案化金屬層與晶片主動面短路的風險，並進一步降低封裝厚度與晶片成本。
本發明之次一目的係在於提供一種免用凸塊之覆晶封裝構造及其中介板，中介板可以達到先貼附於晶片主動面、再貼附至基板、後經一次迴焊之功效，避免習知以三明治結構熱壓造成對不準晶片銲墊之問題。
本發明之再一目的係在於提供一種免用凸塊之覆晶封裝構造及其中介板，該中介板具有結構補強之作用，可先將貼附至晶片再作晶圓薄化，以避免在薄化時晶片的碎裂。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種免用凸塊之覆晶封裝構造，主要包含一晶片、一基板以及一中介板。該晶片係具有複數個在一主動面上之銲墊。該基板係具有一上表面以及複數個在該上表面之連接墊，其中該些連接墊之間距係大於該些銲墊之間距。該中介板設置於該晶片與該基板之間，用以電性連接該晶片與該基板、黏著該晶片以及填充與維持在該晶片與該基板之間的間隙，該中介板係包含一具有導通孔之核心層、一在該核心層上之第一圖案化金屬層、一與該第一圖案化金屬層同層之一第一絕緣層、一在該第一絕緣層與該第一圖案化金屬層上之第一黏著層、一在該核心層下之第二圖案化金屬層、一與該第二圖案化金屬層同層之一第二絕緣層、一在該第二絕緣層與該第二圖案化金屬層下之第二黏著層，其中該第一圖案化金屬層與該第二圖案化金屬層係藉由該些導通孔相互電性連接，該第一絕緣層與該第二絕緣層之設置係避免該第一圖案化金屬層與該第二圖案化金屬層突出地嵌入對應之該第一黏著層與該第二黏著層。其中，該第一黏著層係黏附至該晶片之該主動面，並使該第一圖案化金屬層電性連接該晶片之該些銲墊，該第二黏著層係黏附至該基板之該上表面，並使該第二圖案化金屬層電性連接該基板之該些連接墊。本發明另揭示該覆晶封裝構造之中介板。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述的免用凸塊之覆晶封裝構造中，該第一圖案化金屬層係可包含複數個第一轉接墊，其表面設有第一銲料，用以焊接該些銲墊，並且該第二圖案化金屬層係可包含複數個第二轉接墊，其表面設有第二銲料，用以焊接該些連接墊。
在前述的免用凸塊之覆晶封裝構造中，該第一銲料與該第二銲料係可具有相同的熔點，其係高於該第一黏著層與該第二黏著層之黏性活化溫度。
在前述的免用凸塊之覆晶封裝構造中，該晶片係可為不具有凸塊與重配置線路層之裸晶粒，該晶片之主動面係形成有一保護層，該第一黏著層係黏著至該保護層。
在前述的免用凸塊之覆晶封裝構造中，該晶片係可被薄化，以使該晶片之厚度係略小於該中介板之厚度。
在前述的免用凸塊之覆晶封裝構造中，該第一絕緣層與該第二絕緣層之厚度係可分別等於該第一圖案化金屬層與該第二圖案化金屬層之厚度。
在前述的免用凸塊之覆晶封裝構造中，可另包含一封膠體，係形成於該基板之該上表面，以密封該晶片與該中介板。
由以上技術方案可以看出，本發明之免用凸塊之覆晶封裝構造及其中介板，有以下優點與功效：
一、可藉由中介板的多層結構作為其中一技術手段，使圖案化金屬層不會突出地嵌入表面黏著層，取代習知凸塊與晶片上重配置線路層、取代習知黏晶材料、取代習知底部填充膠與間隔維持物，並使中介板之表面黏著層有一致薄化的厚度且不會有其圖案化金屬層與晶片主動面短路的風險，並進一步降低封裝厚度與晶片成本。
二、可藉由中介板的多層結構作為其中一技術手段，使圖案化金屬層不會突出地嵌入表面黏著層，以使表面黏著層可一致薄化，中介板可以達到先貼附於晶片主動面、再貼附至基板、後經一次迴焊之功效，避免習知以三明治結構熱壓造成對不準晶片銲墊之問題。
三、可藉由可藉由中介板的多層結構及貼附至晶片作為其中一技術手段，該晶片係可被薄化，以使該晶片之厚度係略小於該中介板之厚度，該中介板具有結構補強之作用，可先將貼附至晶片再作晶圓薄化，以避免在薄化時晶片的碎裂。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一較佳具體實施例，一種免用凸塊之覆晶封裝構造舉例說明於第3圖之截面示意圖。該覆晶封裝構造300，主要包含一晶片310、一基板320以及一中介板330。第4圖為該中介板330之截面示意圖。第5圖為該中介板330在導通孔331A之局部截面放大示意圖。第6圖為該晶片310之主動面示意圖。第7圖為該基板320之上表面示意圖。其中，該中介板330係設置於該晶片310與該基板320之間，用以電性連接該晶片310與該基板320，以取代習知凸塊與晶片上重配置線路層、黏著該晶片310，以取代習知黏晶材料以及填充與維持在該晶片310與該基板320之間的間隙，以取代習知底部填充膠與間隔維持物。
本發明之主要特徵在於該中介板330的特定多層結構。如第4及5圖所示，該中介板330係包含一具有導通孔331A之核心層331、一在該核心層331上之第一圖案化金屬層332、一與該第一圖案化金屬層332同層之一第一絕緣層333、一在該第一絕緣層333上之第一黏著層334、一在該核心層331下之第二圖案化金屬層335、一與該第二圖案化金屬層335同層之一第二絕緣層336、一在該第二絕緣層336下之第二黏著層337。該核心層331係為一種介電材料，例如PET或PI軟片式薄膜，或可為BT樹脂，或是玻璃纖維含浸樹脂。該些導通孔331A係貫穿該核心層331，孔內可電鍍銅或是填入導電材料。該第一圖案化金屬層332與該第二圖案化金屬層335係為經選擇性蝕刻或選擇性電鍍形成之銅層或其他金屬層。該第一絕緣層333與該第二絕緣層336之材質可為聚亞醯胺(PI)，可利用薄膜印刷技術形成，以填滿對應該第一圖案化金屬層332與該第二圖案化金屬層335之間的圖案空隙，以使該第一圖案化金屬層332與該第二圖案化金屬層335不為浮凸之型態，以提供黏著層的平坦形成表面。該第一黏著層334與該第二黏著層337係可為具有黏性之環氧樹脂。
其中，該第一圖案化金屬層332與該第二圖案化金屬層335係藉由該些導通孔331A相互電性連接，該第一絕緣層333與該第二絕緣層336之設置係避免該第一圖案化金屬層332與該第二圖案化金屬層335突出地嵌入對應之該第一黏著層334與該第二黏著層337。較佳地，該第一絕緣層333與該第二絕緣層336之厚度係可分別等於該第一圖案化金屬層332與該第二圖案化金屬層335之厚度，故能以該些黏著層334與337作為該中介板330之厚度一致之阻焊層，以達到薄化效果。
如第3及6圖所示，該晶片310係具有複數個在一主動面311上之銲墊312。較佳地，利用該中介板330的高效率多元件取代特性，該晶片310係可為不具有凸塊與重配置線路層之裸晶粒，該晶片310之主動面311係形成有一保護層313。該晶片310不需要設置凸塊、重配置線路層及其它保護層，故具有低晶片成本之功效。在本實施例中，該些銲墊312係為中央排列(如第6圖所示)。較佳地，該中介板330具有結構補強之作用，該晶片310係可被薄化，以使該晶片310之厚度係略小於該中介板330之厚度，可先將該中介板330貼附至該晶片310再作晶圓薄化，以避免在薄化時該晶片310的碎裂。
如第3及7圖所示，該基板320係具有一上表面321以及複數個在該上表面321之連接墊322，其中該些連接墊322之間距係大於該些銲墊312之間距。該基板320係可為一印刷電路板，以供無凸塊之覆晶接合。
再如第3圖所示，該第一黏著層334係黏附至該晶片310之該主動面311，並使該第一圖案化金屬層332電性連接該晶片310之該些銲墊312，該第二黏著層337係黏附至該基板320之該上表面321，並使該第二圖案化金屬層335電性連接該基板320之該些連接墊322。在一較佳實施例中，由於該晶片310可為裸晶粒，該第一黏著層334係直接黏著至該保護層313。
以下進一步說明該中介板330電性連接該晶片310與該基板320之技術手段。該第一圖案化金屬層332係可包含複數個第一轉接墊332A，其表面設有第一銲料338，用以焊接該些銲墊312，並且該第二圖案化金屬層335係包含複數個第二轉接墊335A，其表面設有第二銲料339，用以焊接該些連接墊322。藉由該第一絕緣層333與該第二絕緣層336之設置係更可避免銲料擴散污染至對應圖案化金屬層332或335之空隙。尤佳地，該第一銲料338與該第二銲料339係可具有相同的熔點，其係高於該第一黏著層334與該第二黏著層337之黏性活化溫度。藉以實現該中介板330先貼附於該晶片310之主動面311、再貼附至該基板320之上表面321、後經一次迴焊達到電性連接之功效，避免習知以三明治結構熱壓造成對不準晶片銲墊之問題。
更具體地，該覆晶封裝構造300係可另包含一封膠體340，係形成於該基板320之該上表面321，以密封該晶片310與該中介板330。
因此，本發明之覆晶封裝構造300係可藉由該中介板330的多層結構作為其中一技術手段，使該些圖案化金屬層332、335不會突出地嵌入表面黏著層334、337，取代習知凸塊與晶片上重配置線路層、取代習知黏晶材料、取代習知底部填充膠與間隔維持物，並使該中介板330之表面黏著層334、337有一致薄化的厚度且不會有其圖案化金屬層332、335與晶片主動面311短路的風險，並進一步降低封裝厚度與晶片成本。
一種免用凸塊之覆晶封裝構造之細部製造流程詳細如後。
如第8A圖所示，提供該晶片310，可為一裸晶粒。在該步驟中，該晶片310係一體形成於一晶圓。如第8B圖所示，該中介板330往該晶片310壓合。如第8C圖所示，該中介板330貼附至該晶片310，以使該中介板330之第一黏著層334係黏附至該晶片310之主動面313。可利用高準度之覆晶接合機實現該第一轉接墊332A對準該銲墊312。在該步驟中，該第一銲料338尚可不需要以迴焊方式焊接至該銲墊312。另可實施一晶圓薄化步驟，以降低該晶片310之厚度，在該中介板330之結構補強之作用下，該晶片310可得到滿意的薄化厚度(約數密耳)。再經晶圓切割之後，已貼附有該中介板330之該晶片310呈單體化分離。如第8D圖所示，該晶片310往該基板320壓合。如第8E圖所示，利用該中介板330之第二黏著層337係黏附至該基板320之該上表面321。可利用低準度之覆晶接合機或表面接合機實現該第二轉接墊335A對準該連接墊322。在該步驟中，該第二銲料339尚可不需要以迴焊方式焊接至該連接墊322。之後，實施一迴焊步驟，以使該第二銲料339焊接該第二轉接墊335A與該連接墊322，並使該第一銲料338焊接該第一轉接墊332A與該銲墊312，達到該晶片310與該基板320之電性連接。最後，以模封或已知封膠技術，使封膠體形成於該基板320上，以密封該晶片310與該中介板330，以製造如第3圖所示之免用凸塊之覆晶封裝構造。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
100．．．習知打線連接之半導體封裝構造
110．．．晶片
111．．．主動面
112．．．銲墊
120．．．基板
121．．．上表面
122．．．連接墊
130．．．黏晶材料
140．．．封膠體
150．．．銲線
200．．．習知使用凸塊之覆晶封裝構造
210．．．晶片
211．．．主動面
212．．．銲墊
213．．．第一保護層
214．．．重配置線路層
215．．．第二保護層
216．．．凸塊
220．．．基板
221．．．上表面
222．．．連接墊
230．．．底部填充膠
240．．．封膠體
300．．．免用凸塊之覆晶封裝構造
310．．．晶片
311．．．主動面
312．．．銲墊
313．．．保護層
320．．．基板
321．．．上表面
322．．．連接墊
330．．．中介板
331．．．核心層
331A．．．導通孔
332．．．第一圖案化金屬層
332A．．．第一轉接墊
333．．．第一絕緣層
334．．．第一黏著層
335．．．第二圖案化金屬層
335A．．．第二轉接墊
336．．．第二絕緣層
337．．．第二黏著層
338．．．第一銲料
339．．．第二銲料
340．．．封膠體
第1圖：為一種習知打線連接之半導體封裝構造之截面示意圖。
第2圖：為一種習知使用凸塊之覆晶封裝構造之截面示意圖。
第3圖：依據本發明之一具體實施例，一種免用凸塊之覆晶封裝構造之截面示意圖。
第4圖：依據本發明之一具體實施例，一種免用凸塊之覆晶封裝構造之中介板之截面示意圖。
第5圖：依據本發明之一具體實施例，一種免用凸塊之覆晶封裝構造之中介板在導通孔之局部截面放大示意圖。
第6圖：依據本發明之一具體實施例，該覆晶封裝構造之晶片主動面示意圖。
第7圖：依據本發明之一具體實施例，該覆晶封裝構造之基板上表面示意圖。
第8A至8E圖：依據本發明之一具體實施例，一種免用凸塊之覆晶封裝構造在製程中之截面示意圖。
300．．．免用凸塊之覆晶封裝構造
310．．．晶片
311．．．主動面
312．．．銲墊
313．．．保護層
320．．．基板
321．．．上表面
322．．．連接墊
330．．．中介板
331．．．核心層
331A．．．導通孔
332．．．第一圖案化金屬層
333．．．第一絕緣層
334．．．第一黏著層
335．．．第二圖案化金屬層
336．．．第二絕緣層
337．．．第二黏著層
340．．．封膠體

Claims (11)

  1. 一種免用凸塊之覆晶封裝構造，包含：一晶片，係具有複數個在一主動面上之銲墊；一基板，係具有一上表面以及複數個在該上表面之連接墊，其中該些連接墊之間距係大於該些銲墊之間距；以及一中介板，設置於該晶片與該基板之間，用以電性連接該晶片與該基板、黏著該晶片以及填充與維持在該晶片與該基板之間的間隙，該中介板係包含一具有導通孔之核心層、一在該核心層上之第一圖案化金屬層、一與該第一圖案化金屬層同層之一第一絕緣層、一在該第一絕緣層與該第一圖案化金屬層上之第一黏著層、一在該核心層下之第二圖案化金屬層、一與該第二圖案化金屬層同層之一第二絕緣層、一在該第二絕緣層與該第二圖案化金屬層下之第二黏著層，其中該第一圖案化金屬層與該第二圖案化金屬層係藉由該些導通孔相互電性連接，該第一絕緣層與該第二絕緣層之設置係避免該第一圖案化金屬層與該第二圖案化金屬層突出地嵌入對應之該第一黏著層與該第二黏著層；其中，該第一黏著層係黏附至該晶片之該主動面，並使該第一圖案化金屬層電性連接該晶片之該些銲墊，該第二黏著層係黏附至該基板之該上表面，並使該第二圖案化金屬層電性連接該基板之該些連接墊。
  2. 根據申請專利範圍第1項之免用凸塊之覆晶封裝構造，其中該第一圖案化金屬層係包含複數個第一轉接墊，其表面設有第一銲料，用以焊接該些銲墊，並且該第二圖案化金屬層係包含複數個第二轉接墊，其表面設有第二銲料，用以焊接該些連接墊。
  3. 根據申請專利範圍第2項之免用凸塊之覆晶封裝構造，其中該第一銲料與該第二銲料係具有相同的熔點，其係高於該第一黏著層與該第二黏著層之黏性活化溫度。
  4. 根據申請專利範圍第1項之免用凸塊之覆晶封裝構造，其中該晶片係為不具有凸塊與重配置線路層之裸晶粒，該晶片之主動面係形成有一保護層，該第一黏著層係黏著至該保護層。
  5. 根據申請專利範圍第1項之免用凸塊之覆晶封裝構造，其中該晶片係被薄化，以使該晶片之厚度係略小於該中介板之厚度。
  6. 根據申請專利範圍第1項之免用凸塊之覆晶封裝構造，其中該第一絕緣層與該第二絕緣層之厚度分別等於該第一圖案化金屬層與該第二圖案化金屬層之厚度。
  7. 根據申請專利範圍第1項之免用凸塊之覆晶封裝構造，另包含一封膠體，係形成於該基板之該上表面，以密封該晶片與該中介板。
  8. 一種免用凸塊之覆晶封裝構造之中介板，用以設置於一晶片與一基板之間，該中介板係包含一具有導通孔之核心層、一在該核心層上之第一圖案化金屬層、一與該第一圖案化金屬層同層之一第一絕緣層、一在該第一絕緣層與該第一圖案化金屬層上之第一黏著層、一在該核心層下之第二圖案化金屬層、一與該第二圖案化金屬層同層之一第二絕緣層、一在該第二絕緣層與該第二圖案化金屬層下之第二黏著層，其中該第一圖案化金屬層與該第二圖案化金屬層係藉由該些導通孔相互電性連接，該第一絕緣層與該第二絕緣層之設置係避免該第一圖案化金屬層與該第二圖案化金屬層突出地嵌入對應之該第一黏著層與該第二黏著層，其中，該第一黏著層用以黏附至該晶片之一主動面，並使該第一圖案化金屬層電性連接至該晶片，該第二黏著層係用以黏附至該基板之該上表面，並使該第二圖案化金屬層電性連接至該基板。
  9. 根據申請專利範圍第8項之免用凸塊之覆晶封裝構造之中介板，其中該第一圖案化金屬層係包含複數個第一轉接墊，其表面設有第一銲料，用以焊接該晶片之複數個銲墊，並且該第二圖案化金屬層係包含複數個第二轉接墊，其表面設有第二銲料，用以焊接該基板之複數個連接墊。
  10. 根據申請專利範圍第8項之免用凸塊之覆晶封裝構造之中介板，其中該第一銲料與該第二銲料係具有相同的熔點，其係高於該第一黏著層與該第二黏著層之黏性活化溫度。
  11. 根據申請專利範圍第8項之免用凸塊之覆晶封裝構造之中介板，其中該第一絕緣層與該第二絕緣層之厚度分別等於該第一圖案化金屬層與該第二圖案化金屬層之厚度。
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* Cited by examiner, † Cited by third party
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WO2013065287A1 (ja) * 2011-11-01 2013-05-10 住友ベークライト株式会社 半導体パッケージの製造方法
WO2020093228A1 (en) * 2018-11-06 2020-05-14 Shenzhen Xpectvision Technology Co., Ltd. Packaging methods of semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW423132B (en) * 1999-07-27 2001-02-21 Ind Tech Res Inst Bumpless flip chip package and method for fabricating
TWI295097B (en) * 2006-03-30 2008-03-21 Chipmos Technologies Inc Multi-layer wiring tape for chip-on-film packages
TWM345344U (en) * 2008-07-07 2008-11-21 Powertech Technology Inc Flip-chip packaging structure with non-array bump
TWI315572B (en) * 2006-10-14 2009-10-01 Chipmos Technologies Inc Chip-on-film package to prevent voids resulted from film collapse

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW423132B (en) * 1999-07-27 2001-02-21 Ind Tech Res Inst Bumpless flip chip package and method for fabricating
TWI295097B (en) * 2006-03-30 2008-03-21 Chipmos Technologies Inc Multi-layer wiring tape for chip-on-film packages
TWI315572B (en) * 2006-10-14 2009-10-01 Chipmos Technologies Inc Chip-on-film package to prevent voids resulted from film collapse
TWM345344U (en) * 2008-07-07 2008-11-21 Powertech Technology Inc Flip-chip packaging structure with non-array bump

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