JP2005236245A - 半導体装置およびその製造方法、半導体チップおよびその製造方法、並びに電子機器 - Google Patents
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Abstract
【課題】 半導体の実装において、半導体チップと外部基板、あるいは半導体チップ同士の接続を良好にできる半導体装置を提供する。
【解決手段】 半導体チップ４０に第一端子１２ａを形成するとともに、その先端に小さな形状の第二端子１２ｂを形成して、第二端子１２ｂと外部端子とを接触するように配置し、両者を導電材料（半田）５を介して電気的に接続する。
【選択図】 図１５
【解決手段】 半導体チップ４０に第一端子１２ａを形成するとともに、その先端に小さな形状の第二端子１２ｂを形成して、第二端子１２ｂと外部端子とを接触するように配置し、両者を導電材料（半田）５を介して電気的に接続する。
【選択図】 図１５
Description
本発明は、半導体装置およびその製造方法、半導体チップおよびその製造方法、並びに電子機器に関する。
近年、携帯性を有する電子機器の普及により、機器のさらなる小型化・薄型化・軽量化が要求されている。これらの機器の内部に使用される半導体装置をはじめとする電子部品についても同様の要求がなされ、電子部品の小型化・高密度実装化への取り組みがなされている。例えば半導体装置においては、半導体チップと同等な実装面積となるパッケージを実現するＣＳＰ（Chip Scale Package）や、半導体チップを積層して高密度実装を実現する三次元実装技術（例えば、特許文献１参照）が案出されている。
また一方で、半導体チップにおいては、回路の高集積化に伴い電極パッド間のピッチの微細化が進んでいる。このように、半導体装置としての小型化を進めるにあたって、微細となった端子間の接続を確実にできる高密度実装技術が不可欠となっている。
特開２００２−５０７３８号公報
また一方で、半導体チップにおいては、回路の高集積化に伴い電極パッド間のピッチの微細化が進んでいる。このように、半導体装置としての小型化を進めるにあたって、微細となった端子間の接続を確実にできる高密度実装技術が不可欠となっている。
以上のように、半導体チップの高集積化に伴って電極パッド間のピッチが狭くなり、半導体チップと外部基板あるいは半導体チップ同士との接続が難しくなってきている。さらに、このような半導体チップ同士を順次積層する場合にも同様に、半導体チップと外部基板あるいは半導体チップ同士の接続が困難なことが理解される。
通常に行われる半導体装置の導電材料（半田や導電ペーストなど）による、半導体チップと外部基板、あるいは半導体チップ同士の電気的接続においては、隣接する端子間への導電材料のはみ出しや、そのはみ出しによるによる端子間ショ−ト、また、導電材料の供給過不足から生じる接合強度の低下という問題を抱えている。このことは、半導体装置としての信頼性を低下させる要因にもつながる大きな問題である。さらに、その半導体チップの実装工程においては、上記のような問題を低減するために、加工条件管理が厳しくなるという課題があった。
通常に行われる半導体装置の導電材料（半田や導電ペーストなど）による、半導体チップと外部基板、あるいは半導体チップ同士の電気的接続においては、隣接する端子間への導電材料のはみ出しや、そのはみ出しによるによる端子間ショ−ト、また、導電材料の供給過不足から生じる接合強度の低下という問題を抱えている。このことは、半導体装置としての信頼性を低下させる要因にもつながる大きな問題である。さらに、その半導体チップの実装工程においては、上記のような問題を低減するために、加工条件管理が厳しくなるという課題があった。
本発明は、上記従来技術の問題点に鑑み成されたものであって、半導体チップと外部基板あるいは半導体チップ同士との電気的接続を良好にでき、しかも信頼性を確保できる半導体装置およびその製造方法、半導体チップおよびその製造方法、並びに電子機器を提供することを目的としている。
本発明は、上記目的を達成するために本発明の半導体装置は、半導体チップ本体と端子とが備えられた半導体チップを少なくとも一つ有し、前記半導体チップが他の半導体チップもしくは基板と接続された半導体装置であって、半導体チップには、半導体チップ本体と、複数の第一端子と、前記第一端子の先端に設けられ前記第一端子の断面積より小さい断面積をもつ第二端子と、を備えてなり、前記第一端子および前記第二端子が、他の半導体チップに設けられた端子あるいは基板に設けられた端子に導電材料を介して電気的に接続されていることを特徴としている。
この半導体装置によれば、半導体チップの第一端子先端に前記第一端子の断面積より小さい断面積をもつ第二端子を形成したことにより、半導体チップを実装する際、第一端子と他の半導体チップあるいは基板の端子（外部端子）間のギャップ量を保持できることになる。つまり、第二端子は第一端子よりも小さい断面積をもっているので、半導体チップを搭載した状態では、当該半導体チップの第一端子と他の半導体チップあるいは基板の端子との間で、第二端子の周囲に空間（スペース）ができる。この空間が導電材料（半田や導電ペーストなど）を収容、保持する保持部となる。
なお、第二端子の長さは半導体チップ内で均一にした場合、実装時には、第二端子と外部端子を接触させるだけで複数の第一端子と外部端子間で均一なギャップ量が設定できる。
なお、上記半導体チップの第一端子の断面積というのは、第二端子を直接形成している部分の断面積のことである。
なお、第二端子の長さは半導体チップ内で均一にした場合、実装時には、第二端子と外部端子を接触させるだけで複数の第一端子と外部端子間で均一なギャップ量が設定できる。
なお、上記半導体チップの第一端子の断面積というのは、第二端子を直接形成している部分の断面積のことである。
このように、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。このため、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、接合強度および信頼性の面からも効果が大きい。
以上のことから、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
以上のことから、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
また、前記半導体装置においては、前記第一端子は半導体チップの表面から裏面へ貫通する貫通電極とし、前記第一端子の少なくとも片側先端に前記第二端子を形成してもよい。
このようにすれば、半導体チップの能動面を基板に対して上側・下側のどちら側でも実装が可能となり、設計上の自由度が増す。また、半導体チップを積層してなる三次元実装の形態をとる半導体装置においても実施が可能となる。
このようにすれば、半導体チップの能動面を基板に対して上側・下側のどちら側でも実装が可能となり、設計上の自由度が増す。また、半導体チップを積層してなる三次元実装の形態をとる半導体装置においても実施が可能となる。
また、前記半導体装置においては、前記第二端子は他の前記半導体チップに設けられた前記端子あるいは前記基板に設けられた前記端子の断面積よりも小さくすることが望ましい。
このようにすれば、半導体チップの第一端子先端部に設けられた第二端子の断面積より他の前記半導体チップに設けられた前記端子あるいは前記基板に設けられた前記端子の断面積を小さくすることにより、上記他の半導体チップに設けられた端子あるいは基板に設けられた端子の実装面に空間（スペース）ができる。この空間が導電材料（半田や導電ペーストなど）を収容、保持する保持部となる。
このようにすれば、半導体チップの第一端子先端部に設けられた第二端子の断面積より他の前記半導体チップに設けられた前記端子あるいは前記基板に設けられた前記端子の断面積を小さくすることにより、上記他の半導体チップに設けられた端子あるいは基板に設けられた端子の実装面に空間（スペース）ができる。この空間が導電材料（半田や導電ペーストなど）を収容、保持する保持部となる。
このように、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。このため、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、せん断強度および接続信頼性の面からも効果が大きい。
以上のことから、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
以上のことから、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
また、前記半導体装置においては、基板上に複数の半導体チップを積層することができる。
このようにすれば、半導体チップの三次元実装においても、端子間の接合強度が良好でさらに、信頼性の優れた半導体装置を提供できる。
このようにすれば、半導体チップの三次元実装においても、端子間の接合強度が良好でさらに、信頼性の優れた半導体装置を提供できる。
また、前記半導体装置において、導電材料は半田であることを特徴とする。
このようにすれば、端子間の接合では良好なフィレットを形成することができ、接合強度が強く、信頼性が高い半導体装置を提供できる。なお、ここで言う半田は鉛フリーの半田を含むものである。
このようにすれば、端子間の接合では良好なフィレットを形成することができ、接合強度が強く、信頼性が高い半導体装置を提供できる。なお、ここで言う半田は鉛フリーの半田を含むものである。
また、半導体装置の製造方法としては、半導体チップ本体に第一端子を複数形成するとともに、前記第一端子の先端に前記第一端子の断面積より小さい断面積をもつ第二端子を形成することにより半導体チップを作製し、前記第一端子および前記第二端子と、他の半導体チップに設けられた端子あるいは基板に設けられた端子とを導電材料を介して電気的に接続することを特徴とする。
このようにすれば、半導体チップの実装時には、半導体チップの第二端子と外部端子を接触させるだけで、複数の第一端子と外部端子間で均一なギャップ量が設定でき、半導体チップ実装時における導電材料（半田や導電ペーストなど）の保持部を形成できる。
このように、半導体チップの実装の際、端子からの導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、接合強度および信頼性の確保ができる。
以上のことから、この半導体の製造方法によれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
このように、半導体チップの実装の際、端子からの導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、接合強度および信頼性の確保ができる。
以上のことから、この半導体の製造方法によれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
また、半導体チップとしては、半導体チップ本体と、前記半導体チップに形成された複数の第一端子と、前記第一端子の先端に設けられ前記第一端子の断面積より小さい断面積をもつ第二端子と、を有してなることを特徴とする。
このようにすれば、半導体チップを実装する際、半導体チップの第二端子と外部端子を接触させるだけで、複数の第一端子と外部端子間で均一なギャップ量が設定できる。
つまり、第二端子は第一端子よりも小さい断面積をもっているので、半導体チップを搭載した状態では、当該半導体チップの第一端子と他の半導体チップあるいは基板の端子との間で、第二端子の周囲に空間（スペース）ができる。この空間が導電材料（半田や導電ペーストなど）を収容、保持される保持部となる。
このように、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。このため、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、接合強度および信頼性の面からも効果が大きい。
以上のことから、この半導体チップによれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
このようにすれば、半導体チップを実装する際、半導体チップの第二端子と外部端子を接触させるだけで、複数の第一端子と外部端子間で均一なギャップ量が設定できる。
つまり、第二端子は第一端子よりも小さい断面積をもっているので、半導体チップを搭載した状態では、当該半導体チップの第一端子と他の半導体チップあるいは基板の端子との間で、第二端子の周囲に空間（スペース）ができる。この空間が導電材料（半田や導電ペーストなど）を収容、保持される保持部となる。
このように、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。このため、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができる。特に、本発明は電極パッド間のピッチが微細化された半導体チップの実装には有効であり、接合強度および信頼性の面からも効果が大きい。
以上のことから、この半導体チップによれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
また、前記半導体チップとしては、前記第一端子は半導体チップの表面から裏面へ貫通する貫通電極であり、前記第一端子の少なくとも片側先端に前記第二端子が形成されたことを特徴とする。
このようにすれば、半導体チップの能動面を基板に対して上側・下側のどちら側でも実装が可能となり、設計上の自由度が増す。また、半導体チップを積層してなる三次元実装の形態をとる半導体装置においても実装が可能となる半導体チップを提供できる。
このようにすれば、半導体チップの能動面を基板に対して上側・下側のどちら側でも実装が可能となり、設計上の自由度が増す。また、半導体チップを積層してなる三次元実装の形態をとる半導体装置においても実装が可能となる半導体チップを提供できる。
また、前記半導体チップとしては、前記第二端子には半田めっきが施されていることを特徴とする。
このようにすれば、半田めっきにより半導体チップの第二端子への半田供給量が調整でき、最適な半田量で半導体チップの実装が可能となる。
このようにすれば、半田めっきにより半導体チップの第二端子への半田供給量が調整でき、最適な半田量で半導体チップの実装が可能となる。
また、半導体チップの製造方法としては、半導体チップ本体に第一端子を複数形成するとともに、前記第一端子の先端に前記第一端子の断面積より小さい断面積をもつ第二端子を形成することを特徴とする。
このように、半導体チップの実装の際、端子からの導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができ、接合強度および信頼性の確保ができる。
以上のことから、この半導体の製造方法によれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
このように、半導体チップの実装の際、端子からの導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、良好なフィレットを形成することができ、接合強度および信頼性の確保ができる。
以上のことから、この半導体の製造方法によれば、端子間の接合強度が確保でき、信頼性についても良好な半導体装置を提供することができる。また、導電材料の供給に対して余裕ができるため加工条件を厳しく管理しなくても実装が可能となる。
また、本発明の電子機器は、前記半導体装置を備えたことを特徴とする。
この電子機器によれば、小型化が図られたものになり、配線接続の信頼性も高い電子機器を提供できる。
この電子機器によれば、小型化が図られたものになり、配線接続の信頼性も高い電子機器を提供できる。
以下、図面を参照しながら本発明の実施形態について説明をする。なお、以下の全ての図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材の縮尺は実際のものと異なるように表している。
（第一の実施形態）
図１は、本発明における第一の実施形態である半導体装置を示す概略断面図である。基板１には半導体チップ１０が実装されている。半導体チップ１０は半導体チップ本体１１と複数形成された端子１２からなり、端子１２は半導体チップ１０を貫通するように形成されている。また、端子１２は、第一端子１２ａと前記第一端子の先端に設けられた第二端子１２ｂから構成されている。端子１２の第二端子１２ｂは、半導体チップ１０の能動面１８側に突出するように形成されている。そして、図示していないが、端子１２は半導体チップ１０の他の辺にも形成されている。また、端子１２は導電材料（例えば銅）で形成されている。なお、第二端子１２ｂの長さは半導体チップ内で均一に作られている。
半導体チップ１０は能動面１８側を下にして、半導体チップ１０の第二端子１２ｂと基板１に形成された端子２を接触させるように実装されている。基板１の端子２と半導体チップ１０の第一端子１２ａの間にはギャップが形成され、この端子間に半田５が供給されている。このギャップには半田５が保持され、第一端子１２ａおよび第二端子１２ｂが半田５を介して、基板１の端子２と電気的に接続される。また、半田５は表面が凹面となるフィレットを形成している。
図１は、本発明における第一の実施形態である半導体装置を示す概略断面図である。基板１には半導体チップ１０が実装されている。半導体チップ１０は半導体チップ本体１１と複数形成された端子１２からなり、端子１２は半導体チップ１０を貫通するように形成されている。また、端子１２は、第一端子１２ａと前記第一端子の先端に設けられた第二端子１２ｂから構成されている。端子１２の第二端子１２ｂは、半導体チップ１０の能動面１８側に突出するように形成されている。そして、図示していないが、端子１２は半導体チップ１０の他の辺にも形成されている。また、端子１２は導電材料（例えば銅）で形成されている。なお、第二端子１２ｂの長さは半導体チップ内で均一に作られている。
半導体チップ１０は能動面１８側を下にして、半導体チップ１０の第二端子１２ｂと基板１に形成された端子２を接触させるように実装されている。基板１の端子２と半導体チップ１０の第一端子１２ａの間にはギャップが形成され、この端子間に半田５が供給されている。このギャップには半田５が保持され、第一端子１２ａおよび第二端子１２ｂが半田５を介して、基板１の端子２と電気的に接続される。また、半田５は表面が凹面となるフィレットを形成している。
次に、半導体チップ１０の端子１２について詳しく説明する。図２は、本来ならこの端子の部分は半導体チップ内に形成しているため取り出すことはできないが、この端子１２を説明するために、便宜上、端子１２のみを取り出して図示をしている。
端子１２は第一端子１２ａと第二端子１２ｂから構成され、両者は一体に形成されている。さらに、第一端子１２ａはポスト部１３、プラグ部１５からなり、それぞれ円柱体を同軸状に積み重ねて形成されている。第二端子１２ｂも同様に円柱体形状をなし、第一端子１２ａのポスト部１３に同軸状に積み重ねたように形成されている。
端子１２は第一端子１２ａと第二端子１２ｂから構成され、両者は一体に形成されている。さらに、第一端子１２ａはポスト部１３、プラグ部１５からなり、それぞれ円柱体を同軸状に積み重ねて形成されている。第二端子１２ｂも同様に円柱体形状をなし、第一端子１２ａのポスト部１３に同軸状に積み重ねたように形成されている。
ポスト部１３は、半導体チップの実装の際、半田などの導電材料を保持接続する部分である。さらに、プラグ部１５は、半導体チップを貫通するために円柱体の軸方向に延伸されている。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。
また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。
また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
図３は、上述した図２と同様に便宜上、基板１に形成された端子２と、半導体チップ１０に形成された端子１２とを取り出して図示をしている。
図３に示す端子１２の構成は、上記図２において説明した端子１２の構成と同様であるため説明は省略する。基板１には、基板１上に実装される半導体チップ１０の端子１２の位置に対応して、端子２が形成されている。そして、この基板１に形成された各端子２上に半導体チップ１０に形成される端子１２が実装され、電気的に接続されている。ここで、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、基板１上に形成される端子２の断面積のＥ−Ｅ断線に沿う断面の断面積よりも小さく設定されている。
図３に示す端子１２の構成は、上記図２において説明した端子１２の構成と同様であるため説明は省略する。基板１には、基板１上に実装される半導体チップ１０の端子１２の位置に対応して、端子２が形成されている。そして、この基板１に形成された各端子２上に半導体チップ１０に形成される端子１２が実装され、電気的に接続されている。ここで、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、基板１上に形成される端子２の断面積のＥ−Ｅ断線に沿う断面の断面積よりも小さく設定されている。
なお、本実施形態では端子の形状として、円柱体の形状を同軸状に積み重ねて形成したが、直方体を積み重ねた形状であってもよい。また、円柱体と直方体を組み合わせた形状であってもよい。その他の形状についても適宜変更することは可能である。
さらに、導電材料として、本実施形態では半田を用いたが、樹脂系導電ペーストや錫・銀、錫・金であってもよい。なお、本実施形態でいう半田は、鉛フリー半田も含むものである。
また、本実施形態では半導体チップ１０の端子１２は、半導体チップ１０を貫通した端子としたが、貫通していない端子をもった半導体チップであってもよい。
さらに、導電材料として、本実施形態では半田を用いたが、樹脂系導電ペーストや錫・銀、錫・金であってもよい。なお、本実施形態でいう半田は、鉛フリー半田も含むものである。
また、本実施形態では半導体チップ１０の端子１２は、半導体チップ１０を貫通した端子としたが、貫通していない端子をもった半導体チップであってもよい。
以上のように、半導体チップ１０の第一端子１２ａ先端に第一端子１２ａのポスト部１３の断面積より小さい断面積をもつ第二端子１２ｂを形成したことにより、半導体チップを実装する際、第一端子１２ａと基板１の端子２間のギャップ量を保持できることになる。なお、このギャップ量は第二端子の高さで調整ができる。さらに、半導体チップ実装時における導電材料（半田や導電ペーストなど）の保持部が端子間に形成できる。また、半導体チップ１０の第一端子１２ａ先端に設けられた第二端子１２ｂの断面積より他の半導体チップ１０に設けられた端子２あるいは基板１に設けられた端子２の断面積を大きくすることにより、上記他の半導体チップ１０に設けられた端子２あるいは基板１に設けられた端子２の実装面に空間（スペース）ができる。すなわち、導電材料（半田や導電ペーストなど）を収容、保持する保持部を形成できる。
このような構成により、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子から導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因である接合不具合は解消できる。そして、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上を図ることができる。
このような構成により、半導体チップの実装の際、導電材料の供給が過剰であっても保持部で吸収されるため、端子から導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因である接合不具合は解消できる。そして、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上を図ることができる。
次に半導体装置の製造方法について図１および図２を用い説明する。
図１において、半導体チップ１０は半導体チップ本体１１と端子１２から構成されている。この端子１２は第一端子１２ａと第二端子１２ｂからなり導電材料（たとえば銅）で一体に形成されており、半導体チップ本体１１に形成されている電極パッド（図示せず）に接続されている。なお、端子１２の第二端子１２ｂは、半導体チップ１０の能動面１８側に突出するように形成されている。
また、図２に示すように、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。なお、図示はしていないが、第二端子１２ｂには半田めっきが施されている。
図１において、半導体チップ１０は半導体チップ本体１１と端子１２から構成されている。この端子１２は第一端子１２ａと第二端子１２ｂからなり導電材料（たとえば銅）で一体に形成されており、半導体チップ本体１１に形成されている電極パッド（図示せず）に接続されている。なお、端子１２の第二端子１２ｂは、半導体チップ１０の能動面１８側に突出するように形成されている。
また、図２に示すように、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。なお、図示はしていないが、第二端子１２ｂには半田めっきが施されている。
以上のような半導体チップ１０を用いて基板１に実装がなされる。半導体チップ１０の能動面１８側を下にして、半導体チップ１０の第二端子１２ｂを基板１に形成された端子２に接触させる。その後、加熱をして半田が溶融することにより基板１の端子２と半導体チップ１０の端子１２との接合がなされる。
なお、この接合の方式としては加熱加圧方式やリフロー方式、加圧機能付リフロー方式で実施ができる。
また、本実施形態では導電材料として半田を使用したが、樹脂系の導電ペーストを使用することも可能である。
なお、この接合の方式としては加熱加圧方式やリフロー方式、加圧機能付リフロー方式で実施ができる。
また、本実施形態では導電材料として半田を使用したが、樹脂系の導電ペーストを使用することも可能である。
次に本実施形態の半導体チップについて説明をする。
図４は半導体チップの要部を示す図である。半導体チップ２０はシリコンからなる半導体チップ本体１１と導電材料からなる端子１２から構成されている。端子１２には第一端子１２ａと、その先端に設けられた第二端子１２ｂからなり、第一端子１２ａは半導体チップ２０の能動面１８側（表面）から裏面１９へ貫通して形成されている。
図４は半導体チップの要部を示す図である。半導体チップ２０はシリコンからなる半導体チップ本体１１と導電材料からなる端子１２から構成されている。端子１２には第一端子１２ａと、その先端に設けられた第二端子１２ｂからなり、第一端子１２ａは半導体チップ２０の能動面１８側（表面）から裏面１９へ貫通して形成されている。
半導体チップ２０はその能動面１８側に集積回路を形成してあり、この能動面１８側の表面に絶縁膜６２および層間絶縁膜６４が設けられている。
この層間絶縁膜６４の表面の所定箇所には電極パッド６６が形成されている。電極パッド６６は半導体チップ２０の周辺部に複数配列され、この電極パッド６６を覆うようにしてパッシベーション膜６８が形成されている。そして、電極パッド６６の配列位置にはそれぞれ端子１２が設けられている。
端子１２は符号Ｐで示す部分において、下地膜７４を介して電極パッド６６と電気的に接続されている。また、第一端子１２ａと第二端子１２ｂの表面には、半田めっきにより形成された半田層９０が設けられている。なお、この半田層９０は少なくとも第二端子１２ｂの表面にあればよい。
この層間絶縁膜６４の表面の所定箇所には電極パッド６６が形成されている。電極パッド６６は半導体チップ２０の周辺部に複数配列され、この電極パッド６６を覆うようにしてパッシベーション膜６８が形成されている。そして、電極パッド６６の配列位置にはそれぞれ端子１２が設けられている。
端子１２は符号Ｐで示す部分において、下地膜７４を介して電極パッド６６と電気的に接続されている。また、第一端子１２ａと第二端子１２ｂの表面には、半田めっきにより形成された半田層９０が設けられている。なお、この半田層９０は少なくとも第二端子１２ｂの表面にあればよい。
図２は端子１２の部分を取り出して示した図示したものであり、端子１２は第一端子１２ａと第二端子１２ｂから構成され、両者は一体に形成されている。さらに、第一端子１２ａはポスト部１３、プラグ部１５からなり、それぞれ円柱体を同軸状に積み重ねて形成されている。第二端子１２ｂも同様に円柱体形状をなし、第一端子１２ａのポスト部１３に同軸状に積み重ねたように形成されている。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
以上のように、半導体チップの第一端子１２ａ先端に第二端子１２ｂを形成したことにより、半導体チップを実装する際、接合をする端子間に導電材料（半田や導電ペーストなど）の保持部が形成できる。
このことから、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上が図られる。
このことから、導電材料の供給が過剰であっても保持部で吸収されるため、端子からのはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上が図られる。
次に半導体チップの製造方法について説明する。
図５（ａ）に示すように、半導体チップ本体１１の表面に絶縁膜６２および層間絶縁膜６４を形成する。次に、層間絶縁膜６４の表面に電極パッド６６を形成する。
次に電極パッド６６の表面にパッシベーション膜６８を全面に形成する。その上からレジストパターンをマスクとして、パッシベーション膜６８をエッチングして開口部Ｈ１を形成する。
図５（ａ）に示すように、半導体チップ本体１１の表面に絶縁膜６２および層間絶縁膜６４を形成する。次に、層間絶縁膜６４の表面に電極パッド６６を形成する。
次に電極パッド６６の表面にパッシベーション膜６８を全面に形成する。その上からレジストパターンをマスクとして、パッシベーション膜６８をエッチングして開口部Ｈ１を形成する。
次に、図５（ｂ）に示すように電極パッド６６に対して、レジストパターンをマスクとしてエッチングし、開口部Ｈ２を形成する。
そして、図５（ｃ）に示すように、半導体チップ本体１１の全面に絶縁膜７０を形成する。その後、絶縁膜７０に開口部Ｈ３の形状をパターニングし、ドライエッチングにより半導体チップ本体１１に開口部Ｈ３を設ける。
そして、図５（ｃ）に示すように、半導体チップ本体１１の全面に絶縁膜７０を形成する。その後、絶縁膜７０に開口部Ｈ３の形状をパターニングし、ドライエッチングにより半導体チップ本体１１に開口部Ｈ３を設ける。
次に、図６（ａ）に示すように、開口部Ｈ３の内面および絶縁膜７０の表面に第一の絶縁膜７２を形成する。その後、第一の絶縁膜７２および絶縁膜７０に異方性エッチングを施し、電極パッド６６の一部を露出させる。
そして、図６（ｂ）に示すように、露出させた電極パッド６６の表面および第一の絶縁膜７７の表面に下地膜７４を形成する。
そして、図６（ｂ）に示すように、露出させた電極パッド６６の表面および第一の絶縁膜７７の表面に下地膜７４を形成する。
次に、図７（ａ）に示すように、第一端子１２ａを形成する。具体的には、レジスト８２を半導体チップ本体１１に全面塗布して所定の形状にパターニングを行い、その後、電気化学プレーティング法などのめっき処理法により開口部Ｈ３に銅などの導電材料を埋め込む。
次に、図７（ｂ）に示すように、第一端子１２ａの先端に第二端子１２ｂを形成する。
具体的には、レジスト８４を半導体チップ本体１１に全面塗布して所定の形状にパターニングを行い、その後、電気化学プレーティング法などのめっき処理法により、銅などの導電材料を埋め込む。
次に、図７（ｂ）に示すように、第一端子１２ａの先端に第二端子１２ｂを形成する。
具体的には、レジスト８４を半導体チップ本体１１に全面塗布して所定の形状にパターニングを行い、その後、電気化学プレーティング法などのめっき処理法により、銅などの導電材料を埋め込む。
そして、レジスト８４を剥離後、半田めっきがなされ、レジスト８２を剥離して、図８に示すように第一端子１２ａおよび第二端子１２ｂの表面に半田層９０が形成された端子１２が形成される。
なお、本発明の半導体チップにおいては、図９（ａ）に示すように、半田層９０を第一端子１２ａおよび第二端子１２ｂの表面に設け、レジスト８２を剥離せずに残した状態としてもよい。
また、図９（ｂ）に示すように、本発明の半導体チップは、第二端子１２ｂの先端表面に半田層９０を形成し、レジスト８２を剥離せずに残した半導体チップ１０としてもよい。
さらに、図９（ｃ）に示すように、本発明の半導体チップは、レジスト８２を剥離し、第二端子１２ｂの先端表面に半田層９０を形成した半導体チップ１０であってもよい。
また、図９（ｂ）に示すように、本発明の半導体チップは、第二端子１２ｂの先端表面に半田層９０を形成し、レジスト８２を剥離せずに残した半導体チップ１０としてもよい。
さらに、図９（ｃ）に示すように、本発明の半導体チップは、レジスト８２を剥離し、第二端子１２ｂの先端表面に半田層９０を形成した半導体チップ１０であってもよい。
次に、図１０に示すように、半導体チップ本体１１を上下反転させ、その状態で下側となる能動面１８側に補強部材５０を接着剤５２にて貼り付ける。この補強部材５０を貼り付ける目的は、ハンドリングや半導体チップ本体の裏面１９を加工する際における、半導体チップ本体１１へのクラックを防止するためである。
そして、図１１に示すように、半導体チップ本体１１の裏面１９を全面エッチングして第一の絶縁膜７２に覆われた状態の第一端子１２ａを突出させる。
次に、図１２に示すように半導体チップ本体１１の裏面１９全面に第二の絶縁膜７６を形成する。なお、この第二の絶縁膜７６は形成しなくでも実施可能である。
そして、図１３（ａ）に示すように、第一端子１２ａの端面を覆う第二の絶縁膜７６、第一の絶縁膜７２、下地膜７４を選択的に除去する。
最後に、図１３（ｂ）に示すように、第一端子１２ａの側面を覆う下地膜７４、第一の絶縁膜７２、第二の絶縁膜７６をエッチングで除去する。その後、補強部材５０を半導体チップ本体１１から取り外し、図４に示した半導体チップが完成する。
次に、図１２に示すように半導体チップ本体１１の裏面１９全面に第二の絶縁膜７６を形成する。なお、この第二の絶縁膜７６は形成しなくでも実施可能である。
そして、図１３（ａ）に示すように、第一端子１２ａの端面を覆う第二の絶縁膜７６、第一の絶縁膜７２、下地膜７４を選択的に除去する。
最後に、図１３（ｂ）に示すように、第一端子１２ａの側面を覆う下地膜７４、第一の絶縁膜７２、第二の絶縁膜７６をエッチングで除去する。その後、補強部材５０を半導体チップ本体１１から取り外し、図４に示した半導体チップが完成する。
なお、本実施形態では、半導体チップ本体１１の能動面１８側に第二端子１２ｂを設けたが、図１４（ａ）に示すように、半導体チップ本体１１の裏面１９側に第二端子１２ｂを形成して実施することもできる。また、図１４（ｂ）に示すように、半導体チップ本体１１の能動面１８側および裏面１９側の両方に第二端子を設けて実施することもできる。
（第二の実施形態）
次に、本発明の第二の実施形態について説明をする。なお、第一の実施形態と同じ機能を有するものについては同じ符号を付けて説明をする。
次に、本発明の第二の実施形態について説明をする。なお、第一の実施形態と同じ機能を有するものについては同じ符号を付けて説明をする。
図１５は、本発明における第二の実施形態である半導体装置を示す概略断面図である。
基板１には半導体チップ４０が実装され、その上には半導体チップ３０、２０、１０が積層されて実装されている。
半導体チップ４０は半導体本体１１と複数形成された端子１２からなり、また端子１２は第一端子１２ａと前記第一端子の片側先端に設けられた第二端子１２ｂから構成されている。第一端子１２ａは半導体チップ４０の能動面１８側（表面）から反対の裏面へ貫通する端子であり、第二端子１２ｂは第一端子１２ａの先端に設けられるとともに、半導体チップ４０の能動面１８側に突出するように形成されている。
基板１には半導体チップ４０が実装され、その上には半導体チップ３０、２０、１０が積層されて実装されている。
半導体チップ４０は半導体本体１１と複数形成された端子１２からなり、また端子１２は第一端子１２ａと前記第一端子の片側先端に設けられた第二端子１２ｂから構成されている。第一端子１２ａは半導体チップ４０の能動面１８側（表面）から反対の裏面へ貫通する端子であり、第二端子１２ｂは第一端子１２ａの先端に設けられるとともに、半導体チップ４０の能動面１８側に突出するように形成されている。
端子１２は、図示はしていないが、半導体チップの他の辺にも形成されている。また、端子１２は導電材料（たとえば銅）で形成されている。なお、第二端子１２ｂの長さは半導体チップ４０内で均一に作られている。
半導体チップ４０は能動面１８側を下にして、半導体チップ４０の第二端子１２ｂと基板１に形成された端子２を接触させるように実装されている。基板１の端子２と半導体チップ４０の第一端子１２ａの間にはギャップが形成され、この端子間に半田５が供給されている。このギャップには半田５が保持され、第一端子１２ａおよび第二端子１２ｂが半田５を介して、基板１の端子２と電気的に接続される。また、半田５は表面が凹面となるフィレットを形成している。
半導体チップ４０は能動面１８側を下にして、半導体チップ４０の第二端子１２ｂと基板１に形成された端子２を接触させるように実装されている。基板１の端子２と半導体チップ４０の第一端子１２ａの間にはギャップが形成され、この端子間に半田５が供給されている。このギャップには半田５が保持され、第一端子１２ａおよび第二端子１２ｂが半田５を介して、基板１の端子２と電気的に接続される。また、半田５は表面が凹面となるフィレットを形成している。
半導体チップ３０、２０、１０は半導体チップ４０と同様の構成をしているため、同符号を付し説明を省略する。
半導体チップ１０は積層する半導体チップの最上層に位置するため、端子１２は能動面１８の反対側には貫通している必要はなく、バンプなどを形成し半導体チップ１０を貫通しない端子をもつ半導体チップであってもよい。
これらの半導体チップは、下側に配置される半導体チップの第一端子１２ａと積層する半導体チップの第二端子１２ｂとが接触し、そこに半田が供給されて電気的な接続がなされている。ここでも、端子間にはギャップが形成され、このギャップに半田５が保持される。例えば半導体チップ４０の上に半導体チップ３０を実装する場合に、半導体チップ４０の裏面から突出した第一端子１２ａ先端と半導体チップ３０の第二端子１２ｂが接触することにより、両第一端子間にギャップが形成される。このギャップには半田５が保持され、端子間の接続がなされる。また、半田５は表面が凹面となるフィレットを形成している。
半導体チップ１０は積層する半導体チップの最上層に位置するため、端子１２は能動面１８の反対側には貫通している必要はなく、バンプなどを形成し半導体チップ１０を貫通しない端子をもつ半導体チップであってもよい。
これらの半導体チップは、下側に配置される半導体チップの第一端子１２ａと積層する半導体チップの第二端子１２ｂとが接触し、そこに半田が供給されて電気的な接続がなされている。ここでも、端子間にはギャップが形成され、このギャップに半田５が保持される。例えば半導体チップ４０の上に半導体チップ３０を実装する場合に、半導体チップ４０の裏面から突出した第一端子１２ａ先端と半導体チップ３０の第二端子１２ｂが接触することにより、両第一端子間にギャップが形成される。このギャップには半田５が保持され、端子間の接続がなされる。また、半田５は表面が凹面となるフィレットを形成している。
次に、半導体チップ１０、２０，３０，４０の端子１２について詳しく説明をする。図２は、本来ならこの端子の部分は半導体チップ内に形成しているため取り出すことはできないが、この端子１２を説明をするために、便宜上、端子１２のみを取り出して図示をしている。
端子１２は第一端子１２ａと第二端子１２ｂから構成され、両者は一体に形成されている。さらに、第一端子１２ａはポスト部１３、プラグ部１５からなり、それぞれ円柱体を同軸状に積み重ねて形成されている。第二端子１２ｂも同様に円柱体形状をなし、第一端子１２ａのポスト部１３に同軸状に積み重ねたように形成されている。
端子１２は第一端子１２ａと第二端子１２ｂから構成され、両者は一体に形成されている。さらに、第一端子１２ａはポスト部１３、プラグ部１５からなり、それぞれ円柱体を同軸状に積み重ねて形成されている。第二端子１２ｂも同様に円柱体形状をなし、第一端子１２ａのポスト部１３に同軸状に積み重ねたように形成されている。
ポスト部１３は、半導体チップの実装の際、半田などの導電材料を保持接続する部分である。さらに、プラグ部１５は、半導体チップ内に埋め込まれ、端子１２を半導体チップに保持する役目をするとともに、半導体チップの裏面から突出して端子となる部分でもある。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。
また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
そして、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。
また、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積は、プラグ部１５のＢ−Ｂ断線に沿う断面の断面積よりも大きく設定されている。
なお、本実施形態では端子の形状として、円柱体を同軸状に積み重ねて形成したが、直方体を積み重ねた形状であってもよい。また、円柱体と直方体を組み合わせた形状であってもよい。その他の形状についても適宜変更することは可能である。
さらに、導電材料として、本実施形態では半田を用いたが、樹脂系導電ペーストや錫・銀、錫・金であってもよい。なお、本実施形態で言う半田は、鉛フリー半田も含むものである。
さらに、導電材料として、本実施形態では半田を用いたが、樹脂系導電ペーストや錫・銀、錫・金であってもよい。なお、本実施形態で言う半田は、鉛フリー半田も含むものである。
以上のように、半導体チップ１０、２０、３０、４０の第一端子１２ａ先端に第一端子１２ａのポスト部１３の断面積より小さい断面積をもつ第二端子１２ｂを形成したことにより、半導体チップと基板１を実装する際、第一端子１２ａと基板１の端子２間のギャップ量を保持できることになる。あるいは、半導体チップと半導体チップを実装する際、半導体チップの裏面に突出した端子と、積層をする第一端子１２ａとの間のギャップ量を保持できることになる。このことから、半導体の実装の際、端子間に導電材料（半田や導電ペーストなど）の保持部が形成できる。
このような構成により、半導体チップの実装の際、導電材料の供給が過剰であっても端子間の保持部で吸収されるため、端子から導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。そして、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上を図ることができる。
このような構成により、半導体チップの実装の際、導電材料の供給が過剰であっても端子間の保持部で吸収されるため、端子から導電材料のはみ出しや、そのはみ出しによる端子間のショートを防止できる。さらに、導電材料をこの端子間に充分供給でき、従来における導電材料の供給不足が原因での不具合は解消できる。そして、特に半田による半導体の接合においては、表面が凹面となる良好なフィレットを形成することができ、接合強度および信頼性の向上を図ることができる。
次に半導体装置の製造方法について説明をする。
図１５において、半導体チップ１０、２０，３０，４０は半導体チップ本体１１と端子１２から構成されている。この端子１２は第一端子１２ａと第二端子１２ｂからなり導電材料（たとえば銅）で一体に形成されており、半導体チップ本体１１に形成されている電極パッド（図示せず）に接続されている。なお、端子１２は半導体チップの能動面１８側からその反対の面に貫通するように形成されている。
また、図２に示すように、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。なお、図示はしていないが、第二端子１２ｂには半田めっきが施されている。また、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、基板１上に形成される端子２の断面積のＥ−Ｅ断線に沿う断面の断面積よりも小さく設定されている。さらに、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａのＢ−Ｂ断線に沿う断面の断面積よりも小さく設定されている。
図１５において、半導体チップ１０、２０，３０，４０は半導体チップ本体１１と端子１２から構成されている。この端子１２は第一端子１２ａと第二端子１２ｂからなり導電材料（たとえば銅）で一体に形成されており、半導体チップ本体１１に形成されている電極パッド（図示せず）に接続されている。なお、端子１２は半導体チップの能動面１８側からその反対の面に貫通するように形成されている。
また、図２に示すように、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａにおけるポスト部１３のＤ−Ｄ断線に沿う断面の断面積よりも小さく設定されている。なお、図示はしていないが、第二端子１２ｂには半田めっきが施されている。また、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、基板１上に形成される端子２の断面積のＥ−Ｅ断線に沿う断面の断面積よりも小さく設定されている。さらに、第二端子１２ｂのＡ−Ａ断線に沿う断面の断面積は、第一端子１２ａのＢ−Ｂ断線に沿う断面の断面積よりも小さく設定されている。
以上のような半導体チップ４０を用いて基板１に実装がなされる。半導体チップ４０の能動面１８側を下にして、半導体チップ２０の第二端子１２ｂを基板１に形成された端子２に接触させる。同様に、半導体チップ３０、２０、１０を順次積層していき、その後、加熱をして半田が溶融することにより基板１の端子２と半導体チップ２０の端子１２との接合および積層した半導体チップ３０，２０，１０の端子間の接合がなされる。
なお、この接合の方式としては加熱加圧方式やリフロー方式、加圧機能付リフロー方式で実施ができる。また、本実施形態では、半導体チップを積層後、それらを一括して加熱を行い接合をしたが、一段ずつ加熱ををして実装を行ってもよい。
さらに、本実施例では導電材料として半田を使用したが、樹脂系の導電ペーストを使用することも可能である。
また、本実施形態では半導体チップを４層に積層した形態について説明したが、この積層は何層であってもよい。
なお、この接合の方式としては加熱加圧方式やリフロー方式、加圧機能付リフロー方式で実施ができる。また、本実施形態では、半導体チップを積層後、それらを一括して加熱を行い接合をしたが、一段ずつ加熱ををして実装を行ってもよい。
さらに、本実施例では導電材料として半田を使用したが、樹脂系の導電ペーストを使用することも可能である。
また、本実施形態では半導体チップを４層に積層した形態について説明したが、この積層は何層であってもよい。
図１６は本発明の一実施形態としての携帯電話を示す斜視図である。電子機器としての携帯電話１００は前記半導体装置をその函体内に内臓し、電子機器の小型化・薄型化を図り、信頼性の高い電子機器を製造可能にしている。
なお、電子機器としては前記携帯電話に限られることはなく、様々な電子機器に適用することができる。例えば、ノート型コンピュータ、マルチメディア対応のパーソナルコンピュータおよびエンジニアリング・ワークステーション（ＥＷＳ)、ページャ、ワードプロセッサ、液晶プロジェクタ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
なお、電子機器としては前記携帯電話に限られることはなく、様々な電子機器に適用することができる。例えば、ノート型コンピュータ、マルチメディア対応のパーソナルコンピュータおよびエンジニアリング・ワークステーション（ＥＷＳ)、ページャ、ワードプロセッサ、液晶プロジェクタ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
なお、本発明の技術範囲は前記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。実施形態であげた具体的な材料や層構成などは一例にすぎず、適宜変更が可能である。
１…基板、 ２…端子、 ５…半田、 １０，２０，３０，４０…半導体チップ、 １１…半導体チップ本体、 １２…端子、 １２ａ…第一端子、 １２ｂ…第二端子、 １３…ポスト部、 １５…プラグ部、 １８…能動面、 １９…裏面、 ６６…電極パッド、 ９０…半田層、 １００…携帯電話
Claims (11)
- 半導体チップ本体と端子とが備えられた半導体チップを少なくとも一つ有し、前記半導体チップが他の半導体チップもしくは基板と接続された半導体装置であって、
半導体チップには、半導体チップ本体と、複数の第一端子と、前記第一端子の先端に設けられ前記第一端子の断面積より小さい断面積をもつ第二端子と、が備えられ、前記第一端子および前記第二端子が、他の半導体チップに設けられた端子あるいは基板に設けられた端子に導電材料を介して電気的に接続されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記第一端子は半導体チップの表面から裏面へ貫通する貫通電極であり、前記第一端子の少なくとも片側先端に前記第二端子が形成されたことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記第二端子は他の前記半導体チップに設けられた前記端子あるいは前記基板に設けられた前記端子の断面積よりも小さいことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、基板上に複数の半導体チップが積層されたことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記導電材料は半田であることを特徴とする半導体装置。
- 半導体チップ本体に第一端子を複数形成するとともに、前記第一端子の先端に前記第一端子の断面積より小さい断面積をもつ第二端子を形成することにより半導体チップを作製し、
前記第一端子および前記第二端子と、他の半導体チップに設けられた端子あるいは基板に設けられた端子とを導電材料を介して電気的に接続することを特徴とする半導体装置の製造方法。 - 半導体チップ本体と、前記半導体チップに形成された複数の第一端子と、前記第一端子の先端に設けられ前記第一端子の断面積より小さい断面積をもつ第二端子と、を有してなることを特徴とする半導体チップ。
- 請求項７記載の半導体チップにおいて、前記第一端子は半導体チップの表面から裏面へ貫通する貫通電極であり、前記第一端子の少なくとも片側先端に前記第二端子が形成されたことを特徴とする半導体チップ。
- 請求項７記載の半導体チップにおいて、前記第二端子には半田めっきが施されていることを特徴とする半導体チップ。
- 半導体チップ本体に第一端子を複数形成するとともに、前記第一端子の先端に前記第一端子の断面積より小さい断面積をもつ第二端子を形成することを特徴とする半導体チップの製造方法。
- 請求項１ないし５のいずれか一項に記載の半導体装置を備えたことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004164324A JP2005236245A (ja) | 2004-01-23 | 2004-06-02 | 半導体装置およびその製造方法、半導体チップおよびその製造方法、並びに電子機器 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| JP2005236245A true JP2005236245A (ja) | 2005-09-02 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004164324A Withdrawn JP2005236245A (ja) | 2004-01-23 | 2004-06-02 | 半導体装置およびその製造方法、半導体チップおよびその製造方法、並びに電子機器 |
Country Status (1)
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| JP (1) | JP2005236245A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7413925B2 (en) | 2006-02-08 | 2008-08-19 | Oki Electric Inductry Co., Ltd. | Method for fabricating semiconductor package |
| JP2009233939A (ja) * | 2008-03-26 | 2009-10-15 | Canon Inc | インクジェット記録ヘッド及びその製造方法、電子デバイス及びその製造方法 |
| US7897511B2 (en) | 2007-03-23 | 2011-03-01 | Samsung Electronics Co., Ltd. | Wafer-level stack package and method of fabricating the same |
| KR20200101831A (ko) | 2017-12-27 | 2020-08-28 | 후루카와 덴키 고교 가부시키가이샤 | 방사선 경화형 다이싱용 점착 테이프 |
-
2004
- 2004-06-02 JP JP2004164324A patent/JP2005236245A/ja not_active Withdrawn
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| US7897511B2 (en) | 2007-03-23 | 2011-03-01 | Samsung Electronics Co., Ltd. | Wafer-level stack package and method of fabricating the same |
| US8482129B2 (en) | 2007-03-23 | 2013-07-09 | Samsung Electronics Co., Ltd. | Wafer-level stack package and method of fabricating the same |
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