CN114334946A - 封装结构及制作方法 - Google Patents

封装结构及制作方法 Download PDF

Info

Publication number
CN114334946A
CN114334946A CN202111496539.7A CN202111496539A CN114334946A CN 114334946 A CN114334946 A CN 114334946A CN 202111496539 A CN202111496539 A CN 202111496539A CN 114334946 A CN114334946 A CN 114334946A
Authority
CN
China
Prior art keywords
layer
prefabricated
stack
package
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111496539.7A
Other languages
English (en)
Inventor
林耀剑
刘硕
杨丹凤
周青云
徐晨
何晨烨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN202111496539.7A priority Critical patent/CN114334946A/zh
Publication of CN114334946A publication Critical patent/CN114334946A/zh
Priority to US18/077,209 priority patent/US20230187363A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种封装结构及制作方法，包括：电性连接的下部封装体和上部封装体；下部封装体包括预制互联硅芯堆叠结构和围绕预制互联硅芯堆叠结构周边的第一塑封层；预制互联硅芯堆叠结构包括硅互联层，硅互联层包括相背的第一表面和第二表面；第一表面上层叠后道重布线堆叠层和第一预制重布线堆叠层，后道重布线堆叠层和第一预制重布线堆叠层电性连接；第二表面上设置钝化层；硅互联层包括硅基板和嵌设于硅基板内的若干硅通孔中的若干第一预制导通柱，每一第一预制导通柱包括相对的第一端和第二端，第一端自第一表面露出，且第二端自钝化层远离第二表面的一侧露出；上部封装体设置于第一预制重布线堆叠层上方，且与第一预制重布线堆叠层电性连接。

Description

封装结构及制作方法
技术领域
本发明属于半导体封装技术领域，特别关于一种封装结构及制作方法。
背景技术
高速运算和人工智能的快速发展，对半导体芯片、封装体的封装提出更高的要求，特别是对封装基板提出了更高的要求，通常需要封装基板具有更窄的线宽/线距、更好的电压降控制。而传统的层压基板布线的线宽/线距通常在15um/15um左右，已经越来越不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。
另外，传统的层压基板技术在1)堆叠介电材料的供应；2)制造周期；3)小于10um的线宽距布线以及埋入芯片的良率控制；4)基板厚度和硬度之间的平衡等方面均存在较大的困难。
因此，需要提出一种新的封装结构及制备方法，克服传统的层压基板因厚度、线宽线距等因素不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。
发明内容
本发明的目的在于提供一种封装结构及制备方法，用于克服传统的层压基板的缺陷，能够满足电子元器件所需要的高密度封装的需求，
为解决上述问题，本发明技术方案提供了一种封装结构，所述封装结构包括：下部封装体，设置于所述下部封装体上方的上部封装体，所述下部封装体和所述上部封装体电性连接；所述下部封装体包括预制互联硅芯堆叠结构和围绕所述预制互联硅芯堆叠结构周边设置的第一塑封层；所述预制互联硅芯堆叠结构包括硅互联层，所述硅互联层包括相背的第一表面和第二表面；所述第一表面上依序层叠后道重布线堆叠层和第一预制重布线堆叠层，所述后道重布线堆叠层和所述第一预制重布线堆叠层电性连接；所述第二表面上设置钝化层；所述硅互联层包括硅基板和嵌设于所述硅基板内的若干硅通孔中的若干第一预制导通柱，每一所述第一预制导通柱包括相对的第一端和第二端，所述第一端自所述第一表面露出，且所述第二端自所述钝化层远离第二表面的一侧露出；其中，所述上部封装体设置于所述第一预制重布线堆叠层上方，且与所述第一预制重布线堆叠层电性连接。
作为可选的技术方案，所述封装结构还包括背面重布线堆叠层，所述背面重布线堆叠层设置于所述预制互联硅芯堆叠结构的下方；其中，所述背面重布线堆叠层设置于所述钝化层远离所述第二表面一侧，所述背面重布线堆叠层电性连接所述硅互联层。
作为可选的技术方案，所述背面重布线堆叠层的边缘突出于所述预制互联硅芯堆叠结构的边缘并延伸层叠于所述第一塑封层上，和/或，所述钝化层的边缘突出所述硅互联层的边缘并延伸层叠于所述第一塑封层上。
作为可选的技术方案，所述预制互联硅芯堆叠结构还包括第二预制重布线堆叠层，所述第二预制重布线堆叠层设置于所述钝化层远离所述第二表面的一侧，且所述第二预制重布线堆叠层和所述硅互联层中的每一第一预制导通柱的所述第二端电性连接。
作为可选的技术方案，所述下部封装体还包括至少一个第一功能块和/或至少一个第二功能块；所述至少一个第一功能块埋设于所述第一预制重布线堆叠层的第一基材层中；所述至少一个第二功能块埋设于所述第二预制重布线堆叠层的第二基材层中；其中，所述上部封装体包括芯片和/或器件封装体；于所述封装结构的厚度方向上，所述至少一个第一功能块层叠于对应的所述芯片和/或器件封装体的下方；所述至少一个第二功能块层叠于对应的所述芯片和/或器件封装体的下方。
作为可选的技术方案，所述下部封装体还包括：预制芯片封装层，所述预制芯片封装层包括：若干第二预制导通柱、第一芯片和预制塑封层，所述若干第二预制导通柱和所述第一芯片分别埋入所述预制塑封层中，且所述第一塑封层还包覆于所述预制塑封层的外侧；其中，所述预制芯片封装层设置于所述第一预制重布线堆叠层远离所述硅互联层一侧；或者，所述预制芯片封装层设置于所述第二预制重布线堆叠层远离所述硅互联层一侧，所述预制塑封层厚度在50-200um之间。
作为可选的技术方案，所述下部封装体还包括第三预制重布线堆叠层，所述第三预制重布线堆叠层设置于所述预制芯片封装层和所述背面重布线堆叠层之间，且所述第三预制重布线堆叠层电性连接所述预制芯片封装层和所述背面重布线堆叠层。
作为可选的技术方案，所述预制塑封层还包括埋入的第三功能块，所述第三功能块和所述第一芯片在所述预制塑封层中水平并排设置。
作为可选的技术方案，所述下部封装体还包括阻焊层，所述阻焊层设置于所述第一预制重布线堆叠层和所述上部封装体之间，其中，所述阻焊层的弹性模量或拉伸断裂伸长率和所述第一预制重布线堆叠层中的介电层的弹性模量或拉伸断裂伸长率相同或者不同。
作为可选的技术方案，所述封装结构还包括：设置于所述上部封装体和所述下部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述上部封装体和所述下部封装体。
作为可选的技术方案，还包括：设置于所述下部封装体和所述第一重布线堆叠层之间的第二重布线堆叠层和互联芯片封装层；所述第二重布线堆叠层设置于所述下部封装体上方；所述互联芯片封装层设置于所述第二重布线堆叠层上方；所述互联芯片封装层包括：若干导通柱、互联芯片和第二塑封层，所述若干导通柱和所述互联芯片分别埋入所述第二塑封层中，且每一导通柱相对的两端电性连接所述第一重布线堆叠层和所述第二重布线堆叠层，所述第二塑封层厚度在150-780um之间；所述互联芯片包括互联重布线堆叠层和位于所述互联重布线堆叠层上方的连接凸块，所述连接凸块电性连接所述第一重布线堆叠层和所述互联重布线堆叠层，所述互联重布线堆叠层的最小线宽线距小于2μm，且所述互联重布线堆叠层中包括至少一个电容。
作为可选的技术方案，还包括辅助结构，所述辅助结构设置于所述第一重布线堆叠层的边缘和/或角落。
作为可选的技术方案，所述硅互联层还包括沟槽式硅电容，所述沟槽式硅电容与所述后道重布线堆叠层电性连接。
作为可选的技术方案，所述第一塑封层中所述预制互联硅芯堆叠结构的数量为两个及以上，两个及以上的所述预制互联硅芯堆叠结构水平并排设置，且均被第一塑封层塑封，其中，两个及以上的所述预制硅芯堆叠结构的尺寸各自相同或者不同。
作为可选的技术方案，所述下部封装体还包括第一预制基板，所述第一预制基板包括包括相背的第三表面和第四表面，所述预制硅芯堆叠结构设置于所述第三表面和/或所述第四表面上，且分别与所述第一预制基板电性连接；其中，所述预制硅芯堆叠结构和所述预制基板构成第一预制单元，所述第一塑封层封装所述第一预制单元构成所述下部封装体。
作为可选的技术方案，所述下部封装体还包括底填层，所述底填层填充于所述预制硅芯堆叠结构和所述第一预制基板之间。
作为可选的技术方案，所述下部封装体还包括第二预制基板和/或第三预制基板，所述第二预制基板和/或所述第三预制基板分别和所述预制互联硅芯堆叠结构水平并排设置并构成第二预制单元，所述第一塑封层塑封所述第二预制单元构成所述下部封装体；其中，所述第二预制基板的基材层材料和所述第三预制基板的基材层材料可以相同或者不同。
本发明还提供一种封装结构的制作方法，所述制作方法包括：
提供硅互联层，所述硅互联层包括相背的第一表面和第二表面，所述硅互联层包括硅基板，所述硅基板包括若干硅通孔和嵌入所述若干硅通孔中的第一预制导通柱，每一所述第一预制导通柱包括相对的第一端和第二端，所述第一端自所述第一表面露出，所述第二端自所述第二表面露出；
于所述第一表面上形成后道重布线堆叠层，所述第一端电性连接所述后道重布线堆叠层；
于所述第二表面上形成钝化层，并减薄所述钝化层，所述第二端自所述钝化层露出；
于所述后道重布线堆叠层上方形成第一预制重布线堆叠层；
切割包括所述第一预制重布线堆叠层、所述后道重布线堆叠层和所述钝化层的所述硅互联层形成单粒的预制互联硅芯堆叠结构；
塑封单粒的所述若干预制互联硅芯堆叠结构，形成第一塑封层，构成若干下部封装体；以及
封装上部封装体至对应的所述下部封装体上方，所述上部封装体和所述第一预制重布线堆叠层电性连接。
作为可选的技术方案，切割包括所述第一预制重布线堆叠层、所述后道重布线堆叠层和所述钝化层的所述硅互联层形成单粒的预制互联硅芯堆叠结构的步骤之前还包括：
于所述钝化层上形成第二预制重布线堆叠层；以及于所述第二预制重布线堆叠层或者所述第一预制重布线堆叠层一侧形成预制芯片封装层。
作为可选的技术方案，封装上部封装体至对应的所述下部封装体上方的步骤之前还包括：
于所述下部封装体上方形成第一重布线堆叠层；以及封装所述上部封装体至所述第一重布线堆叠层上方。
与现有技术相比，本发明提供一种封装结构及制作方法，通过塑封单粒的预制互联硅芯堆叠结构制作重构基板，由于预制互联硅芯堆叠结构可以在硅互联层上堆叠预制重布线堆叠层，一方面，预制重布线堆叠层可以具有更窄的线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求；另一方面，在硅互联层上堆叠预制重布线堆叠层以及其他更多的重布线堆叠层制作，可以显著提升封装结构的制作良率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例中提供的封装结构的剖面示意图。
图2为本发明第二实施例中提供的封装结构的剖面示意图。
图3为本发明第三实施例中提供的封装结构的剖面示意图。
图4为本发明第四实施例中提供的封装结构的剖面示意图。
图5为本发明第五实施例中提供的封装结构的剖面示意图。
图6为本发明第六实施例中提供的封装结构的剖面示意图。
图7为本发明第七实施例中提供的封装结构的剖面示意图。
图8为本发明第八实施例中提供的封装结构的剖面示意图。
图9为本发明第九实施例中提供的封装结构的剖面示意图。
图10为本发明第十实施例中提供的封装结构的剖面示意图。
图11为本发明第十一实施例中提供的封装结构的剖面示意图。
图12为本发明第十二实施例中提供的封装结构的剖面示意图。
图13为本发明第十三实施例中提供的封装结构的剖面示意图。
图14为本发明第十四实施例中提供的封装结构的剖面示意图。
图15为本发明第十五实施例中提供的封装结构的剖面示意图。
图16为本发明第十六实施例中提供的封装结构的剖面示意图。
图17为本发明第十七实施例中提供的封装结构的剖面示意图。
图18为本发明提供的封装结构的制作方法的示意图。
图19为本发明第一实施例中封装结构的预制互联硅芯结构的制作过程的剖面示意图。
图20为本发明第一实施例中封装结构的预制芯片封装层的制作过程的剖面示意图。
图21为本发明第一实施例中封装结构的下部封装体的制作过程的剖面示意图。
图22为本发明第一实施例中封装结构的第一重布线堆叠层的制作过程的剖面示意图。
图23和图24为本发明第一实施例中封装结构的上部封装体和金属凸块或者焊球植入的制作过程的剖面示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面结合实施例及附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明的目的之一在于提供一种封装结构，其包括电性连接的下部封装体和上部封装体，下部封装体包括预制互联硅芯堆叠结构，围绕预制互联硅芯堆叠结构周边设置的第一塑封层，以及设置于预制互联硅芯堆叠结构下方的若干金属凸起，若干金属凸起和预制互联硅芯堆叠结构电性连接；预制互联硅芯堆叠结构包括硅互联层，设置于硅互联层相背的两个表面上的后道重布线堆叠层和钝化层，以及，设置于后道重布线堆叠层一侧的第一预制重布线堆叠层；硅互联层包括硅基板，形成于硅基板内的若干硅通孔和嵌设于若干硅通孔内的若干第一预制导通柱，每一第一预制导通柱相对的两端分别自硅基板的表面和钝化层的表面露出；其中，上部封装体设置于第一预制重布线堆叠层上方，且与第一预制重布线堆叠层电性连接。
本实施例中，通过塑封单粒的预制互联硅芯堆叠结构制作重构基板，由于预制互联硅芯堆叠结构可以在硅互联层上堆叠预制重布线堆叠层，一方面，预制重布线堆叠层可以具有更窄的线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求；另一方面，在硅互联层上堆叠预制重布线堆叠层可以显著提升预制重布线堆叠层制作良率。
另外，还可在重构基板上进行更多的重布线堆叠层制作，更多的重布线堆叠层和重构基板内的预制重布线堆叠层、后道重布线堆叠层相互层叠，其可以用作电压控制电路，例如电感器。电感器在电路中主要起到滤波、振荡、延迟、陷波等作用，还有筛选信号、过滤噪声、稳定电流及抑制电磁波干扰等作用。此外，电感器还具有阻止交流电通过而让直流电顺利通过的特性。较佳的，硅基板还包括可选的沟槽式硅电容，沟槽式硅电容、重构基板内的后道重布线堆叠层、预制重布线堆叠层以及重构基板上方的重布线堆叠层相互层叠，其可以用作去耦和电压控制电路。
进一步，还可在重构基板上制作互联芯片封装层，互联芯片封装层中垂直互联的导通柱、互联芯片和塑封层，互联芯片上的互联重布线堆叠层、重构基板内的预制重布线堆叠层以及重构基板上方的重布线堆叠层中任意两者或者三者之间形成的电容、电感也可作为滤波器或者静电保护结构。
以下将结合图1至图17详细说明本发明提供的多种封装结构。
如图1所示，本发明第一实施例中提供一种封装结构100，包括电性连接的下部封装体110和上部封装体120，下部封装体110包括预制互联硅芯堆叠结构111和围绕预制互联硅芯堆叠结构111周边设置的第一塑封层112；预制互联硅芯堆叠结构111包括硅互联层1111，其包括相背的第一表面1111a和第二表面1111b；第一表面1111a上依序层叠后道重布线堆叠层1112和第一预制重布线堆叠层1114，后道重布线堆叠层1112和第一预制重布线堆叠层1114电性连接；第二表面1111b上设置钝化层1113；硅互联层1111包括硅基板，形成硅基板内的若干硅通孔和嵌设于若干硅通孔内的若干第一预制导通柱1116，每一第一预制导通柱1116包括相对的第一端和第二端，第一端自第一表面1111a露出，并与后道重布线堆叠层1112电性连接；第二端自钝化层1113远离第二表面的一侧露出。
本实施例中，上部封装体120设置于第一预制重布线堆叠层1114上方，且与第一预制重布线堆叠层1114电性连接。其中，上部封装体120自上而下通过第一重布线堆叠层130和预制芯片封装层113与第一预制重布线堆叠层1114间接的电性连接。在本发明其他的实施例中，上部封装体也可以是与第一预制重布线堆叠层直接电性连接。
在一较佳的实施方式中，钝化层1113例如是氮化硅钝化层，氮化硅钝化层可采用气相沉积的方式形成于第二表面1111b上。
在一较佳的实施方式中，第一预制导通柱1116例如是铜柱或者其他金属柱，第一预制导通柱1116与硅本体间有钝化层和阻挡扩散金属层(未图示)。
继续参照图1，预制互联硅芯堆叠结构111还包括第二预制重布线堆叠层1115，其设置于钝化层1113远离第二表面1111b一侧，第二预制重布线堆叠层1115和硅互联层1111中的若干第一预制导通柱1116的第二端电性连接。
较佳的，第二预制重布线堆叠层1115、钝化层1113、硅互联层1111、后道重布线堆叠层1112和第一预制重布线堆叠层1114自下而上堆叠构成预制互联硅芯堆叠结构111。
需要说明的是，第二预制重布线堆叠层1115、钝化层1113、硅互联层1111、后道重布线堆叠层1112和第一预制重布线堆叠层1114分别采用晶圆级或者板级封装工艺制作后，经切割即可形成单粒的预制互联硅芯堆叠结构111。
继续参照图1，下部封装体110中还包括预制芯片封装层113，其设置第一预制重布线堆叠层113的上方，其包括：若干第二预制导通柱1131、第一芯片1133和预制塑封层1132，若干第二预制导通柱1131制作于第一预制重布线堆叠层1114上方，若干第二预制导通柱1131电性连接第一预制重布线堆叠层1114；第一芯片1133正装键合于第一预制重布线堆叠层1114上方；预制塑封层1132于第一预制重布线堆叠层1114上方塑封若干第二预制导通柱1131和第一芯片1133，预制塑封层1132厚度在50-200um之间。
其中，预制芯片封装层113例如是先通过晶圆级或者板级的封装工艺制作在未切割成单粒的晶圆级互联硅芯堆叠结构上方，一并裁切成单粒的重构基板，此单粒的重构基板包括层叠的预制互联硅芯堆叠结构111和预制芯片封装层113。再利用第一塑封层112塑封前述重构基板进而获得下部封装体110。
本实施例中，第一芯片1133例如互联芯片，其正装键合于第一预制重布线堆叠层1114上方，第一芯片1133朝向第一重布线堆叠层130一侧的表面上包括预制互联重布线堆叠层1134和设置于预制互联重布线堆叠层1134上方的连接凸块1135，连接凸块1135电性连接第一重布线堆叠层130和第一芯片1133。其中，预制互联重布线堆叠层1134的最小线宽线距小于2μm，且预制互联重布线堆叠层1134包括至少一个电容。
如图1所示，封装结构100还包括设置于上部封装120和下部封装体110之间的第一重布线堆叠层130，第一重布线堆叠层130电性连接上部封装体120和下部封装体110，其中，第一重布线堆叠层130设置于预制芯片封装层113上方，且第一重布线堆叠层130和若干第二预制导通柱1131电性连接。
在一较佳的实施方式中，第一芯片1133和第一预制重布线堆叠层1114之间填充芯片贴装层1136，芯片贴装层1136使得第一芯片1133和第一预制重布线堆叠层1114的固定连接更稳定和/或起电极连接和散热增强作用，还可避免第一芯片1133受湿气、振动等有害的操作环境的影响。
在一较佳的实施方式中，后道重布线堆叠层1112的最小线宽线距小于2μm；第一预制重布线堆叠层1114的最小线宽线距小于10μm；第一重布线堆叠层130的最小线宽线距小于5μm。
其中，自上而下层叠的第一重布线堆叠层130(最小线宽线距小于5μm)、预制互联重布线堆叠层1134(最小线宽线距小于2μm)、第一预制重布线堆叠层1114(最小线宽线距小于10μm)中任意两者或三者之间形成的电容、电感可用作滤波器、静电保护结构或电压控制结构。
另外，硅互联层1111中还包括设置于硅基板内的沟槽式硅电容1117，其中，自上而下层叠的第一重布线堆叠层130(最小线宽线距小于5μm)、第一预制重布线堆叠层1114(最小线宽线距小于10μm)、后道重布线堆叠层1112(最小线宽线距小于2μm)和沟槽式硅电容1117中任意两者或三者或四者之间形成去耦和电压控制电路。
如图1所示，上部封装体120包括芯片121和/或器件封装体121，芯片121和/或器件封装体121例如是倒装键合于第一重布线堆叠层130上方，并与第一重布线堆叠层130电性连接。其中，第二塑封层122于第一重布线堆叠层130的上方塑封芯片121和/或器件封装体121。第二塑封层122是可选的，第二塑封层122厚度在150-780um之间。
较佳的，芯片121和/或器件封装体121和第一重布线堆叠层130之间填充底填材料层123，底填材料层123使得芯片121和/或器件封装体121和第一重布线堆叠层130的固定连接更稳定，还可避免芯片121和/或器件封装体121受湿气、振动等有害的操作环境的影响。
上部封装体120的第二塑封层122中埋设有金属块或框架101，金属块或框架101可以是带金属表面涂层的金属或硅块，或硅片，其通过金属键合或粘结剂结合与第一重布线堆叠层130连接，其设置于第一重布线堆叠层130的上方，较佳的位于第一重布线堆叠层130的边缘和/或角落，用于改善封装结构100的翘曲、散热以及屏蔽电磁干扰。
另外，第二塑封层122中还可以埋设有功能器件102，功能器件102与第一重布线堆叠层130电性连接，其可以是电容、电感等功能器件。
如图1所示，封装结构100还包括设置于第二预制重布线堆叠层1115下方的金属凸块或者焊球140，金属凸块或者焊球140电性连接于第二预制重布线堆叠层1115中的导电层，以使封装结构100进行电信号传输。
本实施例中，上部封装体120的各结构例如是在预先塑封的预制互联硅芯堆叠结构111和预制芯片封装层113之后形成的重构基板上方通过晶圆级封装或者板级封装中制作，但不以此为限。在本发明其他实施例提供的封装结构中，上部封装体也可以是预先封装好的独立单元，当裁切成单粒的预制互联硅芯堆叠结构和预制芯片封装层被塑封形成重构基板，并在重构基板上制作第一重布线堆叠层，两个独立的单元相互键合实现电性连接，而这种独立单元的堆叠连接有助于实现整体封装结构的良率提升。
如图2所示，本发明第二实施例中还提供一种封装结构200，其与封装结构100的区别在于，1)封装结构200中预制互联硅芯堆叠结构211中，后道重布线堆叠层1112设置于硅互联层1111的第二表面1111b(如图1所示)上，而钝化层1113设置于硅互联层1111的第一表面1111a(如图1所示)上；2)沟槽式电容1117和位于第二表面1111b(如图1所示)一侧的后道重布线堆叠层1112电性连接；3)预制芯片封装层113设置于第二预制重布线堆叠层1115上方，并与第二预制重布线堆叠层1115电性连接；4)在下部封装体110的下方还设有背面重布线堆叠层250，其与第二预制重布线堆叠层1115电性连接；5)金属凸块或焊球140设置于背面重布线堆叠层250的下方，并与背面重布线堆叠层250中的导电层电性连接。
需要说明的是，背面重布线堆叠层250非预制结构，当层叠的预制互联硅芯堆叠结构111和预制芯片封装层113被裁切成单粒后，经第一塑封层112塑封构成重构基板；再经晶圆级或者板级封装工艺，于此重构基板的背面形成背面重布线堆叠层250。较佳的，背面重布线堆叠层250的最小线宽线距小于等于5μm。
另外，结合图1和图2可知，下部封装体110、210均包括预制芯片封装层113，其中，基于预制互联硅芯堆叠结构111、211内的第一预制重布线堆叠层1114和第二预制重布线堆叠层1115的层叠位置，使得预制芯片封装层113可以是设置于第一预制重布线堆叠层1114一侧，也可以是设置于第二预制重布线堆叠层1115一侧。
本实施例中，预制芯片封装层113均是位于预制互联硅芯堆叠结构111、211的上方，即，夹设于上部封装体120和预制互联硅芯堆叠结构111、211之间，但不以此为限。在本发明图3和图4中绘示的第三、第四实施例中封装结构300、400中，相似的预制芯片封装层313、413还可以是设置在预制互联硅芯堆叠结构111的下方，即，位于整个封装结构的底部。
换言之，本发明提供的封装结构中，预制芯片封装层可以是设置于第一预制重布线堆叠层一侧，或者，设置于第二预制重布线堆叠层一侧，其中，预制芯片封装层位于夹设于上部封装体和第一预制重布线堆叠层之间，或者，预制芯片封装层夹设于上部封装体和第二预制重布线堆叠层之间，又或者，预制芯片封装层夹设于预制互联硅芯堆叠结构和背面重布线堆叠层之间，并位于封装结构的底部。
此外，图2中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图3所示，本发明第三实施例中还提供一种封装结构300，其与封装结构100的区别在于，1)封装结构300中，下部封装体310包括预制互联硅芯堆叠结构111和层叠于预制互联硅芯堆叠结构111下方的预制芯片封装层313，预制芯片封装层313通过第二预制导通柱3131电性连接预制硅芯堆叠结构111中的第二预制重布线堆叠层1115；2)在下部封装体310的下方还设有背面重布线堆叠层350，其与预制芯片封装层313中的第二预制导通柱3131电性连接电性连接；3)金属凸块或焊球140设置于背面重布线堆叠层350的下方，并与背面重布线堆叠层350中的导电层电性连接；4)预制芯片封装层313的预制塑封层3132中埋设有第三功能块303，第三功能块303电性连接第二预制重布线堆叠层1115和背面重布线堆叠层350；较佳的，第三功能块303包括但不限于磁性块、电感器、天线、硅电容器芯片、带有高k薄膜电容器的嵌入式复合块、陶瓷(PZT)传感器、电容器封装体等；5)上部封装体120中还埋设于辅助结构301和功能器件302，辅助结构301包括金属块、加强块、散热块等，其设置于第一重布线堆叠层130的上方，较佳的位于第一重布线堆叠层130的边缘和/或角落，用于改善封装结构300的翘曲、散热以及屏蔽电磁干扰；功能器件302与第一重布线堆叠层130电性连接，其可以是电容、电感等功能器件。
本实施例中，预制芯片封装层313位于下部封装体310的底部，其夹设于第二预制重布线堆叠层1115和背面重布线堆叠层350之间，且，位于封装结构300的底部。其中，预制芯片封装层313中的预制塑封层3132在第二预制重布线堆叠层1115一侧塑封第一芯片1133和若干第二预制导通柱3131；其中，第一芯片1133和第二预制重布线堆叠层1115之间填充芯片贴装层1136，且，第一芯片1133朝向背面重布线堆叠层350一侧的包括预制互联重布线堆叠层1134和连接凸块1135，连接凸块1135电性连接预制互联重布线堆叠层1134和背面重布线堆叠层350。
此外，图3中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图4所示，本发明第四实施例还提供一种封装结构400，其与封装结构100的区别在于，1)封装结构400中，上部封装体120直接和下部封装体410中预制互联硅芯堆叠结构111中的第一预制重布线堆叠层1114电性连接；2)下部封装体410还包括阻焊层440，其设置于第一预制重布线堆叠层1114上方，且被第一塑封层412塑封；3)下部封装体410包括预制互联硅芯堆叠结构111和层叠于预制互联硅芯堆叠结构111下方的预制芯片封装层413，预制芯片封装层413通过第二预制导通柱4131电性连接预制硅芯堆叠结构111中的第二预制重布线堆叠层1115；4)在下部封装体410的下方还设有背面重布线堆叠层450，其与预制芯片封装层413中的第二预制导通柱4131电性连接电性连接；5)金属凸块或焊球140设置于背面重布线堆叠层450的下方，并与背面重布线堆叠层450中的导电层电性连接。
本实施例中，预制芯片封装层413位于下部封装体410的底部，其夹设于第二预制重布线堆叠层1115和背面重布线堆叠层450之间，且，位于封装结构400的底部。其中，预制芯片封装层413中的预制塑封层4132在第二预制重布线堆叠层1115一侧塑封第一芯片1133和若干第二预制导通柱4131；其中，第一芯片1133和第二预制重布线堆叠层1115之间填充芯片贴装层1136，且，第一芯片1133朝向背面重布线堆叠层450一侧的包括预制互联重布线堆叠层1134和连接凸块1135，连接凸块1135电性连接预制互联重布线堆叠层1134和背面重布线堆叠层450。
另外，预制芯片封装层413的预制塑封层4132中埋设有第三功能块403，第三功能块403电性连接第二预制重布线堆叠层1115和背面重布线堆叠层450；较佳的，第三功能块403包括但不限于磁性块、电感器、天线、硅电容器芯片、带有高k薄膜电容器的嵌入式复合块、陶瓷(PZT)传感器、电容器封装体等。
上部封装体120中还埋设于辅助结构401和功能器件402，辅助结构401包括金属块、加强块、散热块等，其设置于下部封装体410上方，较佳的位于下部封装体410的边缘和/或角落，用于改善封装结构400的翘曲、散热以及屏蔽电磁干扰；功能器件402与第一预制重布线堆叠层1114电性连接，其可以是电容、电感等功能器件。
此外，图4中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图5所示，本发明第五实施例还提供一种封装结构500，其与封装结构100的区别在于，1)封装结构500中，下部封装体510的预制芯片封装层513中还包括埋入预制塑封层5132中的第二芯片504，第二芯片504和第一芯片1133水平并排设置，分别设置于第一预制重布线堆叠层1114上方，其中，第二芯片504包括但不限于硅电容芯片，其朝向第一重布线堆叠层130一侧的表面上设置互联重布线堆叠层5041和连接凸块5042，连接凸块5042电性连接第一重布线堆叠层130和互联重布线堆叠层5041；另外，设置于硅电容芯片内部的沟槽式电容5043，沟槽式电容5043和互联重布线堆叠层5041电性连接；2)第二芯片504和第一预制重布线堆叠层1114之间填充芯片贴装层5044，芯片贴装层5044使得第二芯片504在第一预制重布线堆叠层1114上方稳定连接，还可避免第二芯片504受湿气、振动等有害的操作环境的影响；3)上部封装体包括芯片521和/或器件封装体521，其倒装键合于第一重布线堆叠层130上方，且芯片521和/或器件封装体521和第一重布线堆叠层130之间填充底填材料层523；4)第一重布线堆叠层130的边缘和/或角落处设置辅助结构501和功能器件502，辅助结构501包括金属块、加强块、散热块等，其用于改善封装结构500的翘曲、散热以及屏蔽电磁干扰；功能器件502与第一重布线堆叠层130电性连接，其可以是电容、电感等功能器件。
本实施例中，预制芯片封装层513层叠于预制互联硅芯堆叠结构111的上方，夹设于第一重布线堆叠层130和第一预制重布线堆叠层1114之间。其中，预制芯片封装层513通过第二预制导通柱5131电性连接第一重布线堆叠层130和第一预制重布线堆叠层1114。
此外，图5中与图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图6所示，本发明第六实施例中还提供一种封装结构600，其与封装结构100的区别在于，1)封装结构600中，下部封装体610包括预制互联硅芯堆叠结构611和围绕预制互联硅芯堆叠结构611周边设置的第一塑封层612；自下而上堆叠的第二预制重布线堆叠层1115、钝化层1113、硅互联层1111、后道重布线堆叠层1112以及第一预制重布线堆叠6114构成预制互联硅芯堆叠结构611；2)第一预制重布线堆叠层6114包括第一基材层6114a，第一基材层6114a中埋设有至少一个第一功能块601，第一功能块601包括但不限于磁性块、电感器、天线、硅电容器芯片、带有高k薄膜电容器的嵌入式复合块、陶瓷(PZT)传感器、电容器封装体等；较佳的，沿着封装结构600的厚度方向或者堆叠方向，第一功能块601例如层叠于上部封装体120中对应的芯片121和/或器件封装体121的下方；3)上部封装体120和下部封装体610之间设有第二重布线堆叠层620和互联芯片封装层630；第二重布线堆叠层620形成于下部封装体610上方，并与第一预制重布线堆叠层6114电性连接；互联芯片封装层630设置于第二重布线堆叠层620上方，互联芯片封装层630电性连接第一重布线堆叠层130和第二重布线堆叠层620；4)互联芯片封装层630包括若干导通柱631，第三塑封层632、互联芯片633，若干导通柱631形成于第二重布线堆叠层620上方，每一导通柱631的一端电性连接第二重布线堆叠层620中自介电层上露出的焊盘；互联芯片633正装装贴于第二重布线堆叠层620上方，互联芯片633朝向第一重布线堆叠层130一侧的表面上设有互联重布线堆叠层634和连接凸块635，连接凸块635电性连接第一重布线堆叠层130和互联重布线堆叠层634；第三塑封层632于第二重布线堆叠层620上方塑封若干导通柱631和互联芯片633。
其中，互联重布线堆叠层634的最小线宽线距小于2μm，其还包括至少一个电容；第二重布线堆叠层620的最小线宽线距小于10μm。
本实施例中，第一预制重布线堆叠层6114(最小线宽线距小于10μm)、第二重布线堆叠层620(最小线宽线距小于10μm)、互联重布线堆叠层634(最小线宽线距小于10μm)以及第二重布线堆叠层620(最小线宽线距小于5μm)自下而上层叠，其中，任意两者或者三者之间形成的电容、电感可用作滤波器、静电保护结构或电压控制结构。
此外，图6和图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图7所示，本发明第七实施例中还提供一种封装结构700，其与封装结构600的区别在于，封装结构700中，下部封装体710包括预制互联硅芯堆叠结构711和围绕预制互联硅芯堆叠结构711周边设置的第一塑封层712；其中，自下而上堆叠的第二预制重布线堆叠层7115、钝化层1113、硅互联层1111、后道重布线堆叠层1112以及第一预制重布线堆叠1114构成预制互联硅芯堆叠结构611。
第二预制重布线堆叠层7115包括第二基材层7115a，第二基材层7115a中埋设有至少一个第二功能块701，第二功能块701包括但不限于磁性块、电感器、天线、硅电容器芯片、带有高k薄膜电容器的嵌入式复合块、陶瓷(PZT)传感器、电容器封装体等；较佳的，沿着封装结构700的厚度方向或者堆叠方向，第二功能块701例如层叠于上部封装体120中对应的芯片121和/或器件封装体121的下方。
图6和图7中绘示的封装结构600、700，分别在硅互联层1111上方或者下方的第一预制重布线堆叠层6114、第二预制重布线堆叠层7115中分别埋入至少一个第一功能块601、至少一个第二功能块701。需知的是，在本发明其他实施例中，依据实际需要，第一预制重布线堆叠层和第二预制重布线堆叠层中均可埋入功能块。
换言之，下部封装体中，位于硅互联层相背的第一表面和第二表面上的第一预制重布线堆叠层和/或第二预制重布线堆叠层中可埋入对应的第一功能块和/或第二功能块，优选的，在封装结构的厚度方向上，第一功能块和/或第二功能块层叠上部封装体中对应的芯片和/或器件封装体的下方。
此外，图7和图6中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图8所示，本发明第八实施例中还提供一种封装结构800，其与封装结构100的区别在于，
1)封装结构800中，下部封装体810的第一塑封层812中塑封两个预制互联硅芯堆叠结构111，两个预制互联硅芯堆叠结构111的膜层结构相似，区别在于，尺寸不同；其中，对应两个预制互联硅芯堆叠结构111其上方分别设置对应的预制芯片封装层；为了叙述方便，定义对应的预制芯片封装层为第一预制芯片封装层113和第二预制芯片封装层813；其中，第一预制芯片封装层113设置于两个预制互联硅芯堆叠结构111其中之一的上方并构成第一预制堆叠单元801；第二预制芯片封装层813设置于两个预制互联硅芯堆叠结构111其中之另一的上方并构成第二预制堆叠单元802；第一塑封层812塑封第一预制堆叠单元801和第二预制堆叠单元802构成下部封装体810；第一预制堆叠单元801和第二预制堆叠单元802分别和第一重布线堆叠层130电性连接；
2)第二预制芯片封装层813中包括第三芯片8120，其通过导电材料层8121和第一预制互联硅芯堆叠结构111中的第一预制重布线堆叠层1114电性连接；第三芯片8120的功能和第一芯片1133的功能不同；
3)下部封装体810的下方设有背面重布线堆叠层850，其与第一预制互联硅芯堆叠结构111中的第二预制重布线堆叠层1115和第二预制互联硅芯堆叠结构111中的第二预制重布线堆叠层1115分别电性连接；其中，金属凸块或者焊球140设置于背面重布线堆叠层850的背面，并与其电性连接；第一预制堆叠单元801和第二预制堆叠单元802分别和背面重布线堆叠层850电性连接.
本实施例中，封装结构800中，第一塑封层812塑封两个功能不同的第一预制堆叠单元801和第二预制堆叠单元802构成下部封装体810，由于第一预制堆叠单元801和第二预制堆叠单元802分别在晶圆级或者板级封装工艺中制作，并预裁切成单粒，完成性能测试后，再经塑封构成重构基板，一方面，可以使得重构基板具有多种功能；另一方面，可以提升埋入芯片在重构基板中的良率；即，通过预制的已经埋入芯片的模块(block)进行塑封重构成重构基板，有助于提升封装结构的功能多样和芯片埋入的良率。
需要说明的是，在本发明其他实施中，第一塑封层也可以是塑封两个以上功能相似的、尺寸相同或者不同的预制堆叠单元重构成下部分封装体。进一步，预制堆叠单元中，预制芯片封装层也可以是层叠于预制互联硅芯堆叠结构的下方，位于封装结构或者下部封装体的底部。
此外，图8和图1中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图9所示，本发明第九实施例中还提供一种封装结构900，其与封装结构100的区别在于，
1)封装结构900中，第一塑封层912中塑封两个预制互联硅芯堆叠结构111构成下部封装体910；其中，两个预制互联硅芯堆叠结构111的膜层结构可相同或不同，尺寸可相同或不同；
2)下部封装体910上方设置第二重布线堆叠层920，其最小线宽线距小于10μm，第二重布线堆叠层920上方设置互联芯片封装层930；互联层芯片封装层930上方设置第一重布线堆叠层130，其最小线宽线距小于5μm；第一重布线堆叠层130上方设置上部封装体120；
3)互联芯片封装层930包括若干导通柱931，第三塑封层932、互联芯片933，若干导通柱931形成于第二重布线堆叠层920上方，每一导通柱931的一端电性连接第二重布线堆叠层920中自介电层上露出的焊盘；互联芯片933正装装贴于第二重布线堆叠层920上方，互联芯片933朝向第一重布线堆叠层130一侧的表面上设有互联重布线堆叠层934和连接凸块935，连接凸块935电性连接第一重布线堆叠层130和互联重布线堆叠层934；第三塑封层932于第二重布线堆叠层920上方塑封若干导通柱931和互联芯片933；
4)两个预制互联硅芯堆叠结构111分别和第二重布线堆叠层920电性连接；
5)上部封装体120的第二塑封层122中埋设另一辅助结构901，包括但不限于金属块、散热块、补强块；其设置于第一重布线堆叠层130的边缘和/或角落，用于改善封装结构900的翘曲、散热以及屏蔽电磁干扰；
6)上部封装体120远离第一重布线堆叠层130一侧表面上还设置复合多层金属散热片904，复合多层金属散热片904包括图案化的金属层和/或图案化的介电层，其中，图案化的金属层和/或图案化的介电层用于避免封装结构900的翘曲，平衡应力。
此外，图9和图8中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图10所示，本发明第十实施例中还提供一种封装结构1000，其与封装结构900的区别在于，
1)自下而上层叠的钝化层1113’、硅互联层1111、后道重布线堆叠层1112和第一预制重布线堆叠层1114构成预制互联硅芯堆叠结构1011；其中，钝化层1113’的边缘突出硅互联层1111的边缘并部分层叠于第一塑封层1012的一侧表面上方；较佳的，钝化层1113’的边缘和第一塑封层1012之间设有平坦层1020，平坦层1020用于避免下部封装体1010在高温下的边缘翘曲；
2)硅互联层1111设置钝化层1113的第二表面1111b(如图1所示)突出于第一塑封层1012的背侧；
3)第一塑封层1012塑封两个预制互联硅芯堆叠结构1011构成下部封装体1010；其中，两个预制互联硅芯堆叠结构1011的膜层结构可相同或不同，尺寸可相同或不同；
4)还包括设置于下部封装体1010下方的背面重布线堆叠层1050，金属凸块或者焊球140设置于背面重布线堆叠层1050的背侧并与背面重布线堆叠层1050中的导电层电性连接；其中，背面重布线堆叠层1050的边缘突出预制互联硅芯堆叠结构1011的边缘，并且覆盖于钝化层1113’的边缘；
5)两个预制互联硅芯堆叠结构1011分别电性连接第二重布线堆叠层920和背面重布线堆叠层1050.
此外，图10和图9中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图11所示，本发明第十一实施例中还提供一种封装结构2000，其与封装结构900的区别在于，
1)封装结构2000中，下部封装体2010包括一个预制互联硅芯堆叠结构111和第一预制基板2013，第一预制基板2013和一个预制互联硅芯堆叠结构111上下层叠构成第一预制单元2001，其中，第一塑封层2012塑封第一预制单元2001构成下部封装体2010；其中，第一预制基板2013例如是层压基板，其包括基材层和在基材层上交替层叠的导电层和介电层；
2)预制互联硅芯堆叠结构111电性连接第一预制基板2013和第二重布线堆叠层920，其中，预制互联硅芯堆叠结构111和第一预制基板2013电性连接的方式包括但不限于锡金键合或者铜铜扩散连接；
3)金属凸块或者焊球140形成于第一预制基板2013的背面。
在本发明其他实施方式中，预制互联硅芯堆叠结构和第一预制基板之间还可以填充底填材料层，底填材料将预制互联硅芯堆叠结构固定于第一预制基板上，构成稳定性更好的第一预制单元，再经第一塑封层塑封第一预制单元构成重构基板。
需要说明的是，在本发明其他实施方式中，依据实际需要，预制互联硅芯堆叠结构还可以层叠于第一预制基板的下方并构成第一预制单元，换言之，依据实际需要，预制互联硅芯堆叠结构设置于第一预制基板相背的第三表面和第四表面的至少一侧，并与第一预制基板构成第一预制单元，第一塑封层塑封此第一预制单元构成重构基板或者下部封装体。
此外，图11和图9中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图12所示，本发明第十二实施例中还提供一种封装结构3000，其与封装结构2000的区别在于，
封装结构3000中，第一预制基板2013上方层叠两个水平排列的预制互联硅芯堆叠结构111，两个水平排列的预制互联硅芯堆叠结构111和第一预制基板2013构成第一预制单元3001，再经第一塑封层3012塑封第一预制单元3001构成下部封装体3010。
其中，两个水平排列的预制互联硅芯堆叠结构111电性连接第一预制基板2013和第二重布线堆叠层920。
此外，图12和图11中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图13所示，本发明第十三实施例中还提供一种封装结构4000，其与封装结构2000的区别在于，
封装结构4000中，第一预制基板2013上方层叠一个预制互联硅芯堆叠结构111和一个第二预制基板4002，在第一预制基板2013一侧的表面上预制互联硅芯堆叠结构111和第二预制基板4002水平排列，其中，第二预制基板4002的基材层4003和第一预制基板2013的基材层不同。
预制互联硅芯堆叠结构111和第二预制基板4002分别键合于第一预制基板2013的上方，且分别与第一预制基板2013电性连接。另外，预制互联硅芯堆叠结构111和第二预制基板4002还分别电性连接第二重布线堆叠层920。
第二预制基板4002也例如是层压基板，基材层4003的材料可以选自玻璃、陶瓷等。
另外，第一预制基板2013的基材层中还可以填充功能材料，功能材料包括耐热性填料、磁性填料等。
本实施例中，第一预制基板2013、第二预制基板4002和预制互联硅芯堆叠结构111构成第一预制单元4001，第一塑封层4001塑封第一预制单元4001构成下部封装体4010。
此外，图12和图11中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图14所示，本发明第十四实施例中还提供一种封装结构5000，其与封装结构4000的区别在于，
封装结构5000中，第一塑封层5012中塑封第一预制单元4001构成下部封装体5010，其中，第一塑封层5012中埋设有功能块5001，功能块5001为较大的电感或其他元件，功能块5001电性第二预制重布线堆叠层920。
此外，图14和图13中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图15所示，本发明第十五实施例中还提供一种封装结构6000，其与封装结构3000的区别在于：
1)两个预制互联硅芯堆叠结构211(参照图2中封装结构200的说明)设置于第一预制基板2013的下方，构成第一预制单元6001，第一塑封层6012塑封第一预制单元6001构成下部封装体6010；
2)金属凸块或者焊球140电性连接于第一预制重布线堆叠层1114中的导电层；
3)第一塑封层6012中埋设有积层基板6002，积层基板6002电性连接第二重布线堆叠层920和金属凸块或者焊球140；其中，积层基板6002可用作实现柔性互联。
本实施例中，两个预制互联硅芯堆叠结构211的功能可以相同或者不同，其位于下部封装体6010的底部。
此外，图15和图12中相同的标号代表相同的元件具有相似的功能，不另赘述。
如图16所示，本发明第十六实施例中还提供一种封装结构7000，其与封装结构900的区别在于：
下部封装体7010中包括预制互联硅芯堆叠结构111，在水平方向，分布于预制互联硅芯堆叠结构111右侧的第一预制基板2013，以及分布于预制互联硅芯堆叠结构111左侧的第三预制基板7013。
本实施例中，预制互联硅芯堆叠结构111、第一预制基板2013和第三预制基板7013水平并排设置构成第二预制单元7001，经第一塑封层7012塑封第二预制单元7001后构成下部封装体7010。
第三预制基板7013的基材层7014和第一预制基板2013的基材层可以不同或者相同，其中，较佳的，基材层7014中填充功能材料，功能材料包括耐热性填料、磁性填料等。
另外，由于预制互联硅芯堆叠结构111、第一预制基板2013和第三预制基板7013水平并排设置，因此，可同层设置于晶圆级或者板级扇出型封装制程中的晶圆片上，并可填充不同的填料层。
进一步，互联芯片封装层930中的虚拟元件7002、硅电容7003等同层设置，并与小线宽线距的第一重布线堆叠层130以及第二重布线堆叠层920互相电性连接。
如图17所示，本发明第十七实施例中还提供一种封装结构9000，其与封装结构100的区别在于，封装结构9000中，预制互联硅芯堆叠结构111经第一塑封层112塑封后形成下部封装体110，下部封装体110上方设置第一重布线堆叠层130，其中，芯片121和/或器件封装体121倒装装贴于第一重布线堆叠层130上方，并与第一重布线堆叠层130电性连接。
其中，芯片121和/或器件封装体121和第一重布线堆叠层130之间填充有底填材料层123。
可选的，于第一重布线堆叠层130的边缘和/或角落设置金属块或框架101，金属块或框架101可以是带金属表面涂层的金属或硅块，或硅片，其通过金属键合或粘结剂结合与第一重布线堆叠层130连接，其设置于第一重布线堆叠层130的上方，较佳的位于第一重布线堆叠层130的边缘和/或角落，用于改善封装结构100的翘曲、散热以及屏蔽电磁干扰。
另外，功能器件102设置在第一重布线堆叠层130上方，功能器件102与第一重布线堆叠层130电性连接，其可以是电容、电感等功能器件。
进一步，可选的，于第一重布线堆叠层130上方还可设置塑封材料对芯片121和/或器件封装体121、金属块或框架101、功能器件102进行塑封。
图17中与图1中其他相同的标号代表相同的元件，具有相似的功能，不另赘述。
如图18所示，本发明还提供一种封装结构的制作方法8000，其包括：
提供硅互联层，硅互联层包括硅基板，硅基板包括若干硅通孔和嵌入若干硅通孔中的若干第一预制导通柱，硅基板包括相背的第一表面和第二表面，每一第一预制导通柱包括相对的第一端和第二端，第一端自第一表面露出，第二端自第二表面露出；
于第一表面上形成后道重布线堆叠层，第一端电性连接后道重布线堆叠层；
于第二表面上形成钝化层，并减薄钝化层，第二端自钝化层露出；
于后道重布线堆叠层上方形成第一预制重布线堆叠层；
切割包括第一预制重布线堆叠层、后道重布线堆叠层和钝化层的硅基板形成单粒的预制互联硅芯堆叠结构；
塑封单粒的若干预制互联硅芯堆叠结构，形成第一塑封层，构成若干下部封装体；以及
封装上部封装体至对应的下部封装体上方，上部封装体位于第一预制重布线堆叠层上方，且与所述第一预制重布线堆叠层电性连接。
在一较佳的实施方式中，切割包括第一预制重布线堆叠层、后道重布线堆叠层和钝化层的硅互联层形成单粒的预制互联硅芯堆叠结构的步骤之前还包括：
于钝化层上形成第二预制重布线堆叠层；以及于第二预制重布线堆叠层或者第一预制重布线堆叠层一侧形成预制芯片封装层。
在一较佳的实施方式中，封装上部封装体至对应的下部封装体上方的步骤之前还包括：
于所述下部封装体上方形成第一重布线堆叠层；以及封装上部封装体至第一重布线堆叠层上方。
以下将以图1中的封装结构100为例，详细说明图18中的制作方法7000的各步骤。
如图19所示，预制互联硅芯堆叠结构111的制作过程包括：
首先，提供硅互联层1111，其包括晶圆级的硅基板，硅基板包括若干硅通孔，若干硅通孔中嵌设若干第一预制导通柱1116；硅基板包括相背的第一表面1111a和第二表面1111b；第二表面1111b在后道重布线堆叠层1112和第一预制重布线堆叠层1114形成之前以及第一预制导通柱1116背露之前是位于硅晶圆的本体之中。为简化未在图中画出。每一第一预制导通柱1116包括相对的第一端和第二端，第一端自第一表面1111a露出，第二端自第二表面1111b露出。较佳的，硅基板中还设有若干沟槽式电容1117。
其次，在晶圆级的硅基板的第一表面1111a上形成后道重布线堆叠层1112，后道重布线堆叠层1112中的最小线宽线距小于2μm；于第二表面1111b上形成钝化层1113，减薄钝化层1113使得第一预制导通柱1116的第二端自钝化层1113中露出。
然后，在后道重布线堆叠层1112一层形成第一预制重布线堆叠层1114，第一预制重布线堆叠层1114和后道重布线堆叠层1112电性连接。此时，硅互联层1111、后道重布线堆叠层1112、钝化层1113以及第一预制重布线堆叠层1114即可构成预制互联硅芯堆叠结构。
继续参照图1，本实施例中，再于钝化层1113一侧制作第二预制重布线堆叠层1115，其中，硅互联层1111、后道重布线堆叠层1112、钝化层1113、第一预制重布线堆叠层1114以及第二预制重布线堆叠层1115共同构成预制互联硅芯堆叠结构111。
进一步，通过裁切晶圆级硅基板(未绘示)获得单粒的预制互联硅芯堆叠结构111。
如图20所示，在预制互联硅芯堆叠结构111上制作预制芯片封装层113的过程包括：
在完成预制互联硅芯堆叠结构且未切割的晶圆级的硅基板上方继续制作预制芯片封装层113，包括：于第一预制重布线堆叠层1114上方形成第二预制导通柱1131；使用芯片贴装层1136将第一芯片1133正装贴装至第一预制重布线堆叠层1114上方，第一芯片1133包括预制互联重布线堆叠层1134和设置于其上方连接凸块1135；涂布预制塑封料至第一预制重布线堆叠层1114上方，塑封第二预制导通柱1131和第一芯片1133，待预制塑封料固化后形成预制塑封层1132；减薄预制塑封层1132，以使第二预制导通柱1131的上端自预制塑封层1132的正面露出，此时预制芯片封装层113制作完成。作为另一可选方案，第一预制导通柱1116、钝化层1113与第二预制重布线堆叠层1115的制作工艺可以在预制塑封层1132完成后以可选的带临时载板工艺来进行。为简化未在图中画出。
进一步，一并裁切预制芯片封装层113和预制互联硅芯堆叠结构111成单粒的预制单元，预制单元包括层叠的预制芯片封装层113和预制互联硅芯堆叠结构111。
需要说明的是，在本发明其他实施例中，预制芯片封装层也可以在另外的晶圆级或者板级封装工艺中单独制作，并裁切成单粒后与预制互联硅芯堆叠结构键合连接，提高埋入的第一芯片的良率。
如图20所示，塑封单粒的预制单元制作下部封装体110的制作过程包括：
提供可选的临时载板或载带10，将若干单粒的预制单元(图20中仅绘示出一个)临时键合于载板10；涂布第一塑封料，覆盖若干单粒的预制单元，待第一塑封料固化后，形成覆盖若干单粒的预制单元的第一塑封层1132；减薄第一塑封层1132的正面，第二预制导通柱1131的上端露出，第一芯片1133上的连接凸块1135也一并露出；此时，第一塑封层1132和一个单粒的预制单元构成下部封装体110。
如图21所示，继续于下部封装体110上方形成第一重布线堆叠层130，第一重布线堆叠层130的最小线宽线距小于5μm。
如图22和图23所示，在第一重布线堆叠层130上方封装上部封装体120的制作过程包括：
倒装键合芯片121和/或器件封装体121至第一重布线堆叠层130上方；可选的，在第一重布线堆叠层130的边缘和/或角落键合辅助结构101、功能器件102；填充底填材料层123至芯片121和/或器件封装体121与第一重布线堆叠层130之间；涂布第二塑封料至第一重布线堆叠层130上方，并覆盖芯片121和/或器件封装体121、可选的辅助结构101、功能器件102，待第二塑封层固化后，形成第二塑封层122。
将载板10与下部封装体110解键合，并于第二预制重布线堆叠层1115一侧植入金属凸块或者焊球140，金属凸块或者焊球140电性连接第二预制重布线堆叠层1115的导电层。
最后，减薄第二塑封层122的正面，以使芯片121和/或器件封装体121的背面露出。
综上，本发明提供一种封装结构及制作方法，通过塑封单粒的预制互联硅芯堆叠结构制作重构基板，由于预制互联硅芯堆叠结构可以在硅互联层上堆叠预制重布线堆叠层，一方面，预制重布线堆叠层可以具有更窄的线宽线距，更薄的厚度，因此，能够有效满足高密度、封装体积小的封装要求；另一方面，在硅互联层上堆叠预制重布线堆叠层以及其他更多的重布线堆叠层制作，可以显著提升封装结构的制作良率。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。此外，上面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。必需指出的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种封装结构，其特征在于，所述封装结构包括：
下部封装体，设置于所述下部封装体上方的上部封装体，所述下部封装体和所述上部封装体电性连接；
所述下部封装体包括预制互联硅芯堆叠结构和围绕所述预制互联硅芯堆叠结构周边设置的第一塑封层；
所述预制互联硅芯堆叠结构包括硅互联层，所述硅互联层包括相背的第一表面和第二表面；所述第一表面上依序层叠后道重布线堆叠层和第一预制重布线堆叠层，所述后道重布线堆叠层和所述第一预制重布线堆叠层电性连接；所述第二表面上设置钝化层；
所述硅互联层包括硅基板和嵌设于所述硅基板内的若干硅通孔中的若干第一预制导通柱，每一所述第一预制导通柱包括相对的第一端和第二端，所述第一端自所述第一表面露出，且所述第二端自所述钝化层远离第二表面的一侧露出；
其中，所述上部封装体设置于所述第一预制重布线堆叠层上方，且与所述第一预制重布线堆叠层电性连接。
2.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括背面重布线堆叠层，所述背面重布线堆叠层设置于所述预制互联硅芯堆叠结构的下方；
其中，所述背面重布线堆叠层设置于所述钝化层远离所述第二表面一侧，所述背面重布线堆叠层电性连接所述硅互联层。
3.根据权利要求2所述的封装结构，其特征在于，所述背面重布线堆叠层的边缘突出于所述预制互联硅芯堆叠结构的边缘并延伸层叠于所述第一塑封层上，和/或，所述钝化层的边缘突出所述硅互联层的边缘并延伸层叠于所述第一塑封层上。
4.根据权利要求1或2所述的封装结构，其特征在于，所述预制互联硅芯堆叠结构还包括第二预制重布线堆叠层，所述第二预制重布线堆叠层设置于所述钝化层远离所述第二表面的一侧，且所述第二预制重布线堆叠层和所述硅互联层中的每一第一预制导通柱的所述第二端电性连接。
5.根据权利要求4所述的封装结构，其特征在于，所述下部封装体还包括至少一个第一功能块和/或至少一个第二功能块；
所述至少一个第一功能块埋设于所述第一预制重布线堆叠层的第一基材层中；所述至少一个第二功能块埋设于所述第二预制重布线堆叠层的第二基材层中；
其中，所述上部封装体包括芯片和/或器件封装体；于所述封装结构的厚度方向上，所述至少一个第一功能块层叠于对应的所述芯片和/或器件封装体的下方；所述至少一个第二功能块层叠于对应的所述芯片和/或器件封装体的下方。
6.根据权利要求4所述的封装结构，其特征在于，所述下部封装体还包括：预制芯片封装层，所述预制芯片封装层包括：若干第二预制导通柱、第一芯片和预制塑封层，所述若干第二预制导通柱和所述第一芯片分别埋入所述预制塑封层中，且所述第一塑封层还包覆于所述预制塑封层的外侧，所述预制塑封层厚度在50-200um之间；
其中，所述预制芯片封装层设置于所述第一预制重布线堆叠层远离所述硅互联层一侧；或者，所述预制芯片封装层设置于所述第二预制重布线堆叠层远离所述硅互联层一侧。
7.根据权利要求6所述的封装结构，其特征在于，所述下部封装体还包括第三预制重布线堆叠层，所述第三预制重布线堆叠层设置于所述预制芯片封装层和所述背面重布线堆叠层之间，且所述第三预制重布线堆叠层电性连接所述预制芯片封装层和所述背面重布线堆叠层。
8.根据权利要求6所述的封装结构，其特征在于，所述预制塑封层还包括埋入的第三功能块，所述第三功能块和所述第一芯片在所述预制塑封层中水平并排设置。
9.根据权利要求1所述的封装结构，其特征在于，所述下部封装体还包括阻焊层，所述阻焊层设置于所述第一预制重布线堆叠层和所述上部封装体之间，其中，所述阻焊层的弹性模量或拉伸断裂伸长率和所述第一预制重布线堆叠层中的介电层的弹性模量或拉伸断裂伸长率相同或者不同。
10.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：设置于所述上部封装体和所述下部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述上部封装体和所述下部封装体。
11.根据权利要求10所述的封装结构，其特征在于，还包括：设置于所述下部封装体和所述第一重布线堆叠层之间的第二重布线堆叠层和互联芯片封装层；所述第二重布线堆叠层设置于所述下部封装体上方；所述互联芯片封装层设置于所述第二重布线堆叠层上方；
所述互联芯片封装层包括：若干导通柱、互联芯片和第二塑封层，所述若干导通柱和所述互联芯片分别埋入所述第二塑封层中，且每一导通柱相对的两端电性连接所述第一重布线堆叠层和所述第二重布线堆叠层，所述第二塑封层厚度在150-780um之间；
所述互联芯片包括互联重布线堆叠层和位于所述互联重布线堆叠层上方的连接凸块，所述连接凸块电性连接所述第一重布线堆叠层和所述互联重布线堆叠层，所述互联重布线堆叠层的最小线宽线距小于2μm，且所述互联重布线堆叠层中包括至少一个电容。
12.根据权利要求10所述的封装结构，其特征在于，还包括辅助结构，所述辅助结构设置于所述第一重布线堆叠层的边缘和/或角落。
13.根据权利要求1所述的封装结构，其特征在于，所述硅互联层还包括沟槽式硅电容，所述沟槽式硅电容与所述后道重布线堆叠层电性连接。
14.根据权利要求1中任意一项所述的封装结构，其特征在于，所述第一塑封层中所述预制互联硅芯堆叠结构的数量为两个及以上，两个及以上的所述预制互联硅芯堆叠结构水平并排设置，且均被第一塑封层塑封，其中，两个及以上的所述预制硅芯堆叠结构的尺寸各自相同或者不同。
15.根据权利要求1所述的封装结构，其特征在于，所述下部封装体还包括第一预制基板，所述第一预制基板包括包括相背的第三表面和第四表面，所述预制硅芯堆叠结构设置于所述第三表面和/或所述第四表面上，且分别与所述第一预制基板电性连接；其中，所述预制硅芯堆叠结构和所述预制基板构成第一预制单元，所述第一塑封层封装所述第一预制单元构成所述下部封装体。
16.根据权利要求15所述的封装结构，其特征在于，所述下部封装体还包括底填层，所述底填层填充于所述预制硅芯堆叠结构和所述第一预制基板之间。
17.根据权利要求1-9中任意一项所述的封装结构，其特征在于，所述下部封装体还包括第二预制基板和/或第三预制基板，所述第二预制基板和/或所述第三预制基板分别和所述预制互联硅芯堆叠结构水平并排设置并构成第二预制单元，所述第一塑封层塑封所述第二预制单元构成所述下部封装体；其中，所述第二预制基板的基材层材料和所述第三预制基板的基材层材料可以相同或者不同。
18.一种封装结构的制作方法，其特征在于，所述制作方法包括：
提供硅互联层，所述硅互联层包括相背的第一表面和第二表面，所述硅互联层包括硅基板，所述硅基板包括若干硅通孔和嵌入所述若干硅通孔中的第一预制导通柱，每一所述第一预制导通柱包括相对的第一端和第二端，所述第一端自所述第一表面露出，所述第二端自所述第二表面露出；
于所述第一表面上形成后道重布线堆叠层，所述第一端电性连接所述后道重布线堆叠层；
于所述第二表面上形成钝化层，并减薄所述钝化层，所述第二端自所述钝化层露出；
于所述后道重布线堆叠层上方形成第一预制重布线堆叠层；
切割包括所述第一预制重布线堆叠层、所述后道重布线堆叠层和所述钝化层的所述硅互联层形成单粒的预制互联硅芯堆叠结构；
塑封单粒的所述若干预制互联硅芯堆叠结构，形成第一塑封层，构成若干下部封装体；以及
封装上部封装体至对应的所述下部封装体上方，所述上部封装体和所述第一预制重布线堆叠层电性连接。
19.根据权利要求18所述的封装结构的制作方法，其特征在于，切割包括所述第一预制重布线堆叠层、所述后道重布线堆叠层和所述钝化层的所述硅互联层形成单粒的预制互联硅芯堆叠结构的步骤之前还包括：
于所述钝化层上形成第二预制重布线堆叠层；以及
于所述第二预制重布线堆叠层或者所述第一预制重布线堆叠层一侧形成预制芯片封装层。
20.根据权利要求18所述的封装结构的制作方法，其特征在于，封装上部封装体至对应的所述下部封装体上方的步骤之前还包括：
于所述下部封装体上方形成第一重布线堆叠层；以及
封装所述上部封装体至所述第一重布线堆叠层上方。
CN202111496539.7A 2021-12-09 2021-12-09 封装结构及制作方法 Pending CN114334946A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111496539.7A CN114334946A (zh) 2021-12-09 2021-12-09 封装结构及制作方法
US18/077,209 US20230187363A1 (en) 2021-12-09 2022-12-07 Packaging structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111496539.7A CN114334946A (zh) 2021-12-09 2021-12-09 封装结构及制作方法

Publications (1)

Publication Number Publication Date
CN114334946A true CN114334946A (zh) 2022-04-12

Family

ID=81050115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111496539.7A Pending CN114334946A (zh) 2021-12-09 2021-12-09 封装结构及制作方法

Country Status (2)

Country Link
US (1) US20230187363A1 (zh)
CN (1) CN114334946A (zh)

Also Published As

Publication number Publication date
US20230187363A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
KR101412718B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
US9985005B2 (en) Chip package-in-package
KR101690549B1 (ko) 내장 칩 패키지
US8810008B2 (en) Semiconductor element-embedded substrate, and method of manufacturing the substrate
US20200266166A1 (en) Semiconductor device
US10121736B2 (en) Method of fabricating packaging layer of fan-out chip package
TWI471991B (zh) 半導體封裝
TWI622153B (zh) 系統級封裝及用於製造系統級封裝的方法
US11610850B2 (en) Electronic package and fabrication method thereof
US20230187422A1 (en) Packaging structure and manufacturing method thereof
KR100838352B1 (ko) 전자 부품 수용 구조물
CN110246812A (zh) 一种半导体封装结构及其制作方法
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
CN114334947A (zh) 一种封装结构及其制备方法
US7785928B2 (en) Integrated circuit device and method of manufacturing thereof
CN113410215B (zh) 半导体封装结构及其制备方法
CN114141727A (zh) 一种多芯片三维集成扇出型封装结构及其制作方法
CN114334946A (zh) 封装结构及制作方法
CN111490025B (zh) 电子封装件及其封装基板与制法
EP1732127B1 (en) Method for bonding and device manufactured according to such method
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
US20240096838A1 (en) Component-embedded packaging structure
US11309295B2 (en) Semiconductor device package
KR20230172403A (ko) 모듈형 반도체 디바이스들 및 이를 포함하는 전자 디바이스들
JP2001291818A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination