JPH11214611A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11214611A JPH11214611A JP10011266A JP1126698A JPH11214611A JP H11214611 A JPH11214611 A JP H11214611A JP 10011266 A JP10011266 A JP 10011266A JP 1126698 A JP1126698 A JP 1126698A JP H11214611 A JPH11214611 A JP H11214611A
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- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
Abstract
(57)【要約】
【課題】 回路基板と複数の半導体チップとから構成さ
れる半導体装置において、面積の増加を抑制し、かつ、
動作の高速化を可能にする。 【解決手段】 半導体装置に、チップ間接続用電極１１
を有するメモリ１０と、はんだ４０を介してチップ間接
続用電極１１に接続されたチップ間接続用電極２１とＡ
ｕバンプ２２とを各々有するマイコン２０と、回路基板
３０であって、Ａｕバンプ２２に導電性樹脂４１を介し
て接続されたチップ用電極３１と、チップ用電極３１と
は内部配線３３を介して接続されかつチップ用電極３１
とは別の面に設けられた外部用電極３２と、メモリ１０
を収納するためにチップ用電極３１と同一の面に存在す
るキャビティ３４と、キャビティ３４を外部用電極３２
と同一の面に貫通させるための貫通孔３５とを各々有す
る回路基板３０と、メモリ１０とマイコン２０と回路基
板３０との間の間隙へ充填された封止樹脂５０とを備え
る。
れる半導体装置において、面積の増加を抑制し、かつ、
動作の高速化を可能にする。 【解決手段】 半導体装置に、チップ間接続用電極１１
を有するメモリ１０と、はんだ４０を介してチップ間接
続用電極１１に接続されたチップ間接続用電極２１とＡ
ｕバンプ２２とを各々有するマイコン２０と、回路基板
３０であって、Ａｕバンプ２２に導電性樹脂４１を介し
て接続されたチップ用電極３１と、チップ用電極３１と
は内部配線３３を介して接続されかつチップ用電極３１
とは別の面に設けられた外部用電極３２と、メモリ１０
を収納するためにチップ用電極３１と同一の面に存在す
るキャビティ３４と、キャビティ３４を外部用電極３２
と同一の面に貫通させるための貫通孔３５とを各々有す
る回路基板３０と、メモリ１０とマイコン２０と回路基
板３０との間の間隙へ充填された封止樹脂５０とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、単一の回路基板へ
複数の半導体チップを実装することによって構成された
半導体装置及びその製造方法に関するものである。
複数の半導体チップを実装することによって構成された
半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置においては、１個の半
導体チップが回路基板の上へ実装されて構成される。該
半導体チップが有する一方の面へは、Ａｕバンプからな
る金属突起が形成される。回路基板は、例えばセラミッ
ク等の絶縁基体からなる多層回路基板である。該回路基
板が有する一方の面へは、導電性樹脂を介してＡｕバン
プと接続されるためのチップ用電極が形成される。該チ
ップ用電極は、回路基板が有する多層配線によって、該
回路基板の他方の面へ形成された外部用電極と接続され
る。該外部用電極は、該多層配線とチップ用電極とを介
して、外部から半導体チップへ信号を供給し、かつ、該
半導体チップから外部へ信号を供給するための入出力電
極である。チップ用電極とＡｕバンプとは導電性樹脂に
よって接続され、かつ該導電性樹脂は硬化される。この
ことによって、半導体チップは回路基板へ実装される。
実装された後に、半導体装置を保護するための封止樹脂
が該半導体チップと回路基板との間隙へ充填され、かつ
硬化される。
導体チップが回路基板の上へ実装されて構成される。該
半導体チップが有する一方の面へは、Ａｕバンプからな
る金属突起が形成される。回路基板は、例えばセラミッ
ク等の絶縁基体からなる多層回路基板である。該回路基
板が有する一方の面へは、導電性樹脂を介してＡｕバン
プと接続されるためのチップ用電極が形成される。該チ
ップ用電極は、回路基板が有する多層配線によって、該
回路基板の他方の面へ形成された外部用電極と接続され
る。該外部用電極は、該多層配線とチップ用電極とを介
して、外部から半導体チップへ信号を供給し、かつ、該
半導体チップから外部へ信号を供給するための入出力電
極である。チップ用電極とＡｕバンプとは導電性樹脂に
よって接続され、かつ該導電性樹脂は硬化される。この
ことによって、半導体チップは回路基板へ実装される。
実装された後に、半導体装置を保護するための封止樹脂
が該半導体チップと回路基板との間隙へ充填され、かつ
硬化される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置によれば、回路基板へ１個の半導体チッ
プを実装する。該１個の半導体チップに、例えばマイコ
ンとＤＲＡＭ等のメモリとを形成する場合には、それぞ
れの素子を統合して１チップ化することを目的とした長
期にわたる開発期間や巨額の開発費用を必要とする。し
たがって、近年強く要望されている半導体装置の多機能
化に対して、短期間かつ少額の開発費用による対応が困
難であるという問題があった。また、上述の例について
説明すれば、従来の半導体装置は、異なる機能を有する
素子であるマイコンとＤＲＡＭ等のメモリとを同一平面
上へ形成するので、小型化に対して制約があった。更
に、素子間における配線長が長くなることから配線によ
るインピーダンスが増大するので、動作の高速化に対応
することが困難になっていた。
来の半導体装置によれば、回路基板へ１個の半導体チッ
プを実装する。該１個の半導体チップに、例えばマイコ
ンとＤＲＡＭ等のメモリとを形成する場合には、それぞ
れの素子を統合して１チップ化することを目的とした長
期にわたる開発期間や巨額の開発費用を必要とする。し
たがって、近年強く要望されている半導体装置の多機能
化に対して、短期間かつ少額の開発費用による対応が困
難であるという問題があった。また、上述の例について
説明すれば、従来の半導体装置は、異なる機能を有する
素子であるマイコンとＤＲＡＭ等のメモリとを同一平面
上へ形成するので、小型化に対して制約があった。更
に、素子間における配線長が長くなることから配線によ
るインピーダンスが増大するので、動作の高速化に対応
することが困難になっていた。
【０００４】本発明は、上記従来の問題に鑑み、開発期
間や開発費用を増大させることなく、多機能化と小型化
と動作の高速化とを可能にする半導体装置及びその製造
方法を提供することを目的とする。
間や開発費用を増大させることなく、多機能化と小型化
と動作の高速化とを可能にする半導体装置及びその製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記従来の問題を解決す
るために、本発明が講じた第１の解決手段は、半導体装
置を、複数の第１の電極を同一の面に有する第１の半導
体チップと、第１の導電性物質を介して第１の電極と各
々接続されるための第２の電極と複数の第３の電極とを
各々同一の面に有する第２の半導体チップと、絶縁性基
体からなる回路基板であって、一方の面に第２の導電性
物質を介して第３の電極に各々接続されるための第４の
電極と、他方の面に信号を半導体装置の外部との間で入
出力するための複数の外部用電極と、第４の電極と外部
用電極との間を接続するための内部配線と、第１の半導
体チップを収納するために第４の電極と同一の面に形成
されたキャビティとを有する回路基板とを備えた構成と
したものである。
るために、本発明が講じた第１の解決手段は、半導体装
置を、複数の第１の電極を同一の面に有する第１の半導
体チップと、第１の導電性物質を介して第１の電極と各
々接続されるための第２の電極と複数の第３の電極とを
各々同一の面に有する第２の半導体チップと、絶縁性基
体からなる回路基板であって、一方の面に第２の導電性
物質を介して第３の電極に各々接続されるための第４の
電極と、他方の面に信号を半導体装置の外部との間で入
出力するための複数の外部用電極と、第４の電極と外部
用電極との間を接続するための内部配線と、第１の半導
体チップを収納するために第４の電極と同一の面に形成
されたキャビティとを有する回路基板とを備えた構成と
したものである。
【０００６】この構成によれば、第２の半導体チップの
面積と比較して半導体装置自体の面積が増大することを
抑制し、かつ、第１の半導体チップと第２の半導体チッ
プとの間における配線長を短くすることができる。
面積と比較して半導体装置自体の面積が増大することを
抑制し、かつ、第１の半導体チップと第２の半導体チッ
プとの間における配線長を短くすることができる。
【０００７】また、本発明が講じた第２の解決手段は、
半導体装置の製造方法を、第１の半導体チップが有する
複数の第１の電極と第２の半導体チップが有する複数の
第２の電極とを第１の導電性物質を介して各々接続する
ことによって、第１の半導体チップを第２の半導体チッ
プへ実装する工程と、絶縁性基体からなる回路基板の一
方の面に形成されたキャビティに第１の半導体チップを
収納し、かつ、第２の半導体チップが有する複数の第３
の電極と該一方の面において回路基板が有する複数の第
４の電極とを第２の導電性物質を介して各々接続するこ
とによって、第１の半導体チップが実装された第２の半
導体チップを回路基板へ実装する工程と、第２の半導体
チップと第１の半導体チップと回路基板との各々の間の
間隙に封止樹脂を充填する工程とを備えた構成としたも
のである。
半導体装置の製造方法を、第１の半導体チップが有する
複数の第１の電極と第２の半導体チップが有する複数の
第２の電極とを第１の導電性物質を介して各々接続する
ことによって、第１の半導体チップを第２の半導体チッ
プへ実装する工程と、絶縁性基体からなる回路基板の一
方の面に形成されたキャビティに第１の半導体チップを
収納し、かつ、第２の半導体チップが有する複数の第３
の電極と該一方の面において回路基板が有する複数の第
４の電極とを第２の導電性物質を介して各々接続するこ
とによって、第１の半導体チップが実装された第２の半
導体チップを回路基板へ実装する工程と、第２の半導体
チップと第１の半導体チップと回路基板との各々の間の
間隙に封止樹脂を充填する工程とを備えた構成としたも
のである。
【０００８】この構成によれば、第１の半導体チップを
第２の半導体チップへ、該第１の半導体チップが実装さ
れた第２の半導体チップを回路基板へ、順次実装でき
る。
第２の半導体チップへ、該第１の半導体チップが実装さ
れた第２の半導体チップを回路基板へ、順次実装でき
る。
【０００９】
【発明の実施の形態】本発明に係る半導体装置につい
て、図１（ａ），（ｂ）を参照して説明する。
て、図１（ａ），（ｂ）を参照して説明する。
【００１０】図１（ａ）は本発明に係る半導体装置の構
成を示す断面図であり、図１（ｂ）は（ａ）の半導体装
置の部分拡大図である。図１（ａ），（ｂ）において、
例えば、ＤＲＡＭ等からなるメモリ１０は、他の半導体
チップ又は回路基板へ実装されるための半導体チップで
ある。チップ間接続用電極１１は、メモリ１０の一方の
面へ形成された、該メモリ１０を他の半導体チップ又は
回路基板へ実装するための電極である。
成を示す断面図であり、図１（ｂ）は（ａ）の半導体装
置の部分拡大図である。図１（ａ），（ｂ）において、
例えば、ＤＲＡＭ等からなるメモリ１０は、他の半導体
チップ又は回路基板へ実装されるための半導体チップで
ある。チップ間接続用電極１１は、メモリ１０の一方の
面へ形成された、該メモリ１０を他の半導体チップ又は
回路基板へ実装するための電極である。
【００１１】マイコン２０は、メモリ１０が実装され、
かつ、該メモリ１０との間において信号を入出力するた
めの半導体チップである。チップ間接続用電極２１は、
マイコン２０の一方の面へ形成された、メモリ１０が有
するチップ間接続用電極１１と接続されることによって
該メモリ１０をマイコン２０へ実装するための電極であ
る。Ａｕバンプ２２は、マイコン２０においてチップ間
接続用電極２１と同一の面へ形成された、該マイコン２
０を回路基板へ実装するための電極であって、例えばボ
ールボンディング法によってそれぞれ形成された基体部
と凸部とを有する金属突起からなる電極である。
かつ、該メモリ１０との間において信号を入出力するた
めの半導体チップである。チップ間接続用電極２１は、
マイコン２０の一方の面へ形成された、メモリ１０が有
するチップ間接続用電極１１と接続されることによって
該メモリ１０をマイコン２０へ実装するための電極であ
る。Ａｕバンプ２２は、マイコン２０においてチップ間
接続用電極２１と同一の面へ形成された、該マイコン２
０を回路基板へ実装するための電極であって、例えばボ
ールボンディング法によってそれぞれ形成された基体部
と凸部とを有する金属突起からなる電極である。
【００１２】回路基板３０は、メモリ１０を実装した状
態のマイコン２０が実装され、かつ、半導体装置の外部
とメモリ１０との間において信号を入出力するための基
板である。回路基板３０は、例えば、アルミナ、ガラス
セラミック等の無機材料、ガラスエポキシ基板等の複合
材料、又はアラミド繊維等を加工した有機材料からなる
絶縁性基体から構成される。回路基板３０がアルミナ等
のセラミックからなる場合には、その板厚を０．２ｍｍ
以上０．５ｍｍ以下にすることが望ましい。板厚を０．
５ｍｍ以下にすることによって、半導体装置がプリント
基板へ実装された状態において、温度サイクル等の負荷
によりプリント基板と半導体装置が有するセラミックか
らなる回路基板との熱膨張率の差による熱応力を、半導
体装置全体によって吸収することが可能になる。したが
って、外部用電極の接続部に対してせん断応力が集中し
て印加されることを抑制できる。一方、板厚を０．２ｍ
ｍ以上にすることにより、セラミックを焼成する際に発
生する反りを抑制できる。
態のマイコン２０が実装され、かつ、半導体装置の外部
とメモリ１０との間において信号を入出力するための基
板である。回路基板３０は、例えば、アルミナ、ガラス
セラミック等の無機材料、ガラスエポキシ基板等の複合
材料、又はアラミド繊維等を加工した有機材料からなる
絶縁性基体から構成される。回路基板３０がアルミナ等
のセラミックからなる場合には、その板厚を０．２ｍｍ
以上０．５ｍｍ以下にすることが望ましい。板厚を０．
５ｍｍ以下にすることによって、半導体装置がプリント
基板へ実装された状態において、温度サイクル等の負荷
によりプリント基板と半導体装置が有するセラミックか
らなる回路基板との熱膨張率の差による熱応力を、半導
体装置全体によって吸収することが可能になる。したが
って、外部用電極の接続部に対してせん断応力が集中し
て印加されることを抑制できる。一方、板厚を０．２ｍ
ｍ以上にすることにより、セラミックを焼成する際に発
生する反りを抑制できる。
【００１３】チップ用電極３１は、回路基板３０の一方
の面へ形成された、マイコン２０が有するＡｕバンプ２
２と接続されることによって該マイコン２０を回路基板
３０へ実装するための電極である。外部用電極３２は、
回路基板３０の他方の面へ形成された、マイコン２０か
ら受け取った信号を半導体装置の外部へ供給し、かつ、
外部から受け取った信号を該マイコン２０へ供給するた
めの電極である。外部用電極３２は、メタライズ金属層
によって形成され、かつ、回路基板３０におけるチップ
用電極３１が形成されていない方の面へ格子状に配置さ
れる。外部用電極同士の間隔は、プリント基板への実装
を困難にしないように０．５ｍｍ以上とし、かつ、半導
体装置の小型化に支障が生じないように１．０ｍｍ以下
とすることが望ましい。内部配線３３は、回路基板３０
の内部において形成された、チップ用電極３１と外部用
電極３２とを接続するための配線である。キャビティ３
４は、チップ用電極３１が形成された面と同一の面にお
いて回路基板３０へ形成された、メモリ１０を収納する
ための凹部である。貫通孔３５は、該キャビティ３４
を、外部用電極３２が形成された面へ貫通させるための
空間である。
の面へ形成された、マイコン２０が有するＡｕバンプ２
２と接続されることによって該マイコン２０を回路基板
３０へ実装するための電極である。外部用電極３２は、
回路基板３０の他方の面へ形成された、マイコン２０か
ら受け取った信号を半導体装置の外部へ供給し、かつ、
外部から受け取った信号を該マイコン２０へ供給するた
めの電極である。外部用電極３２は、メタライズ金属層
によって形成され、かつ、回路基板３０におけるチップ
用電極３１が形成されていない方の面へ格子状に配置さ
れる。外部用電極同士の間隔は、プリント基板への実装
を困難にしないように０．５ｍｍ以上とし、かつ、半導
体装置の小型化に支障が生じないように１．０ｍｍ以下
とすることが望ましい。内部配線３３は、回路基板３０
の内部において形成された、チップ用電極３１と外部用
電極３２とを接続するための配線である。キャビティ３
４は、チップ用電極３１が形成された面と同一の面にお
いて回路基板３０へ形成された、メモリ１０を収納する
ための凹部である。貫通孔３５は、該キャビティ３４
を、外部用電極３２が形成された面へ貫通させるための
空間である。
【００１４】はんだ４０は、メモリ１０が有するチップ
間接続用電極１１と、マイコン２０が有するチップ間接
続用電極２１とを接続するための導電性物質である。導
電性樹脂４１は、マイコン２０が有するＡｕバンプ２２
と、回路基板３０が有するチップ用電極３１とを接続す
るための導電性物質である。導電性樹脂４１は、例え
ば、バインダーとしてエポキシ樹脂を、かつ導体フィラ
ーとしてＡｇＰｄ合金、Ａｇ等よりなる粒子を使用す
る。封止樹脂５０は、メモリ１０とマイコン２０と回路
基板３０とのそれぞれの間隙に充填され、かつ硬化され
ることによって半導体装置を保護するための、例えばエ
ポキシ系の樹脂である。
間接続用電極１１と、マイコン２０が有するチップ間接
続用電極２１とを接続するための導電性物質である。導
電性樹脂４１は、マイコン２０が有するＡｕバンプ２２
と、回路基板３０が有するチップ用電極３１とを接続す
るための導電性物質である。導電性樹脂４１は、例え
ば、バインダーとしてエポキシ樹脂を、かつ導体フィラ
ーとしてＡｇＰｄ合金、Ａｇ等よりなる粒子を使用す
る。封止樹脂５０は、メモリ１０とマイコン２０と回路
基板３０とのそれぞれの間隙に充填され、かつ硬化され
ることによって半導体装置を保護するための、例えばエ
ポキシ系の樹脂である。
【００１５】本発明に係る半導体装置の製造方法につい
て、図２（ａ）〜（ｄ）を参照して説明する。図２
（ａ）〜（ｄ）は、本発明に係る半導体装置の製造方法
を示す工程フロー図である。まず図２（ａ）において、
メモリ１０が有するチップ間接続用電極１１に球状のは
んだ４０を形成する。
て、図２（ａ）〜（ｄ）を参照して説明する。図２
（ａ）〜（ｄ）は、本発明に係る半導体装置の製造方法
を示す工程フロー図である。まず図２（ａ）において、
メモリ１０が有するチップ間接続用電極１１に球状のは
んだ４０を形成する。
【００１６】次に、図２（ｂ）において、マイコン２０
が有するチップ間接続用電極２１とメモリ１０が有する
チップ間接続用電極１１とを対向させて位置合わせした
後に、該メモリ１０をマイコン２０へ圧接する。更に、
例えば所定の条件によるリフロー、熱圧着等を使用し
て、はんだ４０を溶融させてその後に固化させることに
よって、チップ間接続用電極１１とチップ間接続用電極
２１とを接続する。このことによって、メモリ１０をマ
イコン２０へ実装する。
が有するチップ間接続用電極２１とメモリ１０が有する
チップ間接続用電極１１とを対向させて位置合わせした
後に、該メモリ１０をマイコン２０へ圧接する。更に、
例えば所定の条件によるリフロー、熱圧着等を使用し
て、はんだ４０を溶融させてその後に固化させることに
よって、チップ間接続用電極１１とチップ間接続用電極
２１とを接続する。このことによって、メモリ１０をマ
イコン２０へ実装する。
【００１７】次に、図２（ｃ）において、マイコン２０
が有するＡｕバンプ２２に導電性樹脂４１を供給する。
この場合には、例えば、いわゆる転写法を使用する。す
なわち、中央部に開口部を有する基板上へ一定の厚さで
塗布された導電性樹脂に、適当な治工具を使用して、マ
イコン２０の上において設けられたＡｕバンプ２２を押
し当てた後に引き上げる。このことによって、Ａｕバン
プ２２の凸部のみに、所定の厚さの導電性樹脂４１を付
着させる。
が有するＡｕバンプ２２に導電性樹脂４１を供給する。
この場合には、例えば、いわゆる転写法を使用する。す
なわち、中央部に開口部を有する基板上へ一定の厚さで
塗布された導電性樹脂に、適当な治工具を使用して、マ
イコン２０の上において設けられたＡｕバンプ２２を押
し当てた後に引き上げる。このことによって、Ａｕバン
プ２２の凸部のみに、所定の厚さの導電性樹脂４１を付
着させる。
【００１８】次に、図２（ｄ）において、メモリ１０が
実装されたマイコン２０が有するＡｕバンプ２２と、回
路基板３０が有するチップ用電極３１とを対向させて、
マイコン２０と回路基板３０とを位置合わせした後に、
該マイコン２０を回路基板３０へ圧接する。この場合に
は、メモリ１０は回路基板３０が有するキャビティ３４
へ収納される。更に、例えば１００℃の温度において１
時間加熱することによって、導電性樹脂４１を熱硬化さ
せる。このことによって、メモリ１０が実装されたマイ
コン２０を、回路基板３０へ実装する。導電性樹脂４１
を使用するので、Ａｕバンプ２２の高さが不均一なこと
によって該Ａｕバンプ２２とチップ用電極３１とが接触
せずに間隙が生じる場合においても、その間隙に導電性
樹脂４１が存在する。したがって、Ａｕバンプ２２とチ
ップ用電極３１との間におけるコンタクト不良を抑制で
きる。また、Ａｕバンプ２２が基体部と凸部とからな
り、かつ、導電性樹脂４１が該凸部のみに所定の厚さだ
け付着されるので、マイコン２０を回路基板３０へ圧接
した後に導電性樹脂４１がＡｕバンプ２２以外の部分へ
はみ出さない。したがって、Ａｕバンプ２２同士のショ
ートを防止できる。
実装されたマイコン２０が有するＡｕバンプ２２と、回
路基板３０が有するチップ用電極３１とを対向させて、
マイコン２０と回路基板３０とを位置合わせした後に、
該マイコン２０を回路基板３０へ圧接する。この場合に
は、メモリ１０は回路基板３０が有するキャビティ３４
へ収納される。更に、例えば１００℃の温度において１
時間加熱することによって、導電性樹脂４１を熱硬化さ
せる。このことによって、メモリ１０が実装されたマイ
コン２０を、回路基板３０へ実装する。導電性樹脂４１
を使用するので、Ａｕバンプ２２の高さが不均一なこと
によって該Ａｕバンプ２２とチップ用電極３１とが接触
せずに間隙が生じる場合においても、その間隙に導電性
樹脂４１が存在する。したがって、Ａｕバンプ２２とチ
ップ用電極３１との間におけるコンタクト不良を抑制で
きる。また、Ａｕバンプ２２が基体部と凸部とからな
り、かつ、導電性樹脂４１が該凸部のみに所定の厚さだ
け付着されるので、マイコン２０を回路基板３０へ圧接
した後に導電性樹脂４１がＡｕバンプ２２以外の部分へ
はみ出さない。したがって、Ａｕバンプ２２同士のショ
ートを防止できる。
【００１９】次に、回路基板３０における外部用電極３
２が形成されている方の側から貫通孔３５を通じて吸引
しながら、メモリ１０とマイコン２０と回路基板３０と
の間の間隙に封止樹脂を注入して充填する。更に、所定
の温度において該封止樹脂を硬化させることによって、
樹脂モールドする。このことによって、図１（ａ）に示
された半導体装置が得られる。貫通孔３５を通じて吸引
しながら、封止樹脂５０を注入するので、メモリ１０と
マイコン２０と回路基板３０との間の間隙に気泡が残る
ことなく、高い機密性を有する封止が可能になる。した
がって、高い信頼性を有する半導体装置を実現できる。
２が形成されている方の側から貫通孔３５を通じて吸引
しながら、メモリ１０とマイコン２０と回路基板３０と
の間の間隙に封止樹脂を注入して充填する。更に、所定
の温度において該封止樹脂を硬化させることによって、
樹脂モールドする。このことによって、図１（ａ）に示
された半導体装置が得られる。貫通孔３５を通じて吸引
しながら、封止樹脂５０を注入するので、メモリ１０と
マイコン２０と回路基板３０との間の間隙に気泡が残る
ことなく、高い機密性を有する封止が可能になる。した
がって、高い信頼性を有する半導体装置を実現できる。
【００２０】なお、以上の説明においては、マイコン２
０の上へ１個のメモリ１０を実装したが、複数個のメモ
リ１０を実装することも可能である。また、マイコン２
０へ形成された電極としてＡｕバンプ２２を使用した
が、基体部と凸部とを有する金属突起からなる電極であ
れば、該電極を使用できる。また、チップ間接続用電極
１１とチップ間接続用電極２１とを、はんだ４０を溶融
させた後に固化させることによって接続したが、他の導
電性物質を使用して接続してもよい。また、チップ間接
続用電極１１とチップ間接続用電極２１とを圧接した状
態において、マイコン２０上におけるメモリ１０の周囲
へ接着剤を塗布して硬化させてもよい。この場合には、
硬化後における接着剤の圧縮力によって、チップ間接続
用電極１１とチップ間接続用電極２１とが接続される。
更に、メモリ１０と該メモリ１０が実装されるためのマ
イコン２０とを組み合わせて使用したが、本発明は、半
導体チップからなるこれ以外の組合せに対しても適用で
きる。
０の上へ１個のメモリ１０を実装したが、複数個のメモ
リ１０を実装することも可能である。また、マイコン２
０へ形成された電極としてＡｕバンプ２２を使用した
が、基体部と凸部とを有する金属突起からなる電極であ
れば、該電極を使用できる。また、チップ間接続用電極
１１とチップ間接続用電極２１とを、はんだ４０を溶融
させた後に固化させることによって接続したが、他の導
電性物質を使用して接続してもよい。また、チップ間接
続用電極１１とチップ間接続用電極２１とを圧接した状
態において、マイコン２０上におけるメモリ１０の周囲
へ接着剤を塗布して硬化させてもよい。この場合には、
硬化後における接着剤の圧縮力によって、チップ間接続
用電極１１とチップ間接続用電極２１とが接続される。
更に、メモリ１０と該メモリ１０が実装されるためのマ
イコン２０とを組み合わせて使用したが、本発明は、半
導体チップからなるこれ以外の組合せに対しても適用で
きる。
【００２１】以上説明したように、本発明によれば、キ
ャビティ３４を有する回路基板３０へ、メモリ１０を実
装したマイコン２０を、該メモリ１０がキャビティ３４
へ収納されるように実装して半導体装置を構成する。し
たがって、異なる機能を有する半導体チップであるメモ
リ１０とマイコン２０とを組み合わせて半導体装置を構
成することによって、１チップ化のための開発期間及び
開発費用が不要になるので、半導体装置に対する多機能
化の要求に短期間かつ低コストで対応できる。また、メ
モリ１０とマイコン２０とを重ね合わせて実装するの
で、半導体装置が有する面積を小さくすることができ、
かつ、メモリ１０とマイコン２０との間における配線長
を短くすることができる。
ャビティ３４を有する回路基板３０へ、メモリ１０を実
装したマイコン２０を、該メモリ１０がキャビティ３４
へ収納されるように実装して半導体装置を構成する。し
たがって、異なる機能を有する半導体チップであるメモ
リ１０とマイコン２０とを組み合わせて半導体装置を構
成することによって、１チップ化のための開発期間及び
開発費用が不要になるので、半導体装置に対する多機能
化の要求に短期間かつ低コストで対応できる。また、メ
モリ１０とマイコン２０とを重ね合わせて実装するの
で、半導体装置が有する面積を小さくすることができ、
かつ、メモリ１０とマイコン２０との間における配線長
を短くすることができる。
【００２２】
【発明の効果】本発明に係る半導体装置によれば、半導
体装置に対する多機能化の要求に応じた第１の半導体チ
ップと第２の半導体チップとを使用するので、該多機能
化の要求に容易に対応できる。また、第１の半導体チッ
プと第２の半導体チップとを重ね合わせて回路基板へ実
装するので、半導体装置を小型化できる。また、第１の
半導体チップと第２の半導体チップとの間における配線
長を短くすることができるので、配線によるインピーダ
ンスの増大を抑制して半導体装置の動作を高速化でき
る。
体装置に対する多機能化の要求に応じた第１の半導体チ
ップと第２の半導体チップとを使用するので、該多機能
化の要求に容易に対応できる。また、第１の半導体チッ
プと第２の半導体チップとを重ね合わせて回路基板へ実
装するので、半導体装置を小型化できる。また、第１の
半導体チップと第２の半導体チップとの間における配線
長を短くすることができるので、配線によるインピーダ
ンスの増大を抑制して半導体装置の動作を高速化でき
る。
【図面の簡単な説明】
【図１】（ａ）は本発明に係る半導体装置の構成を示す
断面図、（ｂ）は（ａ）の部分拡大図である。
断面図、（ｂ）は（ａ）の部分拡大図である。
【図２】（ａ）〜（ｄ）は、図１に示された半導体装置
の工程フロー図である。
の工程フロー図である。
１０ メモリ（第１の半導体チップ） １１ チップ間接続用電極（第１の電極） ２０ マイコン（第２の半導体チップ） ２１ チップ間接続用電極（第２の電極） ２２ Ａｕバンプ（第３の電極） ３０ 回路基板 ３１ チップ用電極（第４の電極） ３２ 外部用電極 ３３ 内部配線 ３４ キャビティ ３５ 貫通孔 ４０ はんだ（第１の導電性物質） ４１ 導電性樹脂（第２の導電性物質） ５０ 封止樹脂
Claims (5)
- 【請求項１】 半導体装置であって、 複数の第１の電極を同一面において有する第１の半導体
チップと、 第１の導電性物質を介して前記第１の電極と各々接続さ
れるための第２の電極と、複数の第３の電極とを同一面
において有する第２の半導体チップと、 絶縁性基体からなり、一方の面において第２の導電性物
質を介して前記第３の電極に各々接続されるための第４
の電極と、他方の面において信号を前記半導体装置の外
部から受け取り又は外部へ供給するための複数の外部用
電極と、前記第４の電極と前記外部用電極との間を接続
するための内部配線と、前記第１の半導体チップを収納
するために前記一方の面において形成されたキャビティ
とを有する回路基板とを備えたことを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記第３の電極は、基体部と凸部とを有する金属突起を備
えたことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置であって、前
記回路基板は、前記キャビティを前記他方の面へ貫通さ
せるための貫通孔を更に備えたことを特徴とする半導体
装置。 - 【請求項４】 半導体装置の製造方法であって、 第１の半導体チップが有する複数の第１の電極と第２の
半導体チップが有する複数の第２の電極とを第１の導電
性物質を介して各々接続することによって、前記第１の
半導体チップを前記第２の半導体チップへ実装する工程
と、 絶縁性基体からなる回路基板の一方の面において形成さ
れたキャビティに前記第１の半導体チップを収納し、か
つ、前記第２の半導体チップが有する複数の第３の電極
と前記一方の面において前記回路基板が有する複数の第
４の電極とを第２の導電性物質を介して各々接続するこ
とによって、前記第１の半導体チップが実装された前記
第２の半導体チップを前記回路基板へ実装する工程と、 前記第２の半導体チップと前記第１の半導体チップと前
記回路基板との各々の間の間隙に封止樹脂を充填する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法で
あって、 前記封止樹脂を充填する工程は、前記キャビティを前記
回路基板における他方の面へ貫通させるための貫通孔を
通して該キャビティが有する領域を吸引しながら、前記
封止樹脂を注入する工程を備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011266A JPH11214611A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011266A JPH11214611A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214611A true JPH11214611A (ja) | 1999-08-06 |
Family
ID=11773169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011266A Pending JPH11214611A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214611A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073843A1 (fr) | 2000-03-29 | 2001-10-04 | Rohm Co., Ltd. | Dispositif semi-conducteur |
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| US6642611B2 (en) * | 1998-03-26 | 2003-11-04 | Kabushiki Kaisha Toshiba | Storage apparatus, card type storage apparatus, and electronic apparatus |
| US6777798B2 (en) | 2001-02-05 | 2004-08-17 | Renesas Technology Corp. | Stacked semiconductor device structure |
| KR100508261B1 (ko) * | 2000-10-04 | 2005-08-18 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2007059638A (ja) * | 2005-08-25 | 2007-03-08 | Nec Corp | 半導体装置およびその製造方法 |
| US7205646B2 (en) * | 2000-05-19 | 2007-04-17 | Megica Corporation | Electronic device and chip package |
| JP2010232659A (ja) * | 2009-03-25 | 2010-10-14 | Lsi Corp | ３次元エレクトロニクス・パッケージ |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| US8873245B2 (en) | 2010-06-29 | 2014-10-28 | Samsung Electronics Co., Ltd. | Embedded chip-on-chip package and package-on-package comprising same |
-
1998
- 1998-01-23 JP JP10011266A patent/JPH11214611A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405470B2 (en) | 1998-03-26 | 2008-07-29 | Kabushiki Kaisha Toshiba | Adaptable electronic storage apparatus |
| US7768111B2 (en) | 1998-03-26 | 2010-08-03 | Kabushiki Kaisha Toshiba | Card adapter for use with a storage apparatus |
| US6642611B2 (en) * | 1998-03-26 | 2003-11-04 | Kabushiki Kaisha Toshiba | Storage apparatus, card type storage apparatus, and electronic apparatus |
| US7659607B2 (en) | 1998-03-26 | 2010-02-09 | Kabushiki Kaisha Toshiba | Accessible electronic storage apparatus for use with support frame |
| US7489027B2 (en) | 1998-03-26 | 2009-02-10 | Kabushiki Kaisha Toshiba | Accessible electronic storage apparatus |
| US7411284B2 (en) | 1998-03-26 | 2008-08-12 | Kabushiki Kaisha Toshiba | Accessible electronic storage apparatus |
| US7019392B2 (en) | 1998-03-26 | 2006-03-28 | Kabushiki Kaisha Toshiba | Storage apparatus, card type storage apparatus, and electronic apparatus |
| EP1189280A4 (en) * | 2000-03-29 | 2005-03-02 | Rohm Co Ltd | SEMICONDUCTOR |
| WO2001073843A1 (fr) | 2000-03-29 | 2001-10-04 | Rohm Co., Ltd. | Dispositif semi-conducteur |
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| US8873245B2 (en) | 2010-06-29 | 2014-10-28 | Samsung Electronics Co., Ltd. | Embedded chip-on-chip package and package-on-package comprising same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |