JPH11220077A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH11220077A JPH11220077A JP10292164A JP29216498A JPH11220077A JP H11220077 A JPH11220077 A JP H11220077A JP 10292164 A JP10292164 A JP 10292164A JP 29216498 A JP29216498 A JP 29216498A JP H11220077 A JPH11220077 A JP H11220077A
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 薄型が可能でコプラナリティー、信頼性が高
い半導体パッケージを提供する。 【解決手段】オーバーコート構造の半導体パッケージ１
０の反りを抑制するため、配線基板１１の熱膨張係数を
αs 、ヤング率をＥs 、厚さをＨs 、樹脂層１３の熱膨
張係数をαr 、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値
Ｒが約０．６以上になるように設定する。このような構
成を採用することにより、半導体パッケージ１０に働く
応力を効果的に緩和することができ、半導体パッケージ
１０のコプラナリティーを向上することができる。
い半導体パッケージを提供する。 【解決手段】オーバーコート構造の半導体パッケージ１
０の反りを抑制するため、配線基板１１の熱膨張係数を
αs 、ヤング率をＥs 、厚さをＨs 、樹脂層１３の熱膨
張係数をαr 、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値
Ｒが約０．６以上になるように設定する。このような構
成を採用することにより、半導体パッケージ１０に働く
応力を効果的に緩和することができ、半導体パッケージ
１０のコプラナリティーを向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージな
どの半導体装置に関し、特に薄型で信頼性の高い半導体
パッケージに関する。
どの半導体装置に関し、特に薄型で信頼性の高い半導体
パッケージに関する。
【０００２】
【従来の技術】電子機器類のコンパクト化などに伴っ
て、各種の電子部品を電子機器に高密度で実装する技術
の開発が進められている。また、この電子部品の高密度
実装に当たっては、例えば半導体パッケージなどの電子
部品の小形化および薄型化が望まれている。これは、電
子機器のコンパクト化や高機能化を実現するためには、
半導体素子の集積度を向上するだけではなく、半導体素
子をパッケージングした半導体パッケージのコンパクト
化も要するからである。このような要求に対応するた
め、いろいろなタイプの薄型半導体パッケージが提案さ
れている。
て、各種の電子部品を電子機器に高密度で実装する技術
の開発が進められている。また、この電子部品の高密度
実装に当たっては、例えば半導体パッケージなどの電子
部品の小形化および薄型化が望まれている。これは、電
子機器のコンパクト化や高機能化を実現するためには、
半導体素子の集積度を向上するだけではなく、半導体素
子をパッケージングした半導体パッケージのコンパクト
化も要するからである。このような要求に対応するた
め、いろいろなタイプの薄型半導体パッケージが提案さ
れている。
【０００３】半導体素子を配線基板上に搭載する手法
は、フェースアップ型と、フェースダウン型（フリップ
チップ型）とに大別される。フェースアップ型の搭載
は、半導体素子の接続電極と、配線基板の接続電極とを
ボンディングワイヤにより接続する。そして、ボンディ
ングワイヤを含めて半導体素子を配線基板上でモールド
することにより半導体パッケージが形成される。 一方
フェースダウン型の搭載は、半導体素子の接続電極と、
配線基板の接続電極とを導電性バンプなどにより接続す
る。フリップチップ型の半導体パッケージには、半導体
素子の全体をモールドするオーバーコート型と、半導体
素子が露出したチップ露出型（ベアチップ）とがある。
後者の場合でも樹脂などにより、半導体素子と配線基板
との間隙を封止することが一般的である。フリップチッ
プ型の半導体パッケージは、フェースアップ型と比較す
るとパッケージの厚さを薄くできることから、最近では
ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を初め
として多用されている。ＣＳＰは例えばコンピュータ、
通信機器などに使われる高速・高機能の半導体パッケー
ジ、あるいは携帯型情報機器などで多く用いられてい
る。
は、フェースアップ型と、フェースダウン型（フリップ
チップ型）とに大別される。フェースアップ型の搭載
は、半導体素子の接続電極と、配線基板の接続電極とを
ボンディングワイヤにより接続する。そして、ボンディ
ングワイヤを含めて半導体素子を配線基板上でモールド
することにより半導体パッケージが形成される。 一方
フェースダウン型の搭載は、半導体素子の接続電極と、
配線基板の接続電極とを導電性バンプなどにより接続す
る。フリップチップ型の半導体パッケージには、半導体
素子の全体をモールドするオーバーコート型と、半導体
素子が露出したチップ露出型（ベアチップ）とがある。
後者の場合でも樹脂などにより、半導体素子と配線基板
との間隙を封止することが一般的である。フリップチッ
プ型の半導体パッケージは、フェースアップ型と比較す
るとパッケージの厚さを薄くできることから、最近では
ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を初め
として多用されている。ＣＳＰは例えばコンピュータ、
通信機器などに使われる高速・高機能の半導体パッケー
ジ、あるいは携帯型情報機器などで多く用いられてい
る。
【０００４】図１１は従来の半導体パッケージの構造を
概略的に示す図である。図１１に例示した半導体パッケ
ージ９０は、配線基板９１上に半導体素子９２をフェー
スダウン型に搭載したものである。半導体素子９２の接
続端子９２ａと配線基板９１に配設したパッド９３とは
導電性バンプ９４により接続されている。導電性バンプ
は例えば、半田、金などで構成される。また配線基板９
１と半導体素子９２との間隙はアンダーフィルと呼ばれ
る樹脂層９５により封止されている。ここでは半導体素
子９２の裏面が露出した構造の半導体パッケージを例示
しているが、半導体素子９２全体をモールド樹脂で被覆
すればオーバーコート構造の半導体パッケージとなる。
概略的に示す図である。図１１に例示した半導体パッケ
ージ９０は、配線基板９１上に半導体素子９２をフェー
スダウン型に搭載したものである。半導体素子９２の接
続端子９２ａと配線基板９１に配設したパッド９３とは
導電性バンプ９４により接続されている。導電性バンプ
は例えば、半田、金などで構成される。また配線基板９
１と半導体素子９２との間隙はアンダーフィルと呼ばれ
る樹脂層９５により封止されている。ここでは半導体素
子９２の裏面が露出した構造の半導体パッケージを例示
しているが、半導体素子９２全体をモールド樹脂で被覆
すればオーバーコート構造の半導体パッケージとなる。
【０００５】また配線基板９１の半導体素子搭載面の裏
面には、ボンディングパッド９３と接続した接続パッド
９６が配設され、この接続パッド９６上には半田ボール
９７が配設されている。このハンダボール９７と導電性
バンプ９４とは配線基板９１の内部配線で電気的導通が
とられている。
面には、ボンディングパッド９３と接続した接続パッド
９６が配設され、この接続パッド９６上には半田ボール
９７が配設されている。このハンダボール９７と導電性
バンプ９４とは配線基板９１の内部配線で電気的導通が
とられている。
【０００６】配線基板９１は、絶縁層としてガラスエポ
キシ系樹脂を用いたものである。配線基板９１としては
ここでは２層板を用いているが３層板以上の多層配線基
板を用いるようにしてもよい。また、半導体チップの裏
面（上面）には金属キャップやヒートシンクがつけられ
ることもある。
キシ系樹脂を用いたものである。配線基板９１としては
ここでは２層板を用いているが３層板以上の多層配線基
板を用いるようにしてもよい。また、半導体チップの裏
面（上面）には金属キャップやヒートシンクがつけられ
ることもある。
【０００７】また、半田ボール９７はいわゆるＢＧＡ
（ボール・グリッド・アレイ）型端子として配設されて
いる。なお、半田ボール９７を配設する接続端子９６は
配線基板のボンディングパッド９３と例えばスルーホー
ル、導電性樹脂からなる導電性ピラーなどにより層間接
続されている。
（ボール・グリッド・アレイ）型端子として配設されて
いる。なお、半田ボール９７を配設する接続端子９６は
配線基板のボンディングパッド９３と例えばスルーホー
ル、導電性樹脂からなる導電性ピラーなどにより層間接
続されている。
【０００８】図１２は樹脂層９５（アンダーフィル）を
形成する方法を説明するための図である。まず、半導体
素子９２の周辺にディスペンスノズル９９からエポキシ
系樹脂などの液状の樹脂９５ｉを供給する。樹脂の粘性
は必要に応じて選択、調整される。ディスペンスノズル
９９は、樹脂９５ｉがストックされているシリンジに取
付けられている。樹脂９５ｉは、配線基板９１と半導体
素子９２との間隙に毛細管現象により浸透していく（図
１２（ａ））。つまり、ディスペンスノズル９９から供
給された樹脂９５ｉは、配線基板９１上の周辺に滴下さ
れ（図１２（ｂ））、それが配線基板９１と半導体素子
９２との間隙に浸透して（図１２（ｃ））、アンダーフ
ィル５が形成される。
形成する方法を説明するための図である。まず、半導体
素子９２の周辺にディスペンスノズル９９からエポキシ
系樹脂などの液状の樹脂９５ｉを供給する。樹脂の粘性
は必要に応じて選択、調整される。ディスペンスノズル
９９は、樹脂９５ｉがストックされているシリンジに取
付けられている。樹脂９５ｉは、配線基板９１と半導体
素子９２との間隙に毛細管現象により浸透していく（図
１２（ａ））。つまり、ディスペンスノズル９９から供
給された樹脂９５ｉは、配線基板９１上の周辺に滴下さ
れ（図１２（ｂ））、それが配線基板９１と半導体素子
９２との間隙に浸透して（図１２（ｃ））、アンダーフ
ィル５が形成される。
【０００９】しかしながら、このような薄形の半導体パ
ッケージは、次のような問題を抱えている。すなわち、
半導体パッケージ全体の厚さを低減するために強度が犠
牲になり、半導体パッケージに反りなどの変形が生じや
すいという問題がある。
ッケージは、次のような問題を抱えている。すなわち、
半導体パッケージ全体の厚さを低減するために強度が犠
牲になり、半導体パッケージに反りなどの変形が生じや
すいという問題がある。
【００１０】半導体パッケージにこのような反りが生じ
ると、例えばＢＧＡを構成する接続端子９６、半田ボー
ル９７が同一平面上に並ばなくなるいわゆるコプラナリ
ティーの劣化を生じてしまう。したがって、半導体パッ
ケージを母基板などへの実装が不可能になったり、ある
いは実装後にも経時的に印加される熱負荷などのより接
続信頼性を維持することができないといった問題を生じ
てしまう。したがって、薄型の半導体パッケージを実際
に用いる場合には、いかに生産性の向上、信頼性の向上
という大きな課題を解決しなければならない。
ると、例えばＢＧＡを構成する接続端子９６、半田ボー
ル９７が同一平面上に並ばなくなるいわゆるコプラナリ
ティーの劣化を生じてしまう。したがって、半導体パッ
ケージを母基板などへの実装が不可能になったり、ある
いは実装後にも経時的に印加される熱負荷などのより接
続信頼性を維持することができないといった問題を生じ
てしまう。したがって、薄型の半導体パッケージを実際
に用いる場合には、いかに生産性の向上、信頼性の向上
という大きな課題を解決しなければならない。
【００１１】上述のようなフリップチップ型半導体パッ
ケージの製造工程において、樹脂層９５を形成する工程
では液状樹脂を１００℃〜１８０℃で熱硬化させる。こ
のため常温に戻す段階で半導体パッケージに反りが生じ
る。半導体素子の熱膨張係数と配線基板の熱膨張係数は
一般的に約一桁程度相違する。例えばシリコンからなる
半導体素子（チップ）の熱膨張係数は約３〜４ｐｐｍ／
Ｋであり、一方ＦＲ−４、ＦＲ−５、あるいはＢＴレジ
ンなど有機絶縁層をもつ配線基板の熱膨張係数は約１２
〜約２０ｐｐｍ／Ｋである。したがって熱負荷による変
形は配線基板の方が大きい。このため半導体素子９２が
引っ張られるような応力が生じ、この応力に起因して半
導体パッケージには反りが生じてしまう。
ケージの製造工程において、樹脂層９５を形成する工程
では液状樹脂を１００℃〜１８０℃で熱硬化させる。こ
のため常温に戻す段階で半導体パッケージに反りが生じ
る。半導体素子の熱膨張係数と配線基板の熱膨張係数は
一般的に約一桁程度相違する。例えばシリコンからなる
半導体素子（チップ）の熱膨張係数は約３〜４ｐｐｍ／
Ｋであり、一方ＦＲ−４、ＦＲ−５、あるいはＢＴレジ
ンなど有機絶縁層をもつ配線基板の熱膨張係数は約１２
〜約２０ｐｐｍ／Ｋである。したがって熱負荷による変
形は配線基板の方が大きい。このため半導体素子９２が
引っ張られるような応力が生じ、この応力に起因して半
導体パッケージには反りが生じてしまう。
【００１２】図１３Ａ、図１３Ｂ、図１３Ｃは半導体パ
ッケージにかかる応力を説明するための図である。ここ
では半導体パッケージの一般的な環境試験であるＴＣＴ
（Ｔｈｅｒｍａｌ Ｃｙｃｌｅ Ｔｅｓｔ）で観察され
たチップクラック、樹脂クラックのようすを模式的に示
した。
ッケージにかかる応力を説明するための図である。ここ
では半導体パッケージの一般的な環境試験であるＴＣＴ
（Ｔｈｅｒｍａｌ Ｃｙｃｌｅ Ｔｅｓｔ）で観察され
たチップクラック、樹脂クラックのようすを模式的に示
した。
【００１３】テストでは半導体パッケージは配線基板９
１が半導体素子９２より小さい、いわゆるＦａｎ−ｉｎ
ｔｙｐｅの半導体パッケージを用いた。
１が半導体素子９２より小さい、いわゆるＦａｎ−ｉｎ
ｔｙｐｅの半導体パッケージを用いた。
【００１４】配線基板９１上には半導体素子９２が搭載
され、配線基板９１と半導体素子との間隙には樹脂層９
５が充填されている。一般に、配線基板９１及び半導体
素子９２の厚さに比較してアンダーフィル樹脂層９５の
厚さはとても薄い。
され、配線基板９１と半導体素子との間隙には樹脂層９
５が充填されている。一般に、配線基板９１及び半導体
素子９２の厚さに比較してアンダーフィル樹脂層９５の
厚さはとても薄い。
【００１５】このような半導体パッケージに前述のよう
な熱負荷がかかると、半導体素子９２の裏面側に引張応
力が働き、この応力によりチップクラックが発生する
（図１３Ａ、図１３Ｂ）。また、チップ剛性が応力に耐
える場合でも、半導体素子と配線基板とを引きはがす方
向に働く応力により、樹脂層９５にフィレットクラック
が発生する（図１３Ｃ）。このようにいずれの場合でも
バイメタル構造による反りが発生する。
な熱負荷がかかると、半導体素子９２の裏面側に引張応
力が働き、この応力によりチップクラックが発生する
（図１３Ａ、図１３Ｂ）。また、チップ剛性が応力に耐
える場合でも、半導体素子と配線基板とを引きはがす方
向に働く応力により、樹脂層９５にフィレットクラック
が発生する（図１３Ｃ）。このようにいずれの場合でも
バイメタル構造による反りが発生する。
【００１６】アンダーフィル形成後の半導体パッケージ
の反りの変位は最大でも約１００μｍ以下、好ましくは
約８０μｍ以下に抑制することが望ましい。また半導体
パッケージの反りの変位は約５０〜７０μｍ以下に抑制
することがさらに好ましい。これは、アンダーフィル形
成後のハンダボール９７の取付けやキャップ取付けに支
障がないようにするため、またパッケージ・コプラナリ
ティ保証（通常最大１００μｍ）を満たすためである。
の反りの変位は最大でも約１００μｍ以下、好ましくは
約８０μｍ以下に抑制することが望ましい。また半導体
パッケージの反りの変位は約５０〜７０μｍ以下に抑制
することがさらに好ましい。これは、アンダーフィル形
成後のハンダボール９７の取付けやキャップ取付けに支
障がないようにするため、またパッケージ・コプラナリ
ティ保証（通常最大１００μｍ）を満たすためである。
【００１７】例えば、厚さ０．８ｍｍのＢＴを絶縁層と
して用いた多層配線基板の、２０ｍｍ角の半導体素子を
搭載した場合に生じる反りの変位のシミュレーション結
果は、チップ厚０．３ｍｍの場合約８９μｍ、チップ厚
０．４５ｍｍでは約７７μｍ、チップ厚０．６２５ｍｍ
では約６２μｍである。
して用いた多層配線基板の、２０ｍｍ角の半導体素子を
搭載した場合に生じる反りの変位のシミュレーション結
果は、チップ厚０．３ｍｍの場合約８９μｍ、チップ厚
０．４５ｍｍでは約７７μｍ、チップ厚０．６２５ｍｍ
では約６２μｍである。
【００１８】寸法公差を考慮すれば、約２０μｍ程度の
余裕が必要である。このため、標準的なフリップチップ
用のチップ（厚さ約０．３〜０．６２５ｍｍ）では反り
が大きすぎて、十分な精度を確保することができない。
余裕が必要である。このため、標準的なフリップチップ
用のチップ（厚さ約０．３〜０．６２５ｍｍ）では反り
が大きすぎて、十分な精度を確保することができない。
【００１９】上述した半導体パッケージのコプラナリテ
ィーの計算は以下のような条件で行った。すなわち、半
導体素子の熱膨張係数αｃを３．５［ｐｐｍ／Ｋ］を、
半導体素子の弾性率を１６６［ＧＰａ］、樹脂層（アン
ダーフィル）の熱膨張係数を２６［ｐｐｍ／Ｋ］、樹脂
層（アンダーフィル）の弾性率を１０［ＧＰａ］、配線
基板の熱膨張係数を１４．６［ｐｐｍ／Ｋ］、配線基板
の弾性率を２４［ＧＰａ］、硬化温度（１５０℃）と室
温（２５℃）温度差ΔＴを１２５℃とした。
ィーの計算は以下のような条件で行った。すなわち、半
導体素子の熱膨張係数αｃを３．５［ｐｐｍ／Ｋ］を、
半導体素子の弾性率を１６６［ＧＰａ］、樹脂層（アン
ダーフィル）の熱膨張係数を２６［ｐｐｍ／Ｋ］、樹脂
層（アンダーフィル）の弾性率を１０［ＧＰａ］、配線
基板の熱膨張係数を１４．６［ｐｐｍ／Ｋ］、配線基板
の弾性率を２４［ＧＰａ］、硬化温度（１５０℃）と室
温（２５℃）温度差ΔＴを１２５℃とした。
【００２０】まず、曲率半径ρを下記にように求めた。
図１５は多層の複合はりの撓みについて説明するための
図であるｔはｔ（ｉ＋１）〜ｔｉの間の座標であり、半
導体パッケージの厚さ方向の変位に対応している。ここ
では、 ｔ１：オーバーコートの樹脂層の表面（ｔ１＝０）、 ｔ２：オーバーコートの樹脂層と半導体素子との境界、 ｔ３：半導体素子とアンダーフィルの樹脂層との境界、 ｔ４：アンダーフィルの樹脂層と配線基板との境界、 ｔ５：配線基板の下面、 とした。また、αｉは層ｉの熱膨張係数、Ｅｉは層ｉの
弾性率、σｉは層ｉが受ける熱ストレス、εｉは層ｉの
熱歪（変位）、（ｔ−δ）／ρはｉ層の撓みによる歪み
（変位）、δｉは中立線の座標、ρは曲率半径、であ
る。
図１５は多層の複合はりの撓みについて説明するための
図であるｔはｔ（ｉ＋１）〜ｔｉの間の座標であり、半
導体パッケージの厚さ方向の変位に対応している。ここ
では、 ｔ１：オーバーコートの樹脂層の表面（ｔ１＝０）、 ｔ２：オーバーコートの樹脂層と半導体素子との境界、 ｔ３：半導体素子とアンダーフィルの樹脂層との境界、 ｔ４：アンダーフィルの樹脂層と配線基板との境界、 ｔ５：配線基板の下面、 とした。また、αｉは層ｉの熱膨張係数、Ｅｉは層ｉの
弾性率、σｉは層ｉが受ける熱ストレス、εｉは層ｉの
熱歪（変位）、（ｔ−δ）／ρはｉ層の撓みによる歪み
（変位）、δｉは中立線の座標、ρは曲率半径、であ
る。
【００２１】このとき、σｉ、εｉは以下のように表す
ことができる。
ことができる。
【００２２】
【数１】
【数２】 中立線δと曲率半径ρとは、それぞれ δ＝（Ｔ／Ｓ） ρ＝（Ｕ／Ｓ） である。
【００２３】したがって、Ｓ、Ｔ、Ｕはそれぞれ以下の
ようになる。
ようになる。
【００２４】
【数３】
【数４】
【数５】 となる。
【００２５】以上より半導体パッケージのコプラナリテ
ィーは、半導体素子の１辺の長さをＬとすれば、 ρ−ρｃｏｓ（Ｌ／ρ／２） となる。
ィーは、半導体素子の１辺の長さをＬとすれば、 ρ−ρｃｏｓ（Ｌ／ρ／２） となる。
【００２６】
【発明が解決しようとする課題】このように半導体パッ
ケージの構成要素の熱膨張率の差異に起因して、半導体
素子の破壊、剥離や、アンダーフィルの破壊、剥離、あ
るいは半導体パッケージのコプラナリティーの低下とい
う問題が生じている。このような問題点は、半導体パッ
ケージの薄型化にともなって特に大きな問題となってい
る。
ケージの構成要素の熱膨張率の差異に起因して、半導体
素子の破壊、剥離や、アンダーフィルの破壊、剥離、あ
るいは半導体パッケージのコプラナリティーの低下とい
う問題が生じている。このような問題点は、半導体パッ
ケージの薄型化にともなって特に大きな問題となってい
る。
【００２７】フリップチップ型の半導体パッケージのも
う一つの問題点は、半導体素子の放熱パスの確保が困難
ことである。半導体素子を配線基板上にフェースアップ
に搭載した場合、半導体素子の背面（集積回路形成面の
反対側の面）は配線基板のダイパッド上に接続される。
このため半導体素子からの放熱は、配線基板側に逃がす
ことができる。これに対してフリップチップ型の半導体
パッケージの場合には、半導体素子の熱を配線基板側に
逃がすことが困難である。これは、半導体素子と配線基
板とは微小な導電性バンプにより行われていることと、
半導体素子と配線基板との間隙には熱伝導率の小さな樹
脂が充填されるためである。
う一つの問題点は、半導体素子の放熱パスの確保が困難
ことである。半導体素子を配線基板上にフェースアップ
に搭載した場合、半導体素子の背面（集積回路形成面の
反対側の面）は配線基板のダイパッド上に接続される。
このため半導体素子からの放熱は、配線基板側に逃がす
ことができる。これに対してフリップチップ型の半導体
パッケージの場合には、半導体素子の熱を配線基板側に
逃がすことが困難である。これは、半導体素子と配線基
板とは微小な導電性バンプにより行われていることと、
半導体素子と配線基板との間隙には熱伝導率の小さな樹
脂が充填されるためである。
【００２８】したがって、高密度実装に適したフリップ
チップ型の半導体パッケージにおいて、半導体素子の放
熱効率を向上する技術の確立が求められている。
チップ型の半導体パッケージにおいて、半導体素子の放
熱効率を向上する技術の確立が求められている。
【００２９】
【課題を解決するための手段】本発明はこのような問題
を解決するためになされたものである。すなわち本発明
は、薄く、コンパクトで、かつ信頼性の高い半導体パッ
ケージを提供することを目的とする。また本発明は接続
信頼性の高い薄型の半導体パッケージを提供することを
目的とする。さらに本発明は、高密度実装に適した構造
を有する半導体パッケージを提供することを目的とす
る。
を解決するためになされたものである。すなわち本発明
は、薄く、コンパクトで、かつ信頼性の高い半導体パッ
ケージを提供することを目的とする。また本発明は接続
信頼性の高い薄型の半導体パッケージを提供することを
目的とする。さらに本発明は、高密度実装に適した構造
を有する半導体パッケージを提供することを目的とす
る。
【００３０】このような課題を解決するため、本発明の
半導体装置は以下に説明するような構成を採用してい
る。なお本発明の半導体装置の形態としては、例えば半
導体パッケージ（ＣＳＰを含む）、ＭＣＭ（マルチチッ
プモジュール）などをあげることができる。
半導体装置は以下に説明するような構成を採用してい
る。なお本発明の半導体装置の形態としては、例えば半
導体パッケージ（ＣＳＰを含む）、ＭＣＭ（マルチチッ
プモジュール）などをあげることができる。
【００３１】本発明の第１のアスペクトは、第１の接続
パッドが配設された第１の領域とその周囲の第２の領域
を有する第１の面と第２の面とを有する配線基板と、接
続端子が配設された第１の面と第２の面とを有し、前記
配線基板の前記第１の面の前記第１の領域にフェースダ
ウン型に搭載された半導体素子と、前記第１の配線基板
の第１の接続パッドと前記半導体素子の接続端子とを接
続する導電性バンプと、前記半導体素子の前記第２の面
が露出するように、かつ前記半導体素子の側面が覆われ
るように、かつ前記半導体素子と前記配線基板との間隙
とを充填するように配設された封止樹脂層と、を具備し
た半導体装置である。
パッドが配設された第１の領域とその周囲の第２の領域
を有する第１の面と第２の面とを有する配線基板と、接
続端子が配設された第１の面と第２の面とを有し、前記
配線基板の前記第１の面の前記第１の領域にフェースダ
ウン型に搭載された半導体素子と、前記第１の配線基板
の第１の接続パッドと前記半導体素子の接続端子とを接
続する導電性バンプと、前記半導体素子の前記第２の面
が露出するように、かつ前記半導体素子の側面が覆われ
るように、かつ前記半導体素子と前記配線基板との間隙
とを充填するように配設された封止樹脂層と、を具備し
た半導体装置である。
【００３２】本発明の半導体装置において、前記封止樹
脂層は、前記配線基板の前記第１の面と実質的に平行な
第１の面を有するとともに、前記封止樹脂層の前記第１
の面と前記半導体素子の前記第２の面とは実質的に同一
平面上にあるように配設するようにしてもよい。また前
記封止樹脂層は、その端面を傾斜させるとともに、前記
配線基板の前記第１の面は前記封止樹脂層の前記第１の
面よりも大きくするようにしてもよい。また前記封止樹
脂層は前記配線基板の前記第１の面の前記第２の領域を
実質的に覆うように配設するようにしてもよい。
脂層は、前記配線基板の前記第１の面と実質的に平行な
第１の面を有するとともに、前記封止樹脂層の前記第１
の面と前記半導体素子の前記第２の面とは実質的に同一
平面上にあるように配設するようにしてもよい。また前
記封止樹脂層は、その端面を傾斜させるとともに、前記
配線基板の前記第１の面は前記封止樹脂層の前記第１の
面よりも大きくするようにしてもよい。また前記封止樹
脂層は前記配線基板の前記第１の面の前記第２の領域を
実質的に覆うように配設するようにしてもよい。
【００３３】本発明の半導体装置において、前記半導体
素子の前記第２の面上にメタルプレートをさらに具備す
るようにしてもよい。このような構成を配設することに
より半導体素子の放熱パスを確保することができる。し
たがって半導体装置の信頼性を向上することができる。
さらに半導体装置にかかる熱負荷を軽減することができ
る。したがって、半導体素子、封止樹脂層、配線基板等
の構成要素の熱膨張率の差等に起因して半導体装置に生
じる応力を緩和することができる。このため薄型で高寸
法精度の半導体装置を提供することができる。
素子の前記第２の面上にメタルプレートをさらに具備す
るようにしてもよい。このような構成を配設することに
より半導体素子の放熱パスを確保することができる。し
たがって半導体装置の信頼性を向上することができる。
さらに半導体装置にかかる熱負荷を軽減することができ
る。したがって、半導体素子、封止樹脂層、配線基板等
の構成要素の熱膨張率の差等に起因して半導体装置に生
じる応力を緩和することができる。このため薄型で高寸
法精度の半導体装置を提供することができる。
【００３４】前記メタルプレートと前記半導体素子の前
記第２の面とは導電性樹脂により接合することが好まし
い。導電性樹脂は熱伝導率が高いため、半導体素子の熱
を効果的に外部に放出することができる。
記第２の面とは導電性樹脂により接合することが好まし
い。導電性樹脂は熱伝導率が高いため、半導体素子の熱
を効果的に外部に放出することができる。
【００３５】また前記封止樹脂層は少なくとも前記メタ
ルプレートの側面を覆うように配設するようにしてもよ
い。すなわち前記封止樹脂により、前記メタルプレート
を固定するようにしてもよい。この場合前記封止樹脂は
メタルプレートが露出するように配設することが、放熱
パスの確保の観点から好ましい。
ルプレートの側面を覆うように配設するようにしてもよ
い。すなわち前記封止樹脂により、前記メタルプレート
を固定するようにしてもよい。この場合前記封止樹脂は
メタルプレートが露出するように配設することが、放熱
パスの確保の観点から好ましい。
【００３６】なお半導体素子の第２の面にはメタルプレ
ートだけでなく、例えば放熱フィンのついた放熱板を配
設するようにしてもよい。
ートだけでなく、例えば放熱フィンのついた放熱板を配
設するようにしてもよい。
【００３７】本発明の第２のアスペクトは、第１の接続
パッドが配設された第１の面と第２の面とを有する配線
基板と、接続端子が配設された第１の面と第２の面とを
有し、前記配線基板の第１の面にフェースダウン型に搭
載された半導体素子と、前記第１の配線基板の第１の接
続パッドと前記半導体素子の接続端子とを接続する導電
性バンプと、前記配線基板の第１の面に、前記半導体素
子を封止するように配設された樹脂層とを具備した半導
体装置の製造方法において、前記配線基板の熱膨張係数
をαs 、ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱
膨張係数をαr、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が約
０．６以上であることを特徴とする。
パッドが配設された第１の面と第２の面とを有する配線
基板と、接続端子が配設された第１の面と第２の面とを
有し、前記配線基板の第１の面にフェースダウン型に搭
載された半導体素子と、前記第１の配線基板の第１の接
続パッドと前記半導体素子の接続端子とを接続する導電
性バンプと、前記配線基板の第１の面に、前記半導体素
子を封止するように配設された樹脂層とを具備した半導
体装置の製造方法において、前記配線基板の熱膨張係数
をαs 、ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱
膨張係数をαr、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が約
０．６以上であることを特徴とする。
【００３８】前記半導体素子の熱膨張係数をαc 、ヤン
グ率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅ
s ）が約１．５以上であるようにしてもよい。
グ率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・Ｅ
s ）が約１．５以上であるようにしてもよい。
【００３９】発明者らは、配線基板の熱膨張係数αs 、
ヤング率Ｅs 、厚さＨs 、前記樹脂層の熱膨張係数αr
、ヤング率Ｅr 、厚さＨr を制御することにより、半
導体装置に働く応力を効果的に緩和することができるこ
とを見出だした。本発明は発明者の見出だしたこのよう
な知見に基づいてなされたものである。
ヤング率Ｅs 、厚さＨs 、前記樹脂層の熱膨張係数αr
、ヤング率Ｅr 、厚さＨr を制御することにより、半
導体装置に働く応力を効果的に緩和することができるこ
とを見出だした。本発明は発明者の見出だしたこのよう
な知見に基づいてなされたものである。
【００４０】すなわち、配線基板の熱膨張係数をαs 、
ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱膨張係数
をαr 、ヤング率をＥr 、厚さをＨr としたとき、（α
r ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値が約０．
６以上になるように各パラメータを設定することによ
り、変形が小さくコプラナリティーの高い半導体装置を
得ることができる。また本発明の半導体装置を母基板な
どに実装する際の信頼性も向上することができる。
ヤング率をＥs 、厚さをＨs 、前記樹脂層の熱膨張係数
をαr 、ヤング率をＥr 、厚さをＨr としたとき、（α
r ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値が約０．
６以上になるように各パラメータを設定することによ
り、変形が小さくコプラナリティーの高い半導体装置を
得ることができる。また本発明の半導体装置を母基板な
どに実装する際の信頼性も向上することができる。
【００４１】なお、一般に半導体素子と配線基板との間
に充填される樹脂層（アンダーフィル）の厚さは極めて
薄い（例えば約０．２ｍｍ以下）。このため、この部分
の半導体装置全体のゆがみに対する影響は非常に小さ
い。したがって前記樹脂層の厚さＨr は半導体素子の第
２の面上に配設された樹脂層の厚さとして設定してい
る。
に充填される樹脂層（アンダーフィル）の厚さは極めて
薄い（例えば約０．２ｍｍ以下）。このため、この部分
の半導体装置全体のゆがみに対する影響は非常に小さ
い。したがって前記樹脂層の厚さＨr は半導体素子の第
２の面上に配設された樹脂層の厚さとして設定してい
る。
【００４２】またアンダーフィルとして配設する樹脂層
と、半導体素子全体を封止する樹脂層とを、異なる材料
により構成するようにしてもよい。例えば、前記封止樹
脂を前記配線基板と前記半導体素子との間に充填された
第１の部分と、前記半導体素子の前記第２の面の上側か
ら前記半導体素子を覆う第２の部分とにわけて、前記第
１の部分を前記第２の部分よりもヤング率の小さな樹脂
材料を用いて構成するようにしてもよい。このような構
成を採用することにより、導電性バンプの周囲に柔らか
い樹脂を配設することができ、導電性バンプの変形、破
断などを防止することができる。したがって、信頼性、
生産性の高い半導体装置を提供することができる。
と、半導体素子全体を封止する樹脂層とを、異なる材料
により構成するようにしてもよい。例えば、前記封止樹
脂を前記配線基板と前記半導体素子との間に充填された
第１の部分と、前記半導体素子の前記第２の面の上側か
ら前記半導体素子を覆う第２の部分とにわけて、前記第
１の部分を前記第２の部分よりもヤング率の小さな樹脂
材料を用いて構成するようにしてもよい。このような構
成を採用することにより、導電性バンプの周囲に柔らか
い樹脂を配設することができ、導電性バンプの変形、破
断などを防止することができる。したがって、信頼性、
生産性の高い半導体装置を提供することができる。
【００４３】本発明の第３のアスペクトは、第１の面に
第１の接続パッドを有する配線基板上に、第１の面に接
続端子が配設された半導体素子をフェースダウン型に搭
載する工程と、前記半導体素子が封止されるように前記
配線基板の第１の面に樹脂層を形成する工程とを具備し
た半導体装置の製造方法において、前記配線基板の熱膨
張係数αs 、ヤング率Ｅs 、厚さＨs 、前記樹脂層の熱
膨張係数αr 、ヤング率Ｅr 、厚さＨr を、（αr ・Ｅ
r ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が約０．６以上とな
るように設定するものである。
第１の接続パッドを有する配線基板上に、第１の面に接
続端子が配設された半導体素子をフェースダウン型に搭
載する工程と、前記半導体素子が封止されるように前記
配線基板の第１の面に樹脂層を形成する工程とを具備し
た半導体装置の製造方法において、前記配線基板の熱膨
張係数αs 、ヤング率Ｅs 、厚さＨs 、前記樹脂層の熱
膨張係数αr 、ヤング率Ｅr 、厚さＨr を、（αr ・Ｅ
r ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が約０．６以上とな
るように設定するものである。
【００４４】前記樹脂層の形成工程は、キャビティー内
の半導体素子を搭載した配線基板をセットし、樹脂を供
給して硬化させるトランスファーモールド法などにより
行うようにしてもよい。またこの場合、前記樹脂層は加
圧して状態で供給するとともに、加熱して硬化させるよ
うにしてもよい。
の半導体素子を搭載した配線基板をセットし、樹脂を供
給して硬化させるトランスファーモールド法などにより
行うようにしてもよい。またこの場合、前記樹脂層は加
圧して状態で供給するとともに、加熱して硬化させるよ
うにしてもよい。
【００４５】さらに、溶融粘度の低い樹脂、例えばエポ
キシ系の樹脂、のタブレットを用いて、トランスファー
モールド法により前記樹脂層を形成するようにしてもよ
い。本発明の半導体装置は、半導体素子の導電性バンプ
が形成された第１の面と配線基板の主面との隙間を埋め
る第１の樹脂層と半導体素子の少なくとも周辺に接し、
かつ前記半導体素子を囲むように形成された第２の樹脂
層とからなる樹脂封止体を備えるようにしてもよい。
キシ系の樹脂、のタブレットを用いて、トランスファー
モールド法により前記樹脂層を形成するようにしてもよ
い。本発明の半導体装置は、半導体素子の導電性バンプ
が形成された第１の面と配線基板の主面との隙間を埋め
る第１の樹脂層と半導体素子の少なくとも周辺に接し、
かつ前記半導体素子を囲むように形成された第２の樹脂
層とからなる樹脂封止体を備えるようにしてもよい。
【００４６】本発明の半導体装置は、導電性バンプを有
する少なくとも１つの半導体素子と、前記半導体素子が
その主面と前記導電性バンプを介して電気的に接続され
た配線基板と、前記配線基板の前記主面に形成された封
止樹脂とを備え、前記封止樹脂は、前記半導体素子の導
電性バンプが形成された第１の面と前記配線基板の前記
主面との隙間を埋める第１の樹脂層と前記半導体素子の
少なくとも周辺に接し、かつ前記半導体素子を囲むよう
に形成された第２の樹脂層とから構成するようにしても
よい。
する少なくとも１つの半導体素子と、前記半導体素子が
その主面と前記導電性バンプを介して電気的に接続され
た配線基板と、前記配線基板の前記主面に形成された封
止樹脂とを備え、前記封止樹脂は、前記半導体素子の導
電性バンプが形成された第１の面と前記配線基板の前記
主面との隙間を埋める第１の樹脂層と前記半導体素子の
少なくとも周辺に接し、かつ前記半導体素子を囲むよう
に形成された第２の樹脂層とから構成するようにしても
よい。
【００４７】また、本発明の半導体装置の製造方法は、
前記フリップチップ型半導体装置を製造する方法におい
て、成形金型のキャビィ内に収容された配線基板とその
上に接続された半導体素子との間隙及びその外周に液状
樹脂をトランスファ方式や射出成型方式などにより加圧
注入し、これを硬化することにより前記封止樹脂を形成
するようにしてもよい。
前記フリップチップ型半導体装置を製造する方法におい
て、成形金型のキャビィ内に収容された配線基板とその
上に接続された半導体素子との間隙及びその外周に液状
樹脂をトランスファ方式や射出成型方式などにより加圧
注入し、これを硬化することにより前記封止樹脂を形成
するようにしてもよい。
【００４８】なお本発明は各種の半導体装置に適用する
ことができる。例えば本発明の半導体装置は半導体パッ
ケージ、ＣＳＰ、ＭＣＭ（マルチチップモジュール）を
含むものとする。また搭載する半導体素子としては、Ｃ
ＰＵ、ＤＳＰ、各種メモリ素子、あるいはこれらの複合
素子などをあげることができる。また配線基板に搭載す
る半導体素子は複数でもよく、チップコンデンサ、抵抗
などの受動素子と混載するようにしてもよい。
ことができる。例えば本発明の半導体装置は半導体パッ
ケージ、ＣＳＰ、ＭＣＭ（マルチチップモジュール）を
含むものとする。また搭載する半導体素子としては、Ｃ
ＰＵ、ＤＳＰ、各種メモリ素子、あるいはこれらの複合
素子などをあげることができる。また配線基板に搭載す
る半導体素子は複数でもよく、チップコンデンサ、抵抗
などの受動素子と混載するようにしてもよい。
【００４９】
【発明の実施の形態】（実施形態１）図１は本発明の半
導体パッケージの構成の例を概略的に示す図である。
導体パッケージの構成の例を概略的に示す図である。
【００５０】この半導体パッケージ１０は、第１の面と
第２の面に配線層を有する配線基板１１と、配線基板１
１の第１の面に搭載された半導体素子１２と、前記配線
基板１１の半導体素子１２を搭載した側の面に配設さ
れ、前記半導体素子１２を封止する樹脂からなるモール
ド層１３とを具備している。このモールド層１３は半導
体素子１２の背面が露出するように配設されている。
第２の面に配線層を有する配線基板１１と、配線基板１
１の第１の面に搭載された半導体素子１２と、前記配線
基板１１の半導体素子１２を搭載した側の面に配設さ
れ、前記半導体素子１２を封止する樹脂からなるモール
ド層１３とを具備している。このモールド層１３は半導
体素子１２の背面が露出するように配設されている。
【００５１】半導体素子１２は配線基板１１上にフェー
スダウン型に搭載されている。すなわち、半導体素子１
２の接続端子１４と、配線基板の配線パターンの一部と
して配設された接続パッド１５との間に導電性バンプ１
６が配設されている。この導電性バンプ１６は例えばは
んだや金などから構成するようにしればよい。この導電
性バンプ１６により半導体素子１２は配線基板１１と電
気的、機械的に接続されている。
スダウン型に搭載されている。すなわち、半導体素子１
２の接続端子１４と、配線基板の配線パターンの一部と
して配設された接続パッド１５との間に導電性バンプ１
６が配設されている。この導電性バンプ１６は例えばは
んだや金などから構成するようにしればよい。この導電
性バンプ１６により半導体素子１２は配線基板１１と電
気的、機械的に接続されている。
【００５２】一方、配線基板１１の第２の面には接続端
子１７が配設され、この接続端子１７上には半田ボール
１８がアレイ状に配設されている。すなわちこの半導体
パッケージ１０はＢＧＡタイプの半導体パッケージであ
る。なお、配線基板１１の接続端子１５と１７とは例え
ばスルーホール、導電性ピラーなどにより層間接続され
ている。
子１７が配設され、この接続端子１７上には半田ボール
１８がアレイ状に配設されている。すなわちこの半導体
パッケージ１０はＢＧＡタイプの半導体パッケージであ
る。なお、配線基板１１の接続端子１５と１７とは例え
ばスルーホール、導電性ピラーなどにより層間接続され
ている。
【００５３】ここで、配線基板１１は、たとえばガラス
クロスを基材とし、ＢＴ（ビスマレイミド・トリアジ
ン）樹脂やエポキシ樹脂などの有機材料を含浸して硬化
させた樹脂ポリマーを絶縁層として採用したものであ
る。また、モールド層１３は例えばエポキシ系樹脂ポリ
マーにより構成されている。
クロスを基材とし、ＢＴ（ビスマレイミド・トリアジ
ン）樹脂やエポキシ樹脂などの有機材料を含浸して硬化
させた樹脂ポリマーを絶縁層として採用したものであ
る。また、モールド層１３は例えばエポキシ系樹脂ポリ
マーにより構成されている。
【００５４】図１４は図１に例示した本発明の半導体パ
ッケージ１０をマザーボードに搭載した電子装置の構成
を概略的に示す図である。本発明の半導体パッケージで
は、小型、薄型でコプラナリティーも高い。このため実
装密度を向上するとともに、電子装置全体の信頼性を向
上することができる。
ッケージ１０をマザーボードに搭載した電子装置の構成
を概略的に示す図である。本発明の半導体パッケージで
は、小型、薄型でコプラナリティーも高い。このため実
装密度を向上するとともに、電子装置全体の信頼性を向
上することができる。
【００５５】図２は本発明の半導体パッケージの構成の
別の例を概略的に示す図である。この半導体パッケージ
では、配線基板１１と半導体素子１２との間隙にはモー
ルド層１３を構成する樹脂よりもヤング率の小さな樹脂
からなるアンダーフィル１９が充填されている。
別の例を概略的に示す図である。この半導体パッケージ
では、配線基板１１と半導体素子１２との間隙にはモー
ルド層１３を構成する樹脂よりもヤング率の小さな樹脂
からなるアンダーフィル１９が充填されている。
【００５６】このような構成を採用することにより、導
電性バンプ１６の周囲に比較的柔らかい樹脂を配設する
ことができる。これにより導電性バンプ１６に働く応力
を緩和することができ、配線基板１１と半導体素子１２
との接続の信頼性を向上することができる。
電性バンプ１６の周囲に比較的柔らかい樹脂を配設する
ことができる。これにより導電性バンプ１６に働く応力
を緩和することができ、配線基板１１と半導体素子１２
との接続の信頼性を向上することができる。
【００５７】本発明の半導体パッケージを上述のように
構成したところ、配線基板１１の平坦性が良好であっ
た。したがって、例えば母基板などに搭載するに当たっ
て、ボール・グリッド・アレイ型に配設された接続端子
１７のコプラナリティもよく、信頼性の高い接続を行う
ことができた。
構成したところ、配線基板１１の平坦性が良好であっ
た。したがって、例えば母基板などに搭載するに当たっ
て、ボール・グリッド・アレイ型に配設された接続端子
１７のコプラナリティもよく、信頼性の高い接続を行う
ことができた。
【００５８】図３は本発明の半導体パッケージの構造の
別の例を概略的に示す図である。
別の例を概略的に示す図である。
【００５９】この半導体パッケージは、図１、図２に例
示した本発明の半導体パッケージの変形例である。
示した本発明の半導体パッケージの変形例である。
【００６０】この半導体パッケージにおいては、半導体
素子１２の集積回路形成面の裏面にメタルプレート２０
を配設している。このメタルプレートは例えばＣｕ、４
２アロイ、ＳＵＳ、Ｔｉ、Ｆｅ、Ｎｉおよびこれらを主
体とした合金材料などからなる導電性材料から構成され
ている。そして、このメタルプレート２０は半導体素子
１２の裏面にフィラーを分散させた接着層２１により接
着されている。接着層としては、フィラーとして銀を用
いたものが好適であり、銀の充填密度が高いもののほう
がより好ましい。例えばＳＧ−２１０５Ｓ（Ａｂｌｅｓ
ｔｉｃｋ社製）、ＤＭ４０３０ＨＫ（Ｄｉｅｍａｔ社
製）などを用いるようにしてもよい。銀以外のフィラー
の材料としては、例えば水酸化アルミニウム、アルミ
ナ、シリコンカーバイド、シリカ等をあげることができ
る。
素子１２の集積回路形成面の裏面にメタルプレート２０
を配設している。このメタルプレートは例えばＣｕ、４
２アロイ、ＳＵＳ、Ｔｉ、Ｆｅ、Ｎｉおよびこれらを主
体とした合金材料などからなる導電性材料から構成され
ている。そして、このメタルプレート２０は半導体素子
１２の裏面にフィラーを分散させた接着層２１により接
着されている。接着層としては、フィラーとして銀を用
いたものが好適であり、銀の充填密度が高いもののほう
がより好ましい。例えばＳＧ−２１０５Ｓ（Ａｂｌｅｓ
ｔｉｃｋ社製）、ＤＭ４０３０ＨＫ（Ｄｉｅｍａｔ社
製）などを用いるようにしてもよい。銀以外のフィラー
の材料としては、例えば水酸化アルミニウム、アルミ
ナ、シリコンカーバイド、シリカ等をあげることができ
る。
【００６１】このような構成を採用することにより、本
発明の半導体パッケージは変形を小さくし、平坦性を極
めて高くすることができると同時に、このメタルプレー
ト２０により半導体素子１２の動作による発熱を効果的
に放散することができる。したがって、信頼性の高い半
導体パッケージを提供することができる。さらに、ＥＭ
Ｉなど半導体パッケージ外から飛来する電磁ノイズをメ
タルプレート２１により低減することができる。この場
合、メタルプレート２１を接地電位に維持するような手
段をさらに設けるようにしてもよい。
発明の半導体パッケージは変形を小さくし、平坦性を極
めて高くすることができると同時に、このメタルプレー
ト２０により半導体素子１２の動作による発熱を効果的
に放散することができる。したがって、信頼性の高い半
導体パッケージを提供することができる。さらに、ＥＭ
Ｉなど半導体パッケージ外から飛来する電磁ノイズをメ
タルプレート２１により低減することができる。この場
合、メタルプレート２１を接地電位に維持するような手
段をさらに設けるようにしてもよい。
【００６２】図４は、図１に例示した半導体パッケージ
の平面構成を概略的に示す図である。配線基板１１、半
導体素子１２及びモールド層１３の平面形状は、ほぼ正
方形である。この平面図では、アンダーフィル１９は半
導体素子１２の下側に配置されているので表示を省略し
ている。配線基板１１の１辺の長さｘは、パッケージ下
面の１辺の長さｚと等しいか、または長い。半導体素子
１２の厚さは、０．２〜０．８ｍｍ、配線基板１１の厚
さは、０．３〜１０．０ｍｍ、モールド層１３の第１の
樹脂層の厚さ、すなわち、半導体素子１２と配線基板１
１との隙間は、０．０１〜０．２ｍｍがそれぞれ適当で
ある。モールド層１３の配線基板１１の実装面に対する
面積比は、５％〜１００％が適当である。またモールド
層１３の厚さは、配線基板の厚さに対して５０％〜３０
０％が適当である。
の平面構成を概略的に示す図である。配線基板１１、半
導体素子１２及びモールド層１３の平面形状は、ほぼ正
方形である。この平面図では、アンダーフィル１９は半
導体素子１２の下側に配置されているので表示を省略し
ている。配線基板１１の１辺の長さｘは、パッケージ下
面の１辺の長さｚと等しいか、または長い。半導体素子
１２の厚さは、０．２〜０．８ｍｍ、配線基板１１の厚
さは、０．３〜１０．０ｍｍ、モールド層１３の第１の
樹脂層の厚さ、すなわち、半導体素子１２と配線基板１
１との隙間は、０．０１〜０．２ｍｍがそれぞれ適当で
ある。モールド層１３の配線基板１１の実装面に対する
面積比は、５％〜１００％が適当である。またモールド
層１３の厚さは、配線基板の厚さに対して５０％〜３０
０％が適当である。
【００６３】図５は配線基板１１と半導体素子１２の接
続構造について説明するための図である。半導体素子１
２は、配線基板１１に導電性バンプ１６を介して接続さ
れている。半導体素子１２の集積回路形成面には、アル
ミニウムなどからなる接続電極１４が形成されている。
半導体素子の集積回路形成面のうち、接続電極１４が形
成されている領域以外は酸化膜などのパッシベーション
膜２２により被覆保護されている。接続電極１４の表面
には銅などのメッキ膜２３が形成されており、その上
に、例えば、Ｐｂ−Ｓｎ半田からなる導電性バンプ１６
が接続されている。一方、配線基板１１の表面には接続
パッド１５が形成されており、それ以外はレジスト膜２
４により被覆されている。配線基板１１の裏面には接続
電極１７が形成されており、接続電極１７は、配線基板
１１の内部に形成された銅などの内部配線２５を介して
接続パッド１５と電気的に接続されている。接続電極１
７には導電性バンプ、はんだボールを取り付けることも
できる。このような構成により、半導体素子１２に形成
されている集積回路からの信号もしくはこの集積回路へ
入る信号は、外部回路とに入出力される。
続構造について説明するための図である。半導体素子１
２は、配線基板１１に導電性バンプ１６を介して接続さ
れている。半導体素子１２の集積回路形成面には、アル
ミニウムなどからなる接続電極１４が形成されている。
半導体素子の集積回路形成面のうち、接続電極１４が形
成されている領域以外は酸化膜などのパッシベーション
膜２２により被覆保護されている。接続電極１４の表面
には銅などのメッキ膜２３が形成されており、その上
に、例えば、Ｐｂ−Ｓｎ半田からなる導電性バンプ１６
が接続されている。一方、配線基板１１の表面には接続
パッド１５が形成されており、それ以外はレジスト膜２
４により被覆されている。配線基板１１の裏面には接続
電極１７が形成されており、接続電極１７は、配線基板
１１の内部に形成された銅などの内部配線２５を介して
接続パッド１５と電気的に接続されている。接続電極１
７には導電性バンプ、はんだボールを取り付けることも
できる。このような構成により、半導体素子１２に形成
されている集積回路からの信号もしくはこの集積回路へ
入る信号は、外部回路とに入出力される。
【００６４】（実施形態２）図６は本発明の半導体パッ
ケージの構成の別の例を概略的に示す図である。この半
導体パッケージの基本的構造は前述と同様である。しか
しながらこの半導体パッケージはいわゆるオーバーコー
ト構造を採用しており、半導体素子２１はモールド層１
３によって完全に覆われている。
ケージの構成の別の例を概略的に示す図である。この半
導体パッケージの基本的構造は前述と同様である。しか
しながらこの半導体パッケージはいわゆるオーバーコー
ト構造を採用しており、半導体素子２１はモールド層１
３によって完全に覆われている。
【００６５】そして、この半導体パッケージでは、前記
配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さを
Ｈs 、前記樹脂層の熱膨張係数をαr 、ヤング率をＥr
、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／
（αs ・Ｅs ・Ｈs ）の値Ｒが約０．６以上になるよう
に設定している。また、前記半導体素子の熱膨張係数を
αc 、ヤング率をＥc 、としたとき、（αs ・Ｅs ）／
（αc ・Ｅc ）が約１．５以上であるように設定してい
る。このような構成を採用することにより、半導体パッ
ケージなどの半導体装置に働く応力を効果的に緩和する
ことができる。
配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚さを
Ｈs 、前記樹脂層の熱膨張係数をαr 、ヤング率をＥr
、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／
（αs ・Ｅs ・Ｈs ）の値Ｒが約０．６以上になるよう
に設定している。また、前記半導体素子の熱膨張係数を
αc 、ヤング率をＥc 、としたとき、（αs ・Ｅs ）／
（αc ・Ｅc ）が約１．５以上であるように設定してい
る。このような構成を採用することにより、半導体パッ
ケージなどの半導体装置に働く応力を効果的に緩和する
ことができる。
【００６６】なお、一般に半導体素子と配線基板との間
に充填される樹脂層（アンダーフィル）の厚さＨｕは極
めて薄い（例えば約０．２ｍｍ以下）。このため、この
部分の半導体パッケージ全体のゆがみに対する影響は非
常に小さい。したがって前記樹脂層の厚さＨｒは半導体
素子の第２の面上に配設された樹脂層の厚さとして設定
している。またアンダーフィルとして配設する樹脂層
と、半導体素子全体を封止する樹脂層とを、異なる材料
により構成するようにしてもよい。図６に例示した半導
体パッケージにおいて、半導体素子１２の大きさを１〜
２０ｍｍ角、厚さを０．２５〜１．０ｍｍ、、配線基板
１１の大きさを４０ｍｍ角、厚さＨｓを０．２〜１ｍｍ
として、シミュレーションにより半導体パッケージのコ
プラナリティーを評価した。なお（αs ・Ｅs ）／（α
c ・Ｅc ）が約１．６とした。
に充填される樹脂層（アンダーフィル）の厚さＨｕは極
めて薄い（例えば約０．２ｍｍ以下）。このため、この
部分の半導体パッケージ全体のゆがみに対する影響は非
常に小さい。したがって前記樹脂層の厚さＨｒは半導体
素子の第２の面上に配設された樹脂層の厚さとして設定
している。またアンダーフィルとして配設する樹脂層
と、半導体素子全体を封止する樹脂層とを、異なる材料
により構成するようにしてもよい。図６に例示した半導
体パッケージにおいて、半導体素子１２の大きさを１〜
２０ｍｍ角、厚さを０．２５〜１．０ｍｍ、、配線基板
１１の大きさを４０ｍｍ角、厚さＨｓを０．２〜１ｍｍ
として、シミュレーションにより半導体パッケージのコ
プラナリティーを評価した。なお（αs ・Ｅs ）／（α
c ・Ｅc ）が約１．６とした。
【００６７】図７はこの評価の結果の例を示すチャート
である。Ｓmax は、半導体パッケージの歪みの変位が８
０μｍより小さくなる基板の大きさの限界を示してい
る。この表から、Ｒの値が約０．６より小さい場合には
基板のサイズを４０ｍｍ角より小さくしないと歪みの変
位が大きくなりすぎることがわかる。また、Ｒの値が約
０．６より大きい場合には基板サイズを４０ｍｍ角より
大きくしても、歪みの変位を８０μｍより小さく抑制す
ることができることがわかる。実際の製造時の誤差を２
０μｍ程度と見積もれば、本発明により半導体パッケー
ジの歪みの変位を１００μｍより小さく抑制することが
できた。
である。Ｓmax は、半導体パッケージの歪みの変位が８
０μｍより小さくなる基板の大きさの限界を示してい
る。この表から、Ｒの値が約０．６より小さい場合には
基板のサイズを４０ｍｍ角より小さくしないと歪みの変
位が大きくなりすぎることがわかる。また、Ｒの値が約
０．６より大きい場合には基板サイズを４０ｍｍ角より
大きくしても、歪みの変位を８０μｍより小さく抑制す
ることができることがわかる。実際の製造時の誤差を２
０μｍ程度と見積もれば、本発明により半導体パッケー
ジの歪みの変位を１００μｍより小さく抑制することが
できた。
【００６８】実際の半導体パッケージの歪みの変位の測
定は、ＥＩＡＪ ＥＤ−７３０４に定められた端子最下
面の均一性の測定方法にしたがって行った。図８は端子
最下面の均一性を説明するための図である。まず配線基
板１１に配設された接続端子１７またははんだボール１
８の最小２乗面よりデータムＳを求め、このＳから各端
子の最下点までの距離を測定した。そしてその測定値の
最大値を端子最下面の均一性ｙとした。
定は、ＥＩＡＪ ＥＤ−７３０４に定められた端子最下
面の均一性の測定方法にしたがって行った。図８は端子
最下面の均一性を説明するための図である。まず配線基
板１１に配設された接続端子１７またははんだボール１
８の最小２乗面よりデータムＳを求め、このＳから各端
子の最下点までの距離を測定した。そしてその測定値の
最大値を端子最下面の均一性ｙとした。
【００６９】測定の結果、本発明を適用した半導体パッ
ケージは端子最下面の均一性ｙが１００μｍよりも小さ
くなり、高いコプラナリティーを保持していることが確
認された。このように本発明の半導体パッケージによれ
ば、変形が小さくコプラナリティーの高い半導体パッケ
ージを得ることができる。また本発明の半導体パッケー
ジを母基板などに実装する際の信頼性も向上することが
できる（図１４参照）。
ケージは端子最下面の均一性ｙが１００μｍよりも小さ
くなり、高いコプラナリティーを保持していることが確
認された。このように本発明の半導体パッケージによれ
ば、変形が小さくコプラナリティーの高い半導体パッケ
ージを得ることができる。また本発明の半導体パッケー
ジを母基板などに実装する際の信頼性も向上することが
できる（図１４参照）。
【００７０】（実施形態３）ここで本発明の半導体パッ
ケージの製造方法について概略的に説明する。ここで
は、トランスファーモールド法によりモールド樹脂の形
成について説明する。図９は、モールド層１３を形成す
るための樹脂封止用成形金型の断面図である。成形金型
は、上型３０及び下型３２を密閉して半導体素子１２及
び半導体素子１２を搭載する配線基板１１を収容するキ
ャビティ３８を形成する。キャビティ３８に近接して排
気溝が上型３０に形成されている。排気溝の先には配線
基板１１を押し切る面の逃げとして排気溝以上の深さの
逃げ５０を形成する。排気溝には排気弁５１が配置され
ていて樹脂がキャビティ３８に注入されるときは排気弁
５１が排気溝を封止するようになっている。下型３２に
はエポキシ樹脂のタブレットが収容されるポット３３が
形成されている。ポット３３の中ではプランジャ４０が
出し入れ自在に移動する。ポット３３からキャビティ３
８までランナー３４、ゲート３５と樹脂経路が形成され
ている。
ケージの製造方法について概略的に説明する。ここで
は、トランスファーモールド法によりモールド樹脂の形
成について説明する。図９は、モールド層１３を形成す
るための樹脂封止用成形金型の断面図である。成形金型
は、上型３０及び下型３２を密閉して半導体素子１２及
び半導体素子１２を搭載する配線基板１１を収容するキ
ャビティ３８を形成する。キャビティ３８に近接して排
気溝が上型３０に形成されている。排気溝の先には配線
基板１１を押し切る面の逃げとして排気溝以上の深さの
逃げ５０を形成する。排気溝には排気弁５１が配置され
ていて樹脂がキャビティ３８に注入されるときは排気弁
５１が排気溝を封止するようになっている。下型３２に
はエポキシ樹脂のタブレットが収容されるポット３３が
形成されている。ポット３３の中ではプランジャ４０が
出し入れ自在に移動する。ポット３３からキャビティ３
８までランナー３４、ゲート３５と樹脂経路が形成され
ている。
【００７１】成形時において、半導体素子１２及び配線
基板１１は、成形金型の下型３２にセットされる（図９
（ａ））。エポキシ樹脂のタブレットはポット３３に供
給される。半導体素子１２は、上型の内面に極く近接し
て配置されているのでオーバーコートは形成されず、図
６に示す本発明の半導体パッケージが形成される。
基板１１は、成形金型の下型３２にセットされる（図９
（ａ））。エポキシ樹脂のタブレットはポット３３に供
給される。半導体素子１２は、上型の内面に極く近接し
て配置されているのでオーバーコートは形成されず、図
６に示す本発明の半導体パッケージが形成される。
【００７２】ここでは、配線基板１１の熱膨張係数をα
s 、ヤング率をＥs 、厚さをＨs 、前記樹脂層１３の熱
膨張係数をαr 、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値
が約０．６以上になるように樹脂材料を選択して用いて
いる。
s 、ヤング率をＥs 、厚さをＨs 、前記樹脂層１３の熱
膨張係数をαr 、ヤング率をＥr 、厚さをＨr としたと
き、（αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）の値
が約０．６以上になるように樹脂材料を選択して用いて
いる。
【００７３】キャビティ３８を高真空度空間にするため
に、成形金型周囲に弗素ゴムなどの減圧用シール３７を
配置することが好ましい。このシール３７は、真空到達
時間を短縮するために完全型締め直前で上下型間が１ｍ
ｍ程度で数秒間保持した場合にも高真空度が得られる構
造にする。
に、成形金型周囲に弗素ゴムなどの減圧用シール３７を
配置することが好ましい。このシール３７は、真空到達
時間を短縮するために完全型締め直前で上下型間が１ｍ
ｍ程度で数秒間保持した場合にも高真空度が得られる構
造にする。
【００７４】ポット３３の樹脂のタブレット１３ｉは、
プランジャ４０に押されて排気弁４１を押し上げて排気
溝を封止する。
プランジャ４０に押されて排気弁４１を押し上げて排気
溝を封止する。
【００７５】成形を行うには最初に完全に型締めする前
にキャビティ３８を１０Ｔｏｒｒ以下の高真空にする。
そして、成形金型を完全に型締めする。
にキャビティ３８を１０Ｔｏｒｒ以下の高真空にする。
そして、成形金型を完全に型締めする。
【００７６】樹脂１３ｉは、ランナー３４を通り、ゲー
ト３５からキャビティ３８に移動する（図９（ｂ））。
樹脂１３ｉは、ポット３３内にあらかじめ適量樹脂量だ
け供給される。ポットとプランジャの隙間を出来るだけ
小さくするためにプランジャ外周にシール材に相当する
テフロンなどのリングを形成してプランジャ外形をポッ
ト内径に合わせることも可能である。リングは交換可能
であり、磨耗等の発生時には速やかに交換できる構造が
好ましい。
ト３５からキャビティ３８に移動する（図９（ｂ））。
樹脂１３ｉは、ポット３３内にあらかじめ適量樹脂量だ
け供給される。ポットとプランジャの隙間を出来るだけ
小さくするためにプランジャ外周にシール材に相当する
テフロンなどのリングを形成してプランジャ外形をポッ
ト内径に合わせることも可能である。リングは交換可能
であり、磨耗等の発生時には速やかに交換できる構造が
好ましい。
【００７７】キャビティ３８への樹脂注入口であるゲー
ト３５は、フリップチップ型半導体パッケージ外周の一
部に設けられるが、例えば、側面に形成される場合、半
導体素子１２の１辺の幅にゲートを形成する場合もあ
る。また、フリップチップ型半導体パッケージの配線基
板１１上に樹脂が成形後残ることを防ぐため半導体素子
上面部にゲートを設けることができる。
ト３５は、フリップチップ型半導体パッケージ外周の一
部に設けられるが、例えば、側面に形成される場合、半
導体素子１２の１辺の幅にゲートを形成する場合もあ
る。また、フリップチップ型半導体パッケージの配線基
板１１上に樹脂が成形後残ることを防ぐため半導体素子
上面部にゲートを設けることができる。
【００７８】樹脂１３ｉは、１〜２０ＭＰａ程度で加圧
され続ける。樹脂１３ｉにボイドがなくなるまで加圧
し、導電性バンプが存在する配線基板１１と半導体素子
１２との間にも均一に樹脂が充填された後加圧を停止す
る。
され続ける。樹脂１３ｉにボイドがなくなるまで加圧
し、導電性バンプが存在する配線基板１１と半導体素子
１２との間にも均一に樹脂が充填された後加圧を停止す
る。
【００７９】その後、成形金型を冷却し硬化されて半導
体素子１２が封止された樹脂封止体からなるモールド層
１３の余分な樹脂を除去してフリップチップ型半導体パ
ッケージが形成される。
体素子１２が封止された樹脂封止体からなるモールド層
１３の余分な樹脂を除去してフリップチップ型半導体パ
ッケージが形成される。
【００８０】この樹脂充填方法によって短時間に樹脂が
配線基板１１と半導体素子１２との間、導電性バンプ間
にも均一に樹脂が充填される。
配線基板１１と半導体素子１２との間、導電性バンプ間
にも均一に樹脂が充填される。
【００８１】本発明の半導体パッケージのモールド層１
３は、断面構造が凸型であり、端部が突起した構造をし
ている。このためパッケージの反りが低減でき、かつ熱
応力に対する信頼性が高まる。
３は、断面構造が凸型であり、端部が突起した構造をし
ている。このためパッケージの反りが低減でき、かつ熱
応力に対する信頼性が高まる。
【００８２】なおここでは、トランスファーモールドで
用いる樹脂として、多官能エポキシ樹脂、ビフェニル型
エポキシ樹脂などのうち特に低粘度の樹脂を用いてい
る。また、樹脂に分散するフィラーの粒径を、配線基板
１１と半導体素子１２との間隙よりも小さくなるように
抑制している。例えば配線基板１１と半導体素子１２と
の間隙が５０μｍの場合、フィラーの粒径を約４５μｍ
以下に抑制している。
用いる樹脂として、多官能エポキシ樹脂、ビフェニル型
エポキシ樹脂などのうち特に低粘度の樹脂を用いてい
る。また、樹脂に分散するフィラーの粒径を、配線基板
１１と半導体素子１２との間隙よりも小さくなるように
抑制している。例えば配線基板１１と半導体素子１２と
の間隙が５０μｍの場合、フィラーの粒径を約４５μｍ
以下に抑制している。
【００８３】この例では、フィラーの粒径が約４５μｍ
近傍にカットオフがあるように分布させたタブレットを
用いている。
近傍にカットオフがあるように分布させたタブレットを
用いている。
【００８４】アンダーフィルの厚さは１００μｍ以下の
場合も多い。現在一般的なＣ４フリップチップの場合、
配線基板と半導体素子の間隙は約５０〜１００μｍ程度
である。樹脂に混合されるフィラーの粒径が７５〜１０
０μｍ程度であると、このフィラーが詰まってしまい、
配線基板と半導体素子との間隙にうまく充填することが
できなかった。また、フィラーの粒径を小さくすると、
樹脂とフィラーとの混合物の粘度が大きくなって、やは
り配線基板と半導体素子との間隙に充填することができ
なかった。このためトランスファーモールドにより形成
する樹脂層の厚さは、少なくとも１００〜２００μｍ程
度となっていた。
場合も多い。現在一般的なＣ４フリップチップの場合、
配線基板と半導体素子の間隙は約５０〜１００μｍ程度
である。樹脂に混合されるフィラーの粒径が７５〜１０
０μｍ程度であると、このフィラーが詰まってしまい、
配線基板と半導体素子との間隙にうまく充填することが
できなかった。また、フィラーの粒径を小さくすると、
樹脂とフィラーとの混合物の粘度が大きくなって、やは
り配線基板と半導体素子との間隙に充填することができ
なかった。このためトランスファーモールドにより形成
する樹脂層の厚さは、少なくとも１００〜２００μｍ程
度となっていた。
【００８５】発明者らは、多官能エポキシ樹脂、ビフェ
ニル型エポキシ樹脂などのうち特に低粘度の樹脂をバイ
ンダーとして用いるとともに、フィラーの径を配線基板
１１と半導体素子１２との間隙よりも小さく抑制するこ
とにより、このような問題を解決した。低粘度の樹脂を
バインダーとして用いることにより、フィラーの径を小
さくしても、これらの混合物の粘度の増大を抑制するこ
とができる。したがってトランスファーモールド法によ
って、配線基板と半導体素子との間隙にも、封止樹脂層
を形成することができる。さらに、このような方法によ
れば、アンダーフィルを、その他の部分の封止樹脂層の
形成工程で一括して形成することができる。したがって
半導体パッケージの生産性を大きく向上することができ
る。
ニル型エポキシ樹脂などのうち特に低粘度の樹脂をバイ
ンダーとして用いるとともに、フィラーの径を配線基板
１１と半導体素子１２との間隙よりも小さく抑制するこ
とにより、このような問題を解決した。低粘度の樹脂を
バインダーとして用いることにより、フィラーの径を小
さくしても、これらの混合物の粘度の増大を抑制するこ
とができる。したがってトランスファーモールド法によ
って、配線基板と半導体素子との間隙にも、封止樹脂層
を形成することができる。さらに、このような方法によ
れば、アンダーフィルを、その他の部分の封止樹脂層の
形成工程で一括して形成することができる。したがって
半導体パッケージの生産性を大きく向上することができ
る。
【００８６】この例では、タブレットは約８０ｗｔ％の
フィラー（シリカ）を含有しているものを用いた。タブ
レットとして約９０ｗｔ％のフィラー（シリカ）を含有
しているものを用いても同様に好適な結果を得ることが
できた。吸湿性を低く抑制する観点からは、フィラーの
含有量が７０％よりも小さいタブレットを用いることは
好ましくない。
フィラー（シリカ）を含有しているものを用いた。タブ
レットとして約９０ｗｔ％のフィラー（シリカ）を含有
しているものを用いても同様に好適な結果を得ることが
できた。吸湿性を低く抑制する観点からは、フィラーの
含有量が７０％よりも小さいタブレットを用いることは
好ましくない。
【００８７】図１０は半導体パッケージの端子最下面の
均一性とモールド層のサイズの関係がモールド層の厚さ
に対する依存性を説明するための図である。
均一性とモールド層のサイズの関係がモールド層の厚さ
に対する依存性を説明するための図である。
【００８８】図１６、図１７はは本発明の半導体パッケ
ージのコプラナリティーについて説明するための図であ
る。
ージのコプラナリティーについて説明するための図であ
る。
【００８９】半導体パッケージの撓みの程度は、ゾーン
１、ゾーン２、ゾーン３では相違する（図１７）。半導
体パッケージの断面形状は、ゾーン１では上に凸の弧、
ゾーン２では下に凸の弧、ゾーン３では直線になってい
る。
１、ゾーン２、ゾーン３では相違する（図１７）。半導
体パッケージの断面形状は、ゾーン１では上に凸の弧、
ゾーン２では下に凸の弧、ゾーン３では直線になってい
る。
【００９０】ρｉはゾーンｉの曲率半径である。
【００９１】また、ｘ軸は２つの円の接点を通るよう
に、ｙ軸は円１の中心を通るように設定した。
に、ｙ軸は円１の中心を通るように設定した。
【００９２】点Ａは円１がｙ軸と交わる点である。点Ａ
のｙ座標はゾーン１のコプラナリティーに対応する。こ
の点は配線基板１１の下面（半導体素子１２搭載面の反
対側の面）の中心に対応する。
のｙ座標はゾーン１のコプラナリティーに対応する。こ
の点は配線基板１１の下面（半導体素子１２搭載面の反
対側の面）の中心に対応する。
【００９３】点Ｂはゾーン２とゾーン３の境界に対応
し、２つの円の接点からゾーン２の長さだけ円２の周に
沿って移動した点である。またこの点Ｂは配線基板１１
上での樹脂層１３形成部の外縁に対応する。
し、２つの円の接点からゾーン２の長さだけ円２の周に
沿って移動した点である。またこの点Ｂは配線基板１１
上での樹脂層１３形成部の外縁に対応する。
【００９４】点Ｃは円２でｙ座標が最も小さくなる点で
ある。
ある。
【００９５】点Ｄは点Ｂにおける円２の接線に沿ってゾ
ーン３の長さだけ移動した点であり、配線基板１１の端
部に対応する。
ーン３の長さだけ移動した点であり、配線基板１１の端
部に対応する。
【００９６】ｙ1 、ｙ2 、ｙ3 、ｙ4 は以下のように求
めることができる。
めることができる。
【数６】
【数７】
【数８】
【数９】
【数１０】 ただしθ1 、θ2 は以下のようである。
【００９７】
【数１１】 そして、ｙｉから任意の２点を抽出してその差の最大値
をコプラナリティーとした。
をコプラナリティーとした。
【００９８】なおこの例では、点Ｄを配線基板１１の端
部にとったが、最外部に配設されたボール１８の最下点
にとるようにしてもよい。
部にとったが、最外部に配設されたボール１８の最下点
にとるようにしてもよい。
【００９９】ここでは、配線基板１１の絶縁層として熱
膨張係数が２０〜４０ｐｐｍ／Ｋ、弾性率が２〜１３Ｇ
Ｐａである熱硬化性エポキシ樹脂を採用している。配線
基板１１の厚さは０．４〜１．２ｍｍに設定した。また
配線基板１１に搭載する半導体パッケージ１２の厚さが
０．２５〜０．７５ｍｍである半導体パッケージについ
て述べる。
膨張係数が２０〜４０ｐｐｍ／Ｋ、弾性率が２〜１３Ｇ
Ｐａである熱硬化性エポキシ樹脂を採用している。配線
基板１１の厚さは０．４〜１．２ｍｍに設定した。また
配線基板１１に搭載する半導体パッケージ１２の厚さが
０．２５〜０．７５ｍｍである半導体パッケージについ
て述べる。
【０１００】半導体素子１２の１辺（ｙ）の長さは２０
ｍｍであり、配線基板１１の１辺（ｘ）の長さは４０ｍ
ｍである。
ｍｍであり、配線基板１１の１辺（ｘ）の長さは４０ｍ
ｍである。
【０１０１】図１０の縦軸はパッケージ反り、すなわち
端子最下面の均一性ｙ（ｍｍ）であり、横軸は、モール
ド層の（ｚ）（ｍｍ）である。モールド層１３の厚さＨ
ｒが０．６９５ｍｍ、１ｍｍと変化させて、半導体パッ
ケージの配線基板サイズと端子最下面の均一性ｙ（ｍ
ｍ）の関係をシュミレーションしている。
端子最下面の均一性ｙ（ｍｍ）であり、横軸は、モール
ド層の（ｚ）（ｍｍ）である。モールド層１３の厚さＨ
ｒが０．６９５ｍｍ、１ｍｍと変化させて、半導体パッ
ケージの配線基板サイズと端子最下面の均一性ｙ（ｍ
ｍ）の関係をシュミレーションしている。
【０１０２】図１０からわかるようにモールド層が厚く
なるほどパッケージの反りは減少し、端子最下面の均一
性が高くなることがわかる。また、パッケージサイズ
（ｚ）が大きいほどパッケージ反りが小さくなることが
わかる。
なるほどパッケージの反りは減少し、端子最下面の均一
性が高くなることがわかる。また、パッケージサイズ
（ｚ）が大きいほどパッケージ反りが小さくなることが
わかる。
【０１０３】また、樹脂層の材料としては、例えばシリ
コーン樹脂、ビニル重合樹脂、フェノ一ル樹脂、不飽和
ポリエステル樹脂、ジアリルフタレート樹脂、シアネー
トエステル、アクリル樹脂などの熱硬化性樹脂などを用
いるようにしてもよい。さらに、配線基板の絶縁層、封
止樹脂として、ＰＰＳのようなスーパーエンジニアリン
グプラスチックを用いるようにしてもよい。
コーン樹脂、ビニル重合樹脂、フェノ一ル樹脂、不飽和
ポリエステル樹脂、ジアリルフタレート樹脂、シアネー
トエステル、アクリル樹脂などの熱硬化性樹脂などを用
いるようにしてもよい。さらに、配線基板の絶縁層、封
止樹脂として、ＰＰＳのようなスーパーエンジニアリン
グプラスチックを用いるようにしてもよい。
【０１０４】
【発明の効果】本発明の半導体パッケージは変形を小さ
くし、平坦性を極めて高くすることができる。またメタ
ルプレートにより半導体素子の動作による発熱を効果的
に放散することができる。したがって、信頼性の高い半
導体パッケージを提供することができる。
くし、平坦性を極めて高くすることができる。またメタ
ルプレートにより半導体素子の動作による発熱を効果的
に放散することができる。したがって、信頼性の高い半
導体パッケージを提供することができる。
【０１０５】また本発明によれば、変形が小さくコプラ
ナリティーの高い半導体パッケージを得ることができ
る。また本発明の半導体パッケージを母基板などに実装
する際の信頼性も向上することができる。
ナリティーの高い半導体パッケージを得ることができ
る。また本発明の半導体パッケージを母基板などに実装
する際の信頼性も向上することができる。
【０１０６】本発明の半導体パッケージの製造方法によ
れば、トランスファーモールド法によって、オーバーコ
ート層の形成と同時にアンダーフィも一括して形成する
ことができ半導体パッケージの生産性を大きく向上する
ことができる。
れば、トランスファーモールド法によって、オーバーコ
ート層の形成と同時にアンダーフィも一括して形成する
ことができ半導体パッケージの生産性を大きく向上する
ことができる。
【図１】本発明の半導体パッケージの構成の例を概略的
に示す図。
に示す図。
【図２】本発明の半導体パッケージの構成の別の例を概
略的に示す図。
略的に示す図。
【図３】本発明の半導体パッケージの構造の別の例を概
略的に示す図。
略的に示す図。
【図４】図１に例示した半導体パッケージの平面構成を
概略的に示す図。
概略的に示す図。
【図５】配線基板と半導体素子の接続構造について説明
するための図。
するための図。
【図６】本発明の半導体パッケージの構成の別の例を概
略的に示す図。
略的に示す図。
【図７】半導体パッケージのコプラナリティーをシミュ
レーションにより評価した結果を示すチャート。
レーションにより評価した結果を示すチャート。
【図８】端子最下面の均一性を説明するための図。
【図９】モールド層１３を形成するための樹脂封止用成
形金型の断面図。
形金型の断面図。
【図１０】半導体パッケージの端子最下面の均一性とモ
ールド層のサイズの関係がモールド層の厚さに対する依
存性を説明するための図。
ールド層のサイズの関係がモールド層の厚さに対する依
存性を説明するための図。
【図１１】従来の半導体パッケージの構造を概略的に示
す図。
す図。
【図１２】樹脂層９５（アンダーフィル）を形成する方
法を説明するための図。
法を説明するための図。
【図１３】半導体パッケージにかかる応力を説明するた
めの図である；
めの図である；
【図１４】本発明の半導体パッケージをマザーボードに
搭載した電子装置の構成を概略的に示す図。
搭載した電子装置の構成を概略的に示す図。
【図１５】多層の複合はりの撓みについて説明するため
の図。
の図。
【図１６】本発明の半導体パッケージのコプラナリティ
ーについて説明するための図。
ーについて説明するための図。
【図１７】本発明の半導体パッケージのコプラナリティ
ーについて説明するための図。
ーについて説明するための図。
１０………半導体パッケージ １１………配線基板 １２………半導体素子（チップ） １３………封止樹脂 １４………接続端子 １５………接続パッド １６………導電性バンプ １７………外部接続端子 １８………半田ボール １９………樹脂層（アンダーフィル） ２０………メタルプレート ２１………接着層
Claims (13)
- 【請求項１】 第１の接続パッドが配設された第１の領
域とその周囲の第２の領域を有する第１の面と第２の面
とを有する配線基板と、 接続端子が配設された第１の面と第２の面とを有し、前
記配線基板の前記第１の面の前記第１の領域にフェース
ダウン型に搭載された半導体素子と、 前記第１の配線基板の第１の接続パッドと前記半導体素
子の接続端子とを接続する導電性バンプと、 前記半導体素子の前記第２の面が露出するように、かつ
前記半導体素子の側面が覆われるように、かつ前記半導
体素子と前記配線基板との間隙とを充填するように配設
された封止樹脂層と、 を具備したことを特徴とする半導体装置。 - 【請求項２】 前記封止樹脂層は前記配線基板の前記第
１の面と実質的に平行な第１の面を有し、前記封止樹脂
層の前記第１の面と前記半導体素子の前記第２の面とは
実質的に同一平面上にあることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記封止樹脂層の端面は傾斜しており、
前記配線基板の前記第１の面は前記封止樹脂層の前記第
１の面よりも大きいことを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 前記封止樹脂層は前記配線基板の前記第
１の面の前記第２の領域を実質的に覆うように配設され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記半導体素子の前記第２の面上に配設
されたメタルプレートをさらに具備したことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項６】 前記メタルプレートと前記半導体素子の
前記第２の面とは導電性樹脂により接合されていること
を特徴とする半導体装置請求項５に記載の半導体装置。 - 【請求項７】 前記封止樹脂層は少なくとも前記メタル
プレートの側面を覆うように配設されたことを特徴とす
る請求項５に記載の半導体装置。 - 【請求項８】 第１の接続パッドが配設された第１の
面と第２の面とを有する配線基板と、 接続端子が配設された第１の面と第２の面とを有し、前
記配線基板の第１の面にフェースダウン型に搭載された
半導体素子と、 前記第１の配線基板の第１の接続パッドと前記半導体素
子の接続端子とを接続する導電性バンプと、 前記配線基板の第１の面に、前記半導体素子を封止する
ように配設された封止樹脂とを具備し、 前記配線基板の熱膨張係数をαs 、ヤング率をＥs 、厚
さをＨs 、前記樹脂層の熱膨張係数をαr 、ヤング率を
Ｅr 、厚さをＨr としたとき、（αr ・Ｅr ・Ｈr ）／
（αs ・Ｅs ・Ｈs ）が約０．６以上であることを特徴
とする半導体装置。 - 【請求項９】 前記半導体素子の熱膨張係数をαc 、ヤ
ング率をＥc 、としたとき、（αc ・Ｅc ）／（αs ・
Ｅs ）が約１．５以上であることを特徴とする請求項８
に記載の半導体装置。 - 【請求項１０】 前記封止樹脂は前記配線基板と前記半
導体素子との間に充填された第１の部分と、前記半導体
素子の前記第２の面の上側から前記半導体素子を覆う第
２の部分とを有し、前記第１の部分を構成する樹脂のヤ
ング率は前記第２の部分を構成する樹脂のヤング率より
も小さいことを特徴とする請求項８に記載の半導体装
置。 - 【請求項１１】 第１の面に第１の接続パッドを有する
配線基板上に、第１の面に接続端子が配設された半導体
素子をフェースダウン型に搭載する工程と、前記半導体
素子が封止されるように前記配線基板の第１の面に樹脂
層を形成する工程とを具備し、 前記配線基板の熱膨張係数αs 、ヤング率をＥs 、厚さ
をＨs 、前記樹脂層の熱膨張係数をαr 、ヤング率をＥ
r 、厚さＨr を、 （αr ・Ｅr ・Ｈr ）／（αs ・Ｅs ・Ｈs ）が約０．
６以上となるように設定することを特徴とする半導体装
置の製造方法。 - 【請求項１２】 前記樹脂層の形成工程はトランスファ
ーモールド法で行うことを特徴とする請求項１１に記載
の半導体装置の製造方法。 - 【請求項１３】 前記樹脂層の構成樹脂は加圧された状
態で供給されることを特徴とする請求項１１に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10292164A JPH11220077A (ja) | 1997-10-15 | 1998-10-14 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-299404 | 1997-10-15 | ||
| JP29940497 | 1997-10-15 | ||
| JP10292164A JPH11220077A (ja) | 1997-10-15 | 1998-10-14 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007079657A Division JP4836847B2 (ja) | 1997-10-15 | 2007-03-26 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220077A true JPH11220077A (ja) | 1999-08-10 |
Family
ID=26558866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10292164A Pending JPH11220077A (ja) | 1997-10-15 | 1998-10-14 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220077A (ja) |
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- 1998-10-14 JP JP10292164A patent/JPH11220077A/ja active Pending
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