KR100348098B1 - 반도체패키지및그제조방법 - Google Patents

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다카히토 나카자와
요시아키 스기자키
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Abstract

오버코트 구조의 반도체 패키지의 휘어짐을 억제하기 위해, 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)의 값 R이 약 0.6 이상으로 되도록 설정한다. 이와 같은 구성을 채용함으로써, 반도체 패키지에 작용하는 응력을 효과적으로 완화시킬 수 있어 반도체 패키지의 코플라너리티를 향상시킬 수 있다.

Description

반도체 패키지 및 그 제조방법
본 발명은 반도체 패키지 등의 반도체장치에 관한 것으로, 특히 박형의 신뢰성이 높은 반도체 패키지에 관한 것이다.
전자기기류의 콤팩트화 등에 따라 각종의 전자부품을 전자기기에 고밀도로 실장하는 기술의 개발이 진행되고 있다. 또한, 이 전자부품의 고밀도 실장에 있어서는, 예컨대 반도체 패키지 등의 전자부품의 소형화 및 박형화가 요망되고 있다. 이는 전자기기의 콤팩트화나 고기능화를 실현하기 위해서는, 반도체소자의 집적도를 향상시킬 뿐만 아니라, 반도체소자를 패키징한 반도체 패키지의 콤팩트화도 필요하기 때문이다. 이와 같은 요구에 대응하기 위해, 여러 가지 타입의 박형 반도체 패키지가 제안되고 있다.
반도체소자를 배선기판 상에 탑재하는 방법은 페이스업형(face up 型)과 페이스다운형(face down 型: 플립칩형)으로 크게 구별된다.
페이스업형의 탑재는 반도체소자의 접속전극과, 배선기판의 접속전극을 본딩와이어에 의해 접속한다. 그리고, 본딩와이어를 포함해서 반도체소자를 배선기판 상에 몰드함으로써 반도체 패키지가 형성된다.
한편, 페이스다운형의 탑재는 반도체소자의 접속전극과, 배선기판의 접속전극을 도전성 범프 등에 의해 접속한다. 플립칩형의 반도체 패키지에는 반도체소자의 전체를 몰드하는 오버코트형과, 반도체소자가 노출한 베어칩형이 있다. 후자의 경우에서도 수지 등에 의해 반도체소자와 배선기판의 틈을 밀봉하는 것이 일반적이다. 플립칩형의 반도체 패키지는 페이스업형과 비교하면 패키지의 두께를 얇게할 수 있기 때문에, 최근에는 CSP(Chip Size Package)를 비롯하여 많이 사용되고 있다. CSP는, 예컨대 컴퓨터, 통신기기 등에 사용되는 고속·고기능의 반도체 패키지, 또는 휴대형 정보기기 등에서 많이 사용되고 있다.
도 11은 종래 반도체 패키지의 구조를 개략적으로 나타낸 도면이다.
도 11에 예시한 반도체 패키지(90)는 배선기판(91) 상에 반도체소자(92)를 페이스다운형에 탑재한 것이다. 반도체소자(92)의 접속단자(92a)와 배선기판(91)에 설치한 패드(93)는 도전성 범프(94)에 의해 접속되어 있다. 도전성 범프는, 예컨대, 땜납, 금 등으로 구성된다.
또한, 배선기판(91)과 반도체소자(92)와의 틈은 언더 필이라 불리는 수지층(95)에 의해 밀봉되어 있다. 여기에서는 반도체소자(92)의 이면(裏面)이 노출한 구조의 반도체 패키지를 예시하고 있지만, 반도체소자(92) 전체를 몰드수지로 피복하면 오버코트 구조의 반도체 패키지로 된다.
또한, 배선기판(91)의 반도체소자 탑재면의 이면에는 본딩패드(93)와 접속한 접속패드(96)가 설치되고, 이 접속패드(96) 상에는 땜납볼(97)이 설치되어 있다. 이 땜납볼(97)과 도전성 범프(94)는 배선기판(91)의 내부배선으로 전기적 도통을 취하고 있다.
배선기판(91)은 절연층으로서 글래스 에폭시계 수지를 이용한 것이다. 배선기판(91)으로서 여기에서는 2층판을 이용하고 있지만 3층판 이상의 다층배선기판을 이용해도 된다. 또한, 반도체칩의 이면(상면)에는 금속캡이나 히트싱크(heat sink)가 부착되는 것도 있다.
또한, 땜납볼(97)은, 소위 BGA(볼·그리드·어레이)형 단자로서 설치되어 있다. 더욱이, 땜납볼(97)을 설치하는 접속단자(96)는 배선기판의 본딩패드(93)와 예컨대 스루홀, 도전성 수지로 이루어진 도전성 필러 등에 의해 층간접속되어 있다.
도 12a, 도 12b, 도 12c는 수지층(95: 언더 필)을 형성하는 방법을 설명하기 위한 도면이다.
우선, 반도체소자(92)의 주변에 디스펜스 노즐(99: dispense nozzle)로부터 에폭시계 수지 등의 액상의 수지(95i)을 공급한다. 수지의 점성은 필요에 따라 선택, 조정된다. 디스펜스 노즐(99)은 수지(95i)가 비축(stock)되어 있는 시린지(syringe)에 취부되어 있다. 수지(95i)는 배선기판(91)과 반도체소자(92)의 틈에 모세관현상에 의해 침투해 간다(도 12a). 결국, 디스펜스 노즐(99)로부터 공급된 수지(95i)는 배선기판(91) 상의 주변에 적하(滴下)되고(도 12b), 그것이배선기판(91)과 반도체소자(92)의 틈에 침투하여(도 12c) 언더 필(95)이 형성된다.
그러나, 이와 같은 박형의 반도체 패키지는 다음과 같은 문제를 갖고 있다. 즉, 반도체 패키지 전체의 두께를 줄이기 위해 강도가 희생(犧牲)되어 반도체 패키지에 휘어짐 등의 변형이 일어나기 쉽다는 문제가 있다.
반도체 패키지에 이와 같은 휘어짐이 생기면, 예컨대 BGA를 구성하는 접속단자(96), 땜납볼(97)이 동일 평면상에 나란해지지 않게 되는 소위 코플라너리티 (coplanality)의 열화를 초래한다. 따라서, 반도체 패키지를 모(母)기판 등으로의 실장이 불가능해지거나, 또는 실장후에도 시간의 변화에 따라 인가되는 열부하 등으로 접속 신뢰성을 유지할 수 없다는 문제를 초래한다. 따라서, 박형의 반도체 패키지를 실장에 이용하는 경우에는 어느정도 생산성의 향상, 신뢰성의 향상이라는 큰 과제를 해결하지 않으면 안된다.
상술한 플립칩형 반도체 패키지의 제조공정에 있어서, 수지층(95)을 형성하는 공정에서는 액상수지를 100℃~180℃에서 열경화 시킨다. 이 때문에, 상온(常溫)으로 되돌리는 단계에서 반도체 패키지에 휘어짐이 발생한다.
반도체소자의 열팽창계수와 배선기판의 열팽창계수는 일반적으로 약 1자리수정도 상위하다. 예컨대, 실리콘으로 이루어진 반도체소자(칩)의 열팽창계수는 약 3~4ppm/K이고, 한편 FR-4, FR-5, 또는 BT 레진(resin) 등 유기절연층을 갖는 배선기판의 열팽창계수는 약 12~20ppm/K이다. 따라서, 열부하에 의한 변형은 배선기판 쪽이 크다. 이 때문에, 반도체소자(92)가 인장되는 응력이 생기고, 이 응력에 기인하여 반도체 패키지에는 휘어짐이 생긴다.
도 13a, 도 13b, 도 13c는 반도체 패키지에 걸리는 응력을 설명하기 위한 도면이다. 여기에서는 반도체 패키지의 일반적인 환경시험인 TCT(Thermal Cycle Test)로 관찰된 칩 크랙(crack), 수지 크랙의 모습을 모식적으로 나타냈다.
테스트에서 반도체 패키지는 배선기판(91)이 반도체소자(92)보다 작고, 소위 Fan-in type의 반도체 패키지를 이용했다.
배선기판(91) 상에는 반도체소자(92)가 탑재되고, 배선기판(91)과 반도체소자(92)의 틈에는 수지층(95)이 충진되어 있다. 일반적으로, 배선기판(91) 및 반도체소자(92)의 두께와 비교하여 언더 필 수지층(95)의 두께는 매우 얇다.
이와 같은 반도체 패키지에 상술한 바와 같은 열부하가 걸리면, 반도체소자 (92)의 이면측에 인장응력이 작용하고, 이 응력에 의해 칩 크랙이 발생한다(도 13a, 도 13b).
또한, 칩 강성이 응력에 견디는 경우에도 반도체소자와 배선기판을 끌어당기는 방향에 작용하는 응력에 의해 수지층(95)에 필렛 크랙이 발생한다(도 13c). 이와 같이 어느쪽의 경우에도 바이메탈(bimetal) 구조에 의한 휘어짐이 발생한다.
언더 필 형성후의 반도체 패키지의 휘어짐의 변위는 최대에서도 약 100㎛ 이하, 바람직하게는 약 80㎛ 이하로 억제하는 것이 바람직하다. 또한, 반도체 패키지의 휘어짐의 변위는 약 50~70㎛ 이하로 제어하는 것이 보다 바람직하다. 이는 언더 필 형성후의 땜납볼(97)의 취부나 캡 취부에 지장이 없도록 하기 위해, 또한 패키지·코플라너리티 보증(통상 최대 100㎛)을 만족하기 위함이다.
예컨대, 두께 0.8mm의 BT를 절연층으로 이용한 다층배선기판의 20mm각(角)의반도체소자를 탑재한 경우에 생기는 휘어짐 변위의 시뮬레이션 결과는 칩 두께 0.3mm의 경우 약 89㎛, 칩 두께 0.45mm에서는 약 77㎛, 칩 두께 0.625mm에서는 약 62㎛이다.
치수공차를 고려하면, 약 20㎛정도의 여유가 필요하다. 이 때문에, 표준적인 플립칩용의 칩(두께 약 0.3~0.625mm)에서는 휘어짐이 너무커서 충분한 정밀도를 확보할 수 없다.
상술한 반도체 패키지의 코플라너리티의 계산은 이하와 같은 조건으로 행했다.
반도체소자의 열팽창계수 αc를 3.5[ppm/K]
반도체소자의 탄성률을 166[GPa]
수지층(언더 필)의 열팽창계수를 26[ppm/K]
수지층(언더 필)의 탄성률을 10[GPa]
배선기판의 열팽창계수를 14.6[ppm/K]
배선기판의 탄성률을 24[GPa]
경화온도(150℃)와 실온(25℃) 온도차 △T를 125℃
우선, 곡률반경(ρ)을 하기와 같이 구했다.
도 15는 다층의 복합장력의 일그러짐에 대해 설명하기 위한 도면이다.
t는 t(I+1)~t1 사이의 좌표이고, 반도체 패키지의 두께방향의 변위에 대응하고 있다.
여기에서는,
t1: 오버코트의 수지층의 표면(t1=0)
t2: 오버코트의 수지층과 반도체소자의 경계
t3: 반도체소자와 언더 필의 수지층과의 경계
t4: 언더 필의 수지층과 배선기판의 경계
t5: 배선기판의 하면
으로 했다.
또한,
αi는 층i의 열팽창계수
Ei는 층i의 탄성률
σi는 층i가 받는 열응력
εi는 층i의 열왜(熱歪), 즉 열변위
(t-σ)/ρ는 i층의 일그러짐에 의한 왜(변위)
δi는 중립선의 좌표
ρ는 곡률반경
이다.
이 경우, σi, εi는 이하와 같이 나타낼 수 있다.
(식A)
δ와 ρ는,
로서,
로 된다.
이상에서 반도체 패키지의 코플라너리티는 ρ-ρcos(L/ρ/2) (단 L은 반도체소자의 1변의 길이)로 된다.
이와 같이, 반도체 패키지의 구성요소의 열팽창률의 차이에 기인하여 반도체소자의 파괴, 박리나, 언더 필의 파괴, 박리, 또는 반도체 패키지의 코플라너리티의 저하라는 문제가 생긴다. 이와 같은 문제점은 반도체 패키지의 박형화에 수반해서 특히 큰 문제로 되고 있다.
플립칩형의 반도체 패키지의 또 하나의 문제점은 반도체소자의 방열패스의 확보가 곤란한 점이다. 반도체소자를 배선기판 상에 페이스업형에 탑재한 경우, 반도체소자의 배면(집적회로 형성면의 반대측의 면)은 배선기판의 다이패드 상에 접속된다. 이 때문에, 반도체소자로부터의 방열은 배선기판측으로 도피시킬 수있다.
이에 대해, 플립칩형의 반도체 패키지의 경우에는 반도체소자의 열을 배선기판측으로 도피시키는 것이 곤란하다. 이는 반도체소자와 배선기판과는 미소한 도전성 범프에 의해 행해지고 있는 것으로, 반도체소자와 배선기판과의 틈에는 열전도율이 작은 수지가 충진되기 때문이다.
따라서, 고밀도 실장에 적합한 플립칩형의 반도체 패키지에 있어서, 반도체소자의 방열효율을 향상시키는 기술의 확립이 요구되고 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 얇고 콤팩트하면서 신뢰성이 높은 반도체 패키지를 제공하고, 접속 신뢰성이 높은 박형의 반도체 패키지를 제공하며, 고밀도 실장에 적합한 구조를 갖춘 반도체 패키지를 제공하는 것에 그 목적이 있다.
도 1은 본 발명의 반도체 패키지의 구성예를 개략적으로 나타낸 도면,
도 2는 본 발명의 반도체 패키지 구성의 다른 예를 개략적으로 나타낸 도면,
도 3은 본 발명의 반도체 패키지 구조의 다른 예를 개략적으로 나타낸 도면,
도 4는 도 1에 예시한 반도체 패키지의 평면구성을 개략적으로 나타낸 도면,
도 5는 배선기판과 반도체소자의 접속구조에 대해 설명하기 위한 도면,
도 6은 본 발명의 반도체 패키지 구성의 다른 예를 개략적으로 나타낸 도면,
도 7은 반도체 패키지의 코플라너리티를 시뮬레이션에 의해 평가한 결과를 나타낸 챠트,
도 8은 단자 최하면의 균일성을 설명하기 위한 도면,
도 9a, 도 9b는 몰드층(13)을 형성하기 위한 수지밀봉용 성형금형의 단면도,
도 10은 반도체 패키지의 단자 최하면의 균일성과 몰드층의 크기의 관계가 몰드층의 두께에 대한 의존성을 설명하기 위한 도면,
도 11은 종래 반도체 패키지의 구조를 개략적으로 나타낸 도면,
도 12a, 도 12b, 도 12c는 수지층(95: 언더 필)을 형성하는 방법을 설명하기 위한 도면,
도 13a, 도 13b, 도 13c는 반도체 패키지에 걸리는 응력을 설명하기 위한도면,
도 14는 본 발명의 반도체 패키지를 마더보드에 탑재한 전자장치의 구성을 개략적으로 나타낸 도면,
도 15는 다층의 복합장력의 일그러짐에 대해 설명하기 위한 도면,
도 16, 도 17은 본 발명의 반도체 패키지의 코플라너리티에 대해 설명하기 위한 도면이다.
상기 목적을 달성하기 위한 본 발명의 제1특징은 제1접속패드가 설치된 제1영역과 그 주위의 제2영역을 갖춘 제1면과 제2면을 갖춘 배선기판과, 접속단자가 설치된 제1면과 제2면을 갖추고, 상기 배선기판의 상기 제1면의 상기 제1영역에 페이스다운형에 탑재된 반도체소자, 상기 제1배선기판의 제1접속패드와 상기 반도체소자의 접속단자를 접속하는 도전성 범프 및, 상기 반도체소자의 상기 제2면이 노출하도록, 또 상기 반도체소자의 측면이 덮여지도록 하면서 상기 반도체소자와 상기 배선기판의 틈을 충진하도록 설치된 밀봉수지층을 구비하여 구성된 반도체 패키지이다.
본 발명의 반도체패키지에 있어서, 상기 밀봉수지층은 상기 배선기판의 상기 제1면과 실질적으로 평행한 제1면을 갖춤과 더불어 상기 밀봉수지층의 상기 제1면과 상기 반도체소자의 상기 제2면과는 실질적으로 동일평면 상에 있도록 설치해도 된다.
또한, 상기 밀봉수지층은 그 단면을 경사지게 함과 더불어 상기 배선기판의 상기 제1면은 상기 밀봉수지층의 상기 제1면 보다도 크게해도 된다.
또한, 상기 밀봉수지층은 상기 배선기판의 상기 제1면의 상기 제2영역을 실질적으로 덮도록 설치해도 된다.
본 발명의 반도체 패키지에 있어서, 상기 반도체소자의 상기 제2면 상에 메탈플레이트를 더 구비해도 된다. 이와 같은 구성을 설치함으로써 반도체소자의 방열패스를 확보할 수 있다. 따라서, 반도체 패키지의 신뢰성을 향상시킬 수 있다. 더욱이, 반도체 패키지에 걸리는 열부하를 경감시킬 수 있다. 따라서, 반도체소자, 밀봉수지층, 배선기판 등의 구성요소의 열팽창률의 차 등에 기인하여 반도체 패키지에 생기는 응력을 완화시킬 수 있다. 이 때문에, 박형으로 고수치 정밀도의 반도체 패키지를 제공할 수 있다.
상기 메탈플레이트와 상기 반도체소자의 상기 제2면과는 도전성 수지에 의해 접합하는 것이 바람직하다. 도전성 수지는 열전도율이 높기 때문에, 반도체소자의 열을 효과적으로 외부로 방출시킬 수 있다.
또한, 상기 밀봉수지층은 적어도 상기 메탈플레이트의 측면을 덮도록 설치해도 된다. 즉, 상기 밀봉수지층에 의해 상기 메탈플레이트를 고정하도록 해도 된다. 이 경우, 상기 밀봉수지층은 메탈플레이트가 노출하도록 설치하는 것이 방열패스 확보의 관점에서 바람직하다.
더욱이, 반도체소자의 제2면에는 메탈플레이트 뿐만 아니라, 예컨대 방열핀이 붙은 방열판을 설치해도 된다.
본 발명의 제2특징은 제1접속패드가 설치된 제1면과 제2면을 갖춘 배선기판과, 접속단자가 설치된 제1면과 제2면을 갖추고, 상기 배선기판의 제1면에 페이스다운형에 탑재된 반도체소자, 상기 제1배선기판의 접속패드와 상기 반도체소자의 접속단자를 접속하는 도전성 범프 및, 상기 배선기판의 제1면에 상기 반도체소자를 밀봉하도록 설치된 수지층을 구비하여 구성된 반도체 패키지의 제조방법에 있어서, 상기 배선기판의 열팽창계수를 αs, 영(young)률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)가 약 0.6 이상인 것을 특징으로 한다.
상기 반도체소자의 열팽창계수를 αc, 영률을 Ec로 한 경우, (αc·Ec)/(αs·Es)가 약 1.5 이상이도록 해도 된다.
발명자들은 배선기판의 열팽창계수(αs), 영률(Es), 두께(Hs), 상기 수지층의 열팽창계수(αr), 영률(Er), 두께(Hr)를 제어함으로써, 반도체 패키지에 작용하는 응력을 효과적으로 완화시킬 수 있는 것을 발견했다. 본 발명은 발명자자 발견한 바와 같은 지견에 기초하여 이루어진 것이다.
즉, 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)의 값이 약 0.6 이상으로 되도록 각 파라메터를 설정함으로써 변형이 작아 코플라너리티가 높은 반도체 패키지를 얻을 수 있다. 또한, 본 발명의 반도체 패키지를 모기판 등에 실장하는 경우의 신뢰성도 향상시킬 수 있다.
더욱이, 일반적으로 반도체소자와 배선기판의 사이에 충진되는 수지층(언더 필)의 두께는 극히 얇다(예컨대, 약 0.2mm 이하). 이 때문에, 이 부분의 반도체 패키지 전체의 일그러짐에 대한 영향은 상당히 작다. 따라서, 상기 수지층의 두께(Hr)는 반도체소자의 제2면 상에 설치된 수지층의 두께로서 설정하고 있다.
또한, 언더 필로서 설정하는 수지층과, 반도체소자 전체를 밀봉하는 수지층을 다른 재료에 의해 구성하도록 해도 된다.
예컨대, 상기 밀봉수지층을, 상기 배선기판과 상기 반도체소자의 사이에 충진된 제1부분과, 상기 반도체소자의 상기 제2면의 상측으로부터 상기 반도체소자를 덮는 제2부분으로 나누고, 상기 제1부분을 상기 제2부분 보다도 영률이 작은 수지재료를 이용하여 구성하도록 해도 된다. 이와 같은 구성을 채용함으로써 도전성 범프의 주위에 부드러운 수지를 설치할 수 있어 도전성 범프의 변형, 파단(破斷) 등을 방지할 수 있다. 따라서, 신뢰성, 생산성이 높은 반도체 패키지를 제공할 수 있다.
본 발명의 제3특징은 제1면에 제1접속패드를 갖춘 배선기판 상에, 제1면에 접속단자가 설치된 반도체소자를 페이스다운형에 탑재하는 공정과, 상기 반도체소자가 밀봉되도록 상기 배선기판의 제1면에 수지층을 형성하는 공정을 구비하여 구성된 반도체 패키지의 제조방법에 있어서, 상기 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)가 약 0.6 이상으로 되도록 설정하는 것이다.
상기 수지층의 형성공정은 캐비티 내의 반도체소자를 탑재한 배선기판을 세트하고, 수지를 공급하여 경화시키는 트랜스퍼 몰드법 등에 의해 행해도 된다. 또한, 이 경우 상기 수지층은 가압한 상태로 공급함과 더불어 가열하여 경화시켜도 된다.
더욱이, 용융점도가 낮은 수지, 예컨대 에폭시계 수지의 정제(tablet)를 이용하여 트랜스퍼 몰드법에 의해 상기 수지층을 형성하도록 해도 된다.
본 발명의 반도체 패키지는 반도체소자의 도전성 범프가 형성된 제1면과 배선기판의 주면과의 틈을 매립하는 제1수지층과 반도체소자의 적어도 주변에 접하면서 상기 반도체소자를 둘러싸도록 형성된 제2수지층으로 이루어진 수지밀봉체를 구비해도 된다.
본 발명의 반도체 패키지는 도전성 범프를 갖춘 적어도 1개의 반도체소자와, 상기 반도체소자가 그 주면과 상기 도전성 범프를 매개로 전기적으로 접속된 배선기판 및, 상기 배선기판의 상기 주면에 형성된 밀봉수지를 구비하고, 상기 밀봉수지는 상기 반도체소자의 도전성 범프가 형성된 제1면과 상기 배선기판의 상기 주면과의 틈을 매립하는 제1수지층과 상기 반도체소자의 적어도 주변에 접하면서 상기 반도체소자를 둘러싸도록 형성된 제2수지층으로 구성하도록 해도 된다.
또한, 본 발명의 반도체 패키지의 제조방법은 상기 플립칩형 반도체 패키지를 제조하는 방법에 있어서, 성형금형(成形金型)의 캐비티 내에 수용된 배선기판과 그 위에 접속된 반도체소자와의 틈 및 그 바깥둘레에 액상수지를 트랜스퍼 방식이나 사출성형방식 등에 의해 가압주입하고, 이를 경화함으로써 상기 밀봉수지를 형성하도록 해도 된다.
더욱이, 본 발명은 각종의 반도체 패키지, 반도체장치에 적용할 수 있다. 예컨대, 본 발명의 반도체 패키지는 MCM(멀티칩모듈)을 포함하는 것으로 한다. 또한, 탑재하는 반도체소자로서는 CPU, DSP, 각종 메모리소자, 또는 이들의 복합소자 등을 들 수 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
(실시예1)
도 1은 본 발명의 반도체 패키지의 구성예를 개략적으로 나타낸 도면이다.
이 반도체 패키지(10)는 제1면과 제2면에 배선층을 갖춘 배선기판(11)과, 배선기판(11)의 제1면에 탑재된 반도체소자(12) 및, 상기 배선기판(11)의 반도체소자(12)를 탑재한 측의 면에 설치되고, 상기 반도체소자(12)를 밀봉하는 수지로 이루어진 몰드층(13)을 구비하고 있다. 이 몰드층(13)은 반도체소자(12)의 배면이 노출하도록 설치되어 있다.
반도체소자(12)는 배선기판(11) 상에 페이스다운형에 탑재되어 있다. 즉, 반도체소자(12)의 접속단자(14)와, 배선기판의 배선패턴의 일부로서 설치된 접속패드(15)와의 사이에 도전성 범프(16)가 설치되어 있다. 이 도전성 범프(16)는, 예컨대 땜납이나 금 등으로 구성하도록 하면 좋다. 이 도전성 범프(16)에 의해 반도체소자(12)는 배선기판(11)과 전기적, 기계적으로 접속되어 있다.
한편, 배선기판(11)의 제2면에는 접속단자(17)가 설치되고, 이 접속단자(17) 상에는 땜납볼(18)이 어레이형상으로 설치되어 있다. 즉, 이 반도체 패키지(10)는 BGA 타입의 반도체 패키지이다. 더욱이, 배선기판(11)의 접속단자 15와 17은, 예컨대 스루홀, 도전성 필러 등에 의해 층간접속되어 있다.
여기서, 배선기판(11)은, 예컨대 글래스 크로스를 기재(基材)로 하고, BT(비스마레이미드·트리아진)수지나 에폭시수지 등의 유기재료를 함침하여 경화시킨 수지 폴리머를 절연층으로서 채용한 것이다. 또한, 몰드층(13)은, 예컨대 에폭시계 수지 폴리머에 의해 구성되어 있다.
도 14는 도 1에 예시한 본 발명의 반도체 패키지(10)를 마더보드에 탑재한 전자장치의 구성을 개략적으로 나타낸 도면이다.
본 발명의 반도체 패키지에서는 소형, 박형으로 코플라너리티도 높다. 이 때문에, 실장밀도를 향상시킬 수 있으면서 전자장치 전체의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 반도체 패키지 구성의 다른 예를 개략적으로 나타낸 도면이다.
이 반도체 패키지에서는 배선기판(11)과 반도체소자(12)의 틈에는 몰드층(13)을 구성하는 수지 보다도 영률이 작은 수지로 이루어진 언더 필(19)이 충진되어 있다.
이와 같은 구성을 채용함으로써, 도전성 범프(16)의 주위에 비교적 부드러운 수지를 설치할 수 있다. 이에 의해, 도전성 범프(16)에 작용하는 응력을 완화시킬 수 있어 배선기판(11)과 반도체소자(13)의 접속 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 패키지를 상술한 바와 같이 구성한 바, 배선기판(11)의 평탄성이 양호했다. 따라서, 예컨대 모기판 등에 탑재함에 있어 볼·그리드·어레이형에 설치된 접속단자(17)의 코플라너리티도 좋고, 신뢰성이 높은 접속을 행할 수 있었다.
도 3은 본 발명의 반도체 패키지 구조의 다른 예를 개략적으로 나타낸 도면이다. 이 반도체 패키지는 도 1, 도 2에 예시한 본 발명의 반도체 패키지의 변형예이다.
이 반도체 패키지에 있어서는, 반도체소자(12)의 집적회로 형성면의 이면에 메탈플레이트(20)를 설치하고 있다. 이 메탈플레이트는, 예컨대 Cu, 42알로이 (alloy), SUS, Ti, Fe, Ni 및 이들을 주체로 한 합금재료 등으로 이루어진 도전성 재료로 구성되어 있다. 그리고, 이 메탈플레이트(20)는 반도체소자(12)의 이면에 필러를 분산시킨 접착층(21)에 의해 접착되어 있다. 접착층으로서는 필러로서 은(銀)을 이용한 것이 바람직하고, 은의 충진밀도가 높은 쪽이 보다 바람직하다. 예컨대, SG-2105S(Ablestick사 제작), DM4030HK(Diemat사 제작) 등을 이용해도 된다. 은 이외의 필러의 재료로서는, 예컨대 수산화알루미늄, 알루미나, 실리콘카바이트, 실리카 등을 들 수 있다.
이와 같은 구성을 채용함으로써, 본 발명의 반도체 패키지는 변형을 작게하고, 평탄성을 극히 높일 수 있음과 더불어 이 메탈플레이트(20)에 의해 반도체소자 (12)의 동작에 의한 발열을 효과적으로 방산할 수 있다. 따라서, 신뢰성이 높은 반도체 패키지를 제공할 수 있다. 더욱이, EMI 등 반도체 패키지 밖으로부터 비래(飛來)하는 전자(電磁)노이즈를 메탈플레이트(21)에 의해 저감할 수 있다. 이 경우, 메탈플레이트(21)를 접지전위로 유지하는 수단을 더 설치해도 된다.
도 4는 도 1에 예시한 반도체 패키지의 평면구성을 개략적으로 나타낸 도면이다. 배선기판(11), 반도체소자(12) 및 몰드층(13)의 평면형상은 거의 정사각형이다. 이 평면도에서는, 언더 필(19)은 반도체소자(12)의 하측에 배치되어 있기 때문에 표시를 생략하고 있다.
배선기판(11)의 1변의 길이(x)는 패키지 하면의 1변의 길이(x)와 같거나 길다. 반도체소자(12)의 두께는 0.2~0.8mm, 배선기판(11)의 두께는 0.3~10.0mm, 몰드층(13)의 제1수지층의 두께, 즉 반도체소자(12)와 배선기판(11)의 틈은 0.01~0.2mm가 각각 적당하다. 몰드층(13)의 배선기판(11)의 실장면에 대한 면적비는 5%~100%가 적당하다. 또한, 몰드층(13)의 두께는 배선기판의 두께에 대해 50%~300%가 적당하다.
도 5는 배선기판(11)과 반도체소자(12)의 접속구조에 대해 설명하기 위한 도면이다.
반도체소자(12)는 배선기판(11)에 도전성 범프(16)를 매개로 접속되어 있다. 반도체소자(12)의 집적회로 형성면에는 알루미늄 등으로 이루어진 접속전극(14)이 형성되어 있다. 반도체소자의 집적회로 형성면 중, 접속전극(14)이 형성되어 있는 영역 이외는 경화막 등의 패시베이션막(22)에 의해 피복보호되어 있다. 접속전극(14)의 표면에는 동 등의 도금막(23)이 형성되어 있으며, 그 위에, 예컨대 Pb-Sn 땜납으로 이루어진 도전성 범프(16)가 접속되어 있다. 한편, 배선기판(11)의 표면에는 접속패드(15)가 형성되어 있으며, 그 이외는 레지스트막(24)에 의해 피복되어 있다. 배선기판(11)의 이면에는 접속전극(17)이 형성되어 있으며, 접속전극(17)은 배선기판(11)의 내부에 형성된 동 등의 내부배선(25)을 매개로 접속패드(15)와 전기적으로 접속되어 있다. 접속전극(17)에는 도전성 범프, 땜납볼을 취부할 수 있다. 이와 같은 구성에 의해, 반도체소자(12)에 형성되어 있는 집적회로로부터의 신호 또는 이 집적회로로 인가되는 신호는 외부회로로 입출력된다.
(실시예2)
도 6은 본 발명의 반도체 패키지 구성의 다른 예를 개략적으로 나타낸 도면이다.
이 반도체 패키지의 기본적 구조는 상술과 동일하다. 그러나, 이 반도체 패키지는, 소위 오버코트 구조를 채용하고 있으며, 반도체소자(21)는 몰드층(13)에 의해 완전히 덮여져 있다.
그리고, 이 반도체 패키지에서는 상기 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)의 값(R)이 약 0.6 이상으로 되도록 설정하고 있다. 또한, 상기 반도체소자의 열팽창계수를 αc, 영률을 Ec로 한 경우, (αs·Es)/(αc·Ec)가 약 1.5 이상이도록 설정하고 있다. 이와 같은 구성을 채용함으로써, 반도체 패키지 등의 반도체장치에 작용하는 응력을 효과적으로 완화시킬 수 있다.
더욱이, 일반적으로 반도체소자와 배선기판의 사이에 충진되는 수지층(언더 필)의 두께는 Hu는 극히 얇다(예컨대, 약 0.2mm 이하). 이 때문에, 이 부분의 반도체 패키지 전체의 일그러짐에 대한 영향은 상당히 작다. 따라서, 상기 수지층의 두께(Hr)는 반도체소자의 제2면 상에 설치된 수지층의 두께로서 설정하고 있다. 또한, 언더 필로서 설치하는 수지층과, 반도체소자 전체를 밀봉하는 수지층을 다른 재료에 의해 구성하도록 해도 된다.
도 6에 예시한 반도체 패키지에 있어서, 반도체소자(12)의 크기를 1~20mm각, 두께를 0.25~1.0mm, 배선기판(11)의 크기를 40mm각, 두께(Hs)를 0.2~1mm로 하여 시뮬레이션에 의해 반도체 패키지의 코플라너리티를 평가했다. 더욱이, (αs·Es)/ (αc·Ec)를 약 1.6으로 했다.
도 7은 이 평가결과의 예를 나타낸 챠트이다.
Smax는 반도체 패키지의 왜(歪)의 변위가 80㎛보다 작아지는 기판의 크기의 한계를 나타내고 있다. 이 표로부터 R의 값이 약 0.6보다 작은 경우에는 기판의 크기를 40mm각 보다 작게 하지 않으면 왜의 변위가 너무 커진다는 것을 알 수 있다. 또한, R의 값이 약 0.6보다 큰 경우에는 기판 크기를 40mm각 보다 크게해도 왜의 변위를 80㎛보다 작게 억제할 수 있는 것을 알 수 있다. 실제 제조시의 오차를 20㎛정도로 견적하면, 본 발명에 의해 반도체 패키지 왜의 변위를 100㎛보다 작게 억제할 수 있었다.
실제의 반도체 패키지의 왜 변위의 측정은 EIAI ED-7304로 정해진 단자 최하면의 균일성의 측정방법에 따라 행했다.
도 8은 단자 최하면의 균일성을 설명하기 위한 도면이다. 우선, 배선기판 (11)에 설치된 접속단자(17) 또는 땜납볼(18)의 최소 2승(乘)면에서 데이텀(S)을 구하고, 이 S로부터 각 단자의 최하점까지의 거리를 측정했다. 그리고, 그 측정치의 최대치를 단자 최하면의 균일성(y)으로 했다.
측정결과, 본 발명을 적용한 반도체 패키지는 단자 최하면의 균일성(y)이 100㎛ 보다도 작아져 높은 코플라너리티를 유지하고 있는 것이 확인되었다.
이와 같이, 본 발명의 반도체 패키지에 의하면, 변형이 작아 코플라너리티가 높은 반도체 패키지를 얻을 수 있다. 또한, 본 발명의 반도체 패키지를 모기판 등에 실장하는 경우의 신뢰성도 향상시킬 수 있다(도 14 참조).
(실시예3)
여기서, 본 발명의 반도체 패키지의 제조방법에 대해 개략적으로 설명한다. 여기에서는 트랜스퍼 몰드법에 의해 몰드수지의 형성에 대해 설명한다.
도 9a, 도 9b는 몰드층(13)을 형성하기 위한 수지밀봉용 성형금형의 단면도이다. 성형금형은 상형(30: 上型) 및 하형(32: 下型)을 밀폐하여 반도체소자(12) 및 반도체소자(12)를 탑재하는 배선기판(11)을 수용하는 캐비티(38)를 형성한다. 캐비티(38)에 근접하여 배기홈이 상형(30)에 형성되어 있다. 배기홈의 앞에는 배선기판(11)을 눌러 자르는 면의 도피부로서 배기홈 이상의 깊이의 도피부(50)를 형성한다. 배기홈에는 배기밸브(51)가 배치되어 있어 수지가 캐비티(38)에 주입되는 경우에는 배기밸브(51)가 배기홈을 밀봉하도록 되어 있다.
하형(32)에는 에폭시수지의 정제가 수용되는 포트(33)가 형성되어 있다. 포트(33)의 안에서는 플런저(40)가 출입 자유자재로 이동한다. 포트(33)로부터 캐비티(38)까지 러너(34), 게이트(35)와 수지경로가 형성되어 있다.
성형시에 있어서, 반도체소자(12) 및 배선기판(11)은 성형금형의 하형(32)에 세트된다(도 9a). 에폭시수지의 정제는 포트(33)에 제공된다. 반도체소자(12)는 상형의 내면에 아주 근접하여 배치되어 있기 때문에 오버코트는 형성되지 않고, 도 6에 나타낸 본 발명의 반도체 패키지가 형성된다.
여기에서는 배선기판(11)의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)의 값이 약 0.6 이상으로 되도록 수지재료를 선택하여 이용하고 있다.
캐비티(38)를 고진공도 공간으로 하기 위해, 성형금형 주위에 불소 고무 등의 감압용 실(37: seal)을 배치하는 것이 바람직하다. 이 실(37)은 진공 도달시간을 단축시키기 위해, 완전히 형(型)을 마감하기 직전에 상하형 사이를 1mm정도로 수초간 유지한 경우에도 고진공도가 얻어지는 구조로 한다.
포트(33)의 수지의 정제(13i)는 플런저(40)에 의해 눌려져 배기밸브(51)를 밀어올려서 배기홈을 밀봉한다. 성형을 행할 경우에는 최초에 완전히 형을 마감하기 전에 캐비티(38)를 10Torr 이하의 고진공으로 한다. 그리고, 성형금형을 완전히 형 마감한다.
수지(13i)는 러너(34)를 통해 게이트(35)로부터 캐비티(38)로 이동한다.수지(13i)는 포트(33) 내에 미리 적량의 수지량만큼 공급된다. 포트와 플런저의 틈을 가능한한 작게하기 위해 플런저 바깥둘레에 밀봉재에 상당하는 테프론 등의 링을 형성하여 플런저 외형을 포트 안지름에 맞추는 것도 가능하다. 링은 교환가능한 바, 마모 등이 발생할 경우에는 신속하게 교환할 수 있는 구조가 바람직하다.
캐비티(38)로의 수지 주입구인 게이트(35)는 플립칩형 반도체 패키지 바깥둘레의 일부에 설치되지만, 예컨대 측면에 형성되는 경우, 반도체소자(12)의 1변의 폭에 게이트를 형성하는 경우도 있다. 또한, 플립칩형 반도체 패키지의 배선기판(11) 상에 수지가 성형후 남는 것을 방지하기 위해 반도체소자 상면부에 게이트를 설치할 수 있다.
수지(13i)는 1~20MPa정도에서 계속 가압된다. 수지(13i)에 보이드가 없어지기까지 가압하고, 도전성 범프가 존재하는 배선기판(11)과 반도체소자(12)의 사이에도 균일하게 수지가 충진된 후 가압을 정지한다.
그 후, 성형금형을 냉각하고 경화시켜 반도체소자(12)가 밀봉된 수지밀봉체로 이루어진 몰드층(13)의 여분 수지를 제거하여 플립칩형 반도체 패키지가 형성된다.
이 수지 충진방법에 의해 단시간에 수지가 배선기판(11)과 반도체소자(12)의 사이, 도전성 범프 사이에도 균일하게 수지가 충진된다.
본 발명의 반도체 패키지의 몰드층(13)은 단면구조가 凸형으로 단부가 돌기한 구조를 하고 있다. 이 때문에, 패키지의 휘어짐을 저감할 수 있으면서 열응력에 대한 신뢰성이 높아진다.
더욱이, 여기에서는 트랜스퍼 몰드에 이용하는 수지로서 다관능(多官能) 에폭시수지, 비페닐(biphenyl)형 에폭시수지들 중에서 특히 저점도의 수지를 이용하고 있다. 또한, 수지에 분산하는 필러의 입자지름을 배선기판(11)과 반도체소자 (12)의 틈 보다도 작아지도록 억제하고 있다. 예컨대, 배선기판(11)과 반도체소자(12)의 틈이 50㎛의 경우, 필러의 입자지름을 약 45㎛ 이하로 억제하고 있다.
이 예에서는 필러의 입자지름이 정규분포가 아니라, 약 45㎛ 근방에서 컷오프가 있도록 분포시킨 정제를 이용하고 있다.
언더 필의 두께는 100㎛ 이하의 경우도 많다. 현재, 일반적인 C4 플립칩의 경우, 배선기판과 반도체소자의 틈은 약 50~100㎛정도이다. 수지에 혼합되는 필러의 입자지름이 75~100㎛정도이면, 이 필러가 막혀 배선기판과 반도체소자의 틈에 잘 충진할 수 없었다. 또한, 필러의 입자지름을 작게하면, 수지와 필러의 혼합물의 점도가 커져, 역시 배선기판과 반도체소자의 틈에 충진할 수 없었다. 이 때문에, 트랜스퍼 몰드에 의해 형성하는 수지층의 두께는 적어도 100~200㎛정도로 되어 있었다.
발명자들은 다관능 에폭시수지, 비페닐형 에폭시수지들 중에서 특히 저점도의 수지를 바인더로서 이용함과 더불어, 필러의 지름을 배선기판(11)과 반도체소자(12)의 틈 보다도 작게 억제함으로써, 이와 같은 문제를 해결했다. 저점도의 수지를 바인더로서 이용함으로써, 필러의 지름을 작게해도 이들 혼합물의 점도의 증대를 억제할 수 있다. 따라서, 트랜스퍼 몰드법에 의해 배선기판과 반도체소자의 틈에도 밀봉수지층을 형성할 수 있다. 더욱이, 이와 같은 방법에 의하면, 언더 필을 그 외 부분의 밀봉수지층의 형성공정으로 일괄하여 형성할 수 있다. 따라서, 반도체 패키지의 생산성을 크게 향상시킬 수 있다.
본 예에서 정제는 약 80wt%의 필러(실리카)를 함유하고 있는 것을 이용했다. 정제로서 약 90wt%의 필러(실리카)을 함유하고 있는 것을 이용해도 마찬가지로 바람직한 결과를 얻을 수 있었다. 흡온성(吸溫性)을 낮게 억제하는 관점으로부터는 필러의 함유량이 70% 보다도 작은 정제를 이용하는 것은 바람직하지 않다.
도 10은 반도체 패키지의 단자 최하면의 균일성과 몰드층 크기의 관계가 몰드층의 두께에 대한 의존성을 설명하기 위한 도면이다.
도 16, 도 17은 본 발명의 반도체 패키지의 코플라너리티에 대해 설명하기 위한 도면이다.
반도체 패키지의 일그러짐 정도는 존(zone)1, 존2, 존3에서는 상위하다(도 17). 반도체 패키지의 단면형상은 존1에서는 위에 凸의 호(弧), 존2에서는 아래에 凸의 호, 존3에서는 직선으로 되어 있다.
ρ1는 존i의 곡률반경이다.
또한, x축은 2개의 원의 접점을 통과하도록, y축은 원1의 중심을 통과하도록 설정했다.
점 A는 원1이 y축과 만나는 점이다. 점 A의 y좌표는 존1의 코플라너리티에 대응한다. 이 점은 배선기판(11)의 하면(반도체소자(12) 탑재면의 반대측의 면)의 중심에 대응한다.
점 B는 존2와 존3의 경계에 대응하고, 2개의 원의 접점으로부터 존2의 길이만큼 원2의 둘레에 따라 이동한 점이다. 또한, 점 B는 배선기판(11) 상에서의 수지층(13) 형성부의 바깥 가장자리에 대응한다.
점 C는 원2에서 y좌표가 가장 작아지는 점이다.
점 D는 점 B에서의 원2의 접선에 따라 존3의 길이만큼 이동한 점이고, 배선기판(11)의 단부에 대응한다.
(식B)
ρ1: 존1의 곡률반경, ρ2: 존2의 곡률반경
여기서,
이와 같이, y1, y2, y3, y4를 구했다. 그리고, yi로부터 임의의 2점을 추출하여 그 차의 최대치를 코플라너리티로 했다.
더욱이, 본 예에서는 점 D를 배선기판(11)의 단부에 취했지만, 가장 외부에 설치된 볼(18)의 최하점에 취해도 된다.
여기에서는 배선기판(11)의 절연층으로서 열팽창계수가 20~40ppm/K, 탄성률이 2~13GPa인 열경화성 에폭시수지를 채용하고 있다. 배선기판(11)의 두께는0.4~1.2mm로 설정했다. 또한, 배선기판(11)에 탑재하는 반도체 패키지(12)의 두께가 0.25~0.75mm인 반도체 패키지에 대해 기술한다.
반도체소자(12)의 1변(y)의 길이는 20mm이고, 배선기판(11)의 1변(x)의 길이는 40mm이다.
도 10의 종축은 패키지 휘어짐, 즉 단자 최하면의 균일성 y(mm)이고, 횡축은 몰드층의 (z)(mm)이다. 몰드층(13)의 두께 Hr이 0.695mm, 1mm로 변화시켜 반도체 패키지의 배선기판 크기와 단자 최하면의 균일성 y(mm)의 관계를 시뮬레이션 하고 있다.
도 10으로부터 알 수 있는 바와 같이, 몰드층이 두꺼워질수록 패키지의 휘어짐은 감소하고, 단자 최하면의 균일성이 높아지는 것을 알 수 있다. 또한, 패키지 크기(z)가 클수록 패키지 휘어짐이 작아지는 것을 알 수 있다.
또한, 수지층의 재료로서는, 예컨대 실리콘수지, 비닐 중합수지, 페놀수지, 불포화 폴리에스테르수지, 지아릴프탈레이트수지, 시아네트에스테르수지, 아크릴수지 등의 열경화성 수지 등을 이용해도 된다.
더욱이, 배선기판의 절연층, 밀봉수지로서 PPS, 방향족 폴리아미드 등과 같은 수퍼 엔지니어링 플라스틱 또는 올레핀, 아미드 등을 사용한 열가소성 에라스토머를 사용해도 된다.
이상 설명한 바와 같이 본 발명은, 얇고 콤팩트하면서 신뢰성이 높은 반도체 패키지를 제공하고, 접속 신뢰성이 높은 박형의 반도체 패키지를 제공하며, 고밀도실장에 적합한 구조를 갖춘 반도체 패키지를 제공할 수 있다.

Claims (15)

  1. 제1접속패드가 설치된 제1영역과 그 주위의 제2영역을 갖춘 제1면과 제2면을 갖춘 배선기판과,
    접속단자가 설치된 제1면과 제2면을 갖추고, 상기 배선기판의 상기 제1면의 상기 제1영역에 페이스다운형에 탑재된 반도체소자,
    상기 제1배선기판의 제1접속패드와 상기 반도체소자의 접속단자를 접속하는 도전성 범프 및,
    상기 반도체소자의 상기 제2면이 노출하도록, 또 상기 반도체소자의 측면이 덮여지도록 하면서 상기 반도체소자의 제 1면과 상기 배선기판의 제 1면 사이의 틈을 충진하도록 상기 배선기판의 제 1면에 설치되고 상기 배선기판의 제 1면과 실질적으로 평행한 제 1면을 갖춘 밀봉수지층을 구비하여 구성되고,
    상기 배선기판의 제 1면은 상기 수지층으로 완전히 덮여지고 상기 수지층의 제 1면의 크기는 상기 배선기판의 제 1면의 크기와 다르며, 상기 수지층은 배선기판과 반도체소자 사이에 충진된 제 1부분을 갖추고, 제2부분은 반도체소자를 덮으며, 상기 제 1부분의 수지의 영률은 상기 제 2부분의 수지의 영률보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 밀봉수지층의 상기 제 1면과 상기 반도체소자의 상기 제2면은 실질적으로 동일평면 상에 있는 것을 특징으로 하는 반도체 패키지
  3. 제2항에 있어서, 상기 밀봉수지층의 단면(端面)은 경사지고, 상기 배선기판의 상기 제1면은 상기 밀봉수지층의 상기 제1면 보다도 큰 것을 특징으로 하는 반도체 패키지.
  4. 제1접속패드가 설치된 제1면과 제2면을 갖춘 배선기판과,
    접속단자가 설치된 제1면과 제2면을 갖추고, 상기 배선기판의 제1면의 제 1 영역에 페이스다운형으로 탑재된 반도체소자,
    상기 제1배선기판의 제1접속패드와 상기 반도체소자의 접속단자를 접속하는 도전성 범프 및,
    상기 반도체소자가 밀봉되도록 상기 배선기판의 제1면과 상기 반도체소자의 제2면에 설치된 수지층을 구비하여, 구성되고,
    상기 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)가 약 0.6 이상인 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서, 상기 반도체소자의 열팽창계수를 αc, 영률을 Ec로 한 경우, (αc·Ec)/(αs·Es)가 약 1.5 이상인 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서, 상기 밀봉수지층은 상기 배선기판과 상기 반도체소자의 사이에 충진된 제1부분과, 상기 반도체소자의 상기 제2면의 상측으로부터 상기 반도체소자를 덮는 제2부분을 갖추고, 상기 제1부분을 구성하는 수지의 영률은 상기 제2부분을 구성하는 수지의 영률 보다도 작은 것을 특징으로 하는 반도체 패키지.
  7. 제1면에 제1접속패드를 갖춘 배선기판 상에, 제1면에 접속단자가 설치된 반도체소자를 페이스다운형에 탑재하는 공정과,
    상기 반도체소자가 밀봉되도록 상기 배선기판의 제1면에 수지층을 형성하는 공정을 구비하여 이루어지고,
    상기 배선기판의 열팽창계수를 αs, 영률을 Es, 두께를 Hs, 상기 수지층의 열팽창계수를 αr, 영률을 Er, 두께를 Hr로 한 경우, (αr·Er·Hr)/(αs·Es·Hs)가 약 0.6 이상으로 되도록 설정하는 것을 특징으로 하는 반도체 패키지 제조방법.
  8. 제7항에 있어서, 상기 수지층의 형성공정은 트랜스퍼 몰드법으로 행하는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제7항에 있어서, 상기 수지층의 구성 수지는 가압된 상태로 공급되는 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 제4항에 있어서, 상기 밀봉수지층은 상기 배선기판과 상기 반도체소자 사이에 충진된 제1부분을 갖추고, 제2부분은 상기 반도체소자의 제2변상으로 부터 상기반도체 소자를 덮으며,
    상기 제1부분 및 제2부분은 동일한 수지로 형성된 것을 특징으로 하는 반도체 패키지.
  11. 제4항에 있어서, 상기 제 1부분 및 제2부분을 형성하는 수지는 상기 배선기판과 상기 반도체소자간 틈보다 작은 지름의 분포를 갖는 필러를 포함한 것을 특징으로 하는 반도체 패키지.
  12. 제7항에 있어서, 상기 수지층을 형성하는 수지는 상기 배선기판과 상기 반도체소자간 틈보다 작은 지름의 분포를 갖는 필러를 포함한 것을 특징으로 하는 반도체 패키지 제조방법.
  13. 제 1접속패드가 설치된 제 1영역과 그 주위에 제2영역을 갖춘 제 1면과 제2면을 갖춘 배선기판과,
    접속단자가 설치된 제1면과 제2면을 갖추고, 상기 배선기판의 상기 제1면의 상기 제1영역에 페이스다운형으로 탑재된 반도체소자.
    상기 제1배선기판의 제1접속패드와 상기 반도체소자의 접속단자를 접속하는 도전성 범프,
    측면이 반도체소자의 측면을 따라 설치되도록 반도체소자의 제2면에 설치되고, 반도체소자와 실질적으로 동일한 크기를 갖는 도전성 플레이트 및,
    상기 도전성 플레이트의 표면이 노출하도록, 또 상기 반도체소자의 제 1 및 제2면이 덮여지도록 하면서 상기 반도체소자의 제 1면과 상기 배선기관의 제 1면 사이의 틈을 충진하도록 상기 배선기관의 제1면에 설치되고 상기 배선기관의 제1면과 실질적으로 평행한 제1면을 갖춘 밀봉수지층을 구비하여 구성되고,
    상기 배선기관의 제1면은 상기 수지층으로 완전히 덮여지고 상기 수지층의 제1면의 크기는 상기 배선기관의 제1면의 크기와 다르며, 상기 수지층은 배선기관과 반도체소자 사이에 충진된 제1부분을 갖추고, 제2부분은 반도체소자를 덮으며, 상기 제1부분의 수지의 영률은 상기 제2부분의 수지의 영률보다 작은 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서, 상기 도전성 플레이트와 상기 반도체소자의 상기 제2면과는 도전성 수지에 의해 접합되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제13항에 있어서, 상기 밀봉수지층은 적어도 상기 도전성 플레이트의 측면을 덮도록 설치된 것을 특징으로 하는 반도체 패키지.
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Publication number Priority date Publication date Assignee Title
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
JP2001102486A (ja) * 1999-07-28 2001-04-13 Seiko Epson Corp 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器
WO2001068311A1 (en) 2000-03-10 2001-09-20 Chippac, Inc. Flip chip interconnection structure
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
JP2001313314A (ja) * 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
US6624005B1 (en) * 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
US6635971B2 (en) * 2001-01-11 2003-10-21 Hitachi, Ltd. Electronic device and optical transmission module
JP2003007962A (ja) * 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール
JP4614586B2 (ja) * 2001-06-28 2011-01-19 三洋電機株式会社 混成集積回路装置の製造方法
US6750546B1 (en) * 2001-11-05 2004-06-15 Skyworks Solutions, Inc. Flip-chip leadframe package
DE10205208A1 (de) * 2002-02-08 2003-09-18 Conti Temic Microelectronic Schaltungsanordnung mit einer mit einem programmierbaren Speicherelement bestückten Leiterplatte
US7138583B2 (en) * 2002-05-08 2006-11-21 Sandisk Corporation Method and apparatus for maintaining a separation between contacts
DE60233077D1 (de) * 2002-08-09 2009-09-03 Fujitsu Microelectronics Ltd Halbleiterbauelement und verfahren zu seiner herstellung
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6768209B1 (en) * 2003-02-03 2004-07-27 Micron Technology, Inc. Underfill compounds including electrically charged filler elements, microelectronic devices having underfill compounds including electrically charged filler elements, and methods of underfilling microelectronic devices
TW583757B (en) * 2003-02-26 2004-04-11 Advanced Semiconductor Eng A structure of a flip-chip package and a process thereof
US7230331B2 (en) * 2003-04-22 2007-06-12 Industrial Technology Research Institute Chip package structure and process for fabricating the same
JP4175197B2 (ja) * 2003-06-27 2008-11-05 株式会社デンソー フリップチップ実装構造
KR100886292B1 (ko) 2003-09-09 2009-03-04 산요덴키가부시키가이샤 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치
JP3977796B2 (ja) * 2003-10-29 2007-09-19 株式会社東芝 半導体装置
KR101218011B1 (ko) * 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US8853001B2 (en) * 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
US8574959B2 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US7659633B2 (en) 2004-11-10 2010-02-09 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
KR101249555B1 (ko) 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
US8216930B2 (en) * 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US20070105277A1 (en) 2004-11-10 2007-05-10 Stats Chippac Ltd. Solder joint flip chip interconnection
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
TWI242850B (en) * 2003-12-31 2005-11-01 Advanced Semiconductor Eng Chip package structure
US7005720B2 (en) * 2004-01-23 2006-02-28 Siliconware Precision Industries Co., Ltd. Semiconductor package with photosensitive chip and fabrication method thereof
TWI236109B (en) * 2004-02-26 2005-07-11 Advanced Semiconductor Eng Chip package
JP4058642B2 (ja) * 2004-08-23 2008-03-12 セイコーエプソン株式会社 半導体装置
KR101215243B1 (ko) * 2004-12-17 2012-12-24 파나소닉 주식회사 플립 칩 실장용 수지 조성물 및 범프 형성용 수지 조성물
JP4880218B2 (ja) * 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
TWI251319B (en) * 2004-12-31 2006-03-11 Chipmos Technologies Inc Chip-on-film package
CA2595518C (en) * 2005-03-14 2012-01-03 Sumitomo Bakelite Co., Ltd. Semiconductor device
KR20070107154A (ko) 2005-03-25 2007-11-06 스태츠 칩팩, 엘티디. 기판상에 좁은 상호접속 사이트를 갖는 플립 칩 상호접속체
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US20060255473A1 (en) * 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
KR20080031192A (ko) * 2005-06-29 2008-04-08 로무 가부시키가이샤 반도체 장치 및 반도체 장치 집합체
JP4753642B2 (ja) * 2005-07-04 2011-08-24 株式会社リコー 電子部品実装体の製造方法
US7170159B1 (en) * 2005-07-07 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Low CTE substrates for use with low-k flip-chip package devices
KR100761387B1 (ko) * 2005-07-13 2007-09-27 서울반도체 주식회사 몰딩부재를 형성하기 위한 몰드 및 그것을 사용한 몰딩부재형성방법
CN101546735B (zh) * 2005-08-17 2011-08-17 南茂科技股份有限公司 晶穴朝下晶片封装构造及其制造方法
JP4907962B2 (ja) * 2005-11-22 2012-04-04 日本電波工業株式会社 表面実装用水晶発振器
JP2007173273A (ja) * 2005-12-19 2007-07-05 Fujitsu Ltd 剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
TWI433628B (zh) * 2006-04-20 2014-04-01 Sumitomo Bakelite Co 半導體裝置
DE102006032073B4 (de) * 2006-07-11 2016-07-07 Intel Deutschland Gmbh Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
US20080121845A1 (en) * 2006-08-11 2008-05-29 General Electric Company Oxetane composition, associated method and article
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps
US9847309B2 (en) 2006-09-22 2017-12-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming vertical interconnect structure between semiconductor die and substrate
US20080116574A1 (en) * 2006-11-17 2008-05-22 Powertech Technology Inc. BGA package with encapsulation on bottom of substrate
JP2008141122A (ja) * 2006-12-05 2008-06-19 Denso Corp 樹脂モールド電子部品及びその製造方法
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
JP2008166438A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置およびその製造方法
CN101611490B (zh) * 2007-02-16 2011-07-27 住友电木株式会社 电路板的制造方法、半导体制造装置、电路板和半导体器件
JP4319229B2 (ja) * 2007-03-29 2009-08-26 シャープ株式会社 半導体装置
US7498198B2 (en) * 2007-04-30 2009-03-03 International Business Machines Corporation Structure and method for stress reduction in flip chip microelectronic packages using underfill materials with spatially varying properties
US20090115070A1 (en) * 2007-09-20 2009-05-07 Junji Tanaka Semiconductor device and method for manufacturing thereof
JP5425404B2 (ja) * 2008-01-18 2014-02-26 東京エレクトロン株式会社 アモルファスカーボン膜の処理方法およびそれを用いた半導体装置の製造方法
US8349721B2 (en) 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US7759137B2 (en) * 2008-03-25 2010-07-20 Stats Chippac, Ltd. Flip chip interconnection structure with bump on partial pad and method thereof
US9345148B2 (en) 2008-03-25 2016-05-17 Stats Chippac, Ltd. Semiconductor device and method of forming flipchip interconnection structure with bump on partial pad
US20090250814A1 (en) * 2008-04-03 2009-10-08 Stats Chippac, Ltd. Flip Chip Interconnection Structure Having Void-Free Fine Pitch and Method Thereof
US7851928B2 (en) * 2008-06-10 2010-12-14 Texas Instruments Incorporated Semiconductor device having substrate with differentially plated copper and selective solder
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US7897502B2 (en) * 2008-09-10 2011-03-01 Stats Chippac, Ltd. Method of forming vertically offset bond on trace interconnects on recessed and raised bond fingers
US20110147954A1 (en) * 2008-09-11 2011-06-23 Masahiro Kitamura Semiconductor device, and resin composition used for semiconductor device
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8198186B2 (en) 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
JP5213736B2 (ja) * 2009-01-29 2013-06-19 パナソニック株式会社 半導体装置
US20100237500A1 (en) * 2009-03-20 2010-09-23 Stats Chippac, Ltd. Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site
JP5271949B2 (ja) 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
TWI408785B (zh) 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8237171B2 (en) * 2010-02-09 2012-08-07 Microsemi Corporation High voltage high package pressure semiconductor package
US8587107B2 (en) 2010-02-09 2013-11-19 Microsemi Corporation Silicon carbide semiconductor
TWI419283B (zh) 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
US8039384B2 (en) 2010-03-09 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8409978B2 (en) 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe
JP5384443B2 (ja) * 2010-07-28 2014-01-08 日東電工株式会社 フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
JP2012079876A (ja) * 2010-09-30 2012-04-19 Fujitsu Ltd 電子装置の製造方法及び電子装置
KR20120040536A (ko) * 2010-10-19 2012-04-27 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
RU2449422C1 (ru) * 2010-12-28 2012-04-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Светодиодный источник излучения
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
KR101227735B1 (ko) * 2011-04-28 2013-01-29 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9437512B2 (en) * 2011-10-07 2016-09-06 Mediatek Inc. Integrated circuit package structure
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US8884443B2 (en) 2012-07-05 2014-11-11 Advanced Semiconductor Engineering, Inc. Substrate for semiconductor package and process for manufacturing
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
CN106031316B (zh) * 2014-02-21 2019-06-28 三井金属矿业株式会社 内置电容器层形成用覆铜层压板、多层印刷线路板以及多层印刷线路板的制造方法
KR102164545B1 (ko) 2014-09-11 2020-10-12 삼성전자 주식회사 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치
US9922843B1 (en) 2015-11-10 2018-03-20 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
CN110349945B (zh) * 2019-07-15 2024-05-24 星科金朋半导体（江阴）有限公司 一种多芯片的封装结构及其封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279571A (ja) * 1995-04-10 1996-10-22 Shinko Electric Ind Co Ltd 半導体装置
JPH08316361A (ja) * 1995-05-24 1996-11-29 Nec Kyushu Ltd 半導体装置
JPH0969586A (ja) * 1995-09-01 1997-03-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066843A (ja) * 1983-09-22 1985-04-17 Hitachi Ltd 集積回路パツケ−ジ
JPS63263394A (ja) * 1987-04-17 1988-10-31 Ngk Insulators Ltd 回転蓄熱式セラミツク熱交換体
US5847467A (en) * 1990-08-31 1998-12-08 Texas Instruments Incorporated Device packaging using heat spreaders and assisted deposition of wire bonds
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JPH0831988A (ja) * 1994-07-20 1996-02-02 Nec Corp テープキャリアパッケージの封止構造
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US5491612A (en) * 1995-02-21 1996-02-13 Fairchild Space And Defense Corporation Three-dimensional modular assembly of integrated circuits
JPH0964080A (ja) 1995-08-28 1997-03-07 Hitachi Ltd 半導体装置及びその製造方法
JP3311215B2 (ja) * 1995-09-28 2002-08-05 株式会社東芝 半導体装置
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
US5723369A (en) * 1996-03-14 1998-03-03 Lsi Logic Corporation Method of flip chip assembly
JPH09260436A (ja) 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
US5912316A (en) * 1996-11-08 1999-06-15 Johnson Matthey, Inc. Flexible interpenetrating networks formed by epoxy-cyanate ester compositions via a polyamide
US6008536A (en) * 1997-06-23 1999-12-28 Lsi Logic Corporation Grid array device package including advanced heat transfer mechanisms

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279571A (ja) * 1995-04-10 1996-10-22 Shinko Electric Ind Co Ltd 半導体装置
JPH08316361A (ja) * 1995-05-24 1996-11-29 Nec Kyushu Ltd 半導体装置
JPH0969586A (ja) * 1995-09-01 1997-03-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20010020736A1 (en) 2001-09-13
KR19990037125A (ko) 1999-05-25
US6448665B1 (en) 2002-09-10

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