JP2001102486A - 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器

Info

Publication number
JP2001102486A
JP2001102486A JP2000173294A JP2000173294A JP2001102486A JP 2001102486 A JP2001102486 A JP 2001102486A JP 2000173294 A JP2000173294 A JP 2000173294A JP 2000173294 A JP2000173294 A JP 2000173294A JP 2001102486 A JP2001102486 A JP 2001102486A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
cutting
resin
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000173294A
Other languages
English (en)
Inventor
Toshiki Nakayama
敏紀 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000173294A priority Critical patent/JP2001102486A/ja
Priority to US09/626,146 priority patent/US6774500B1/en
Priority to KR1020000043287A priority patent/KR100356323B1/ko
Priority to SG200004247A priority patent/SG112797A1/en
Priority to TW089115171A priority patent/TW515011B/zh
Publication of JP2001102486A publication Critical patent/JP2001102486A/ja
Priority to US10/873,158 priority patent/US20040227259A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09063Holes or slots in insulating substrate not used for electrical connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components

Abstract

(57)【要約】 【課題】 切削くずの発生を減らす半導体装置用基板、
半導体チップ搭載基板、半導体装置及びその製造方法、
回路基板並びに電子機器を提供することにある。 【解決手段】 半導体装置用基板10は、切削切断可能
な材料からなり、複数の半導体チップの搭載領域12を
有し、複数の個片に切断するための複数の切削ラインL
が交差する位置に、少なくとも1つの穴16が形成され
ている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置用基
板、半導体チップ搭載基板、半導体装置及びその製造方
法、回路基板並びに電子機器に関する。
【0002】
【発明の背景】CSP(Chip Scale/Size Package)の
ような小型パッケージを供給するために、フレキシブル
基板に複数の半導体チップを搭載し、これらを一括して
樹脂封止する方法が開発されている。一括封止された製
品は、切削で個片化される。
【0003】この場合、フレキシブル基板をブレードや
ルータ等で切削すると、個片の角部に切削くずが生じる
という問題があり、一層の改良が求められている。
【0004】本発明は、この問題点を解決するものであ
り、その目的は、切削くずの発生を減らす半導体装置用
基板、半導体チップ搭載基板、半導体装置及びその製造
方法、回路基板並びに電子機器を提供することにある。
【0005】
【課題を解決するための手段】(1)本発明に係る半導
体装置用基板は、半導体チップの搭載領域を有し、切削
ラインが交差する位置に、少なくとも1つの穴が形成さ
れている。
【0006】本発明に係る半導体装置用基板は、切削に
より個々の半導体装置用の個片に切断できるものであ
る。切削は、切削ラインに沿って行われる。切削ライン
は、実際には、幅を有するラインであって帯状をなす。
切削ラインが交差する位置では、個片の角部が形成され
る。
【0007】本発明で、穴とは、貫通した穴のみなら
ず、貫通しない穴すなわち凹部も含む。切削ラインが交
差する位置に、穴が形成されていれば、個片の角部で
は、半導体装置用基板の一部が、内側に入り込んだ形状
となる。切削ラインが交差する位置に、凹部が形成され
ていれば、個片の角部では、半導体装置用基板の一部が
薄肉になる。
【0008】したがって、交差する切削を行っても、個
片の角部では、半導体装置用基板の一部が内側に入り込
んだ形状あるいは薄肉になっているので、切削くずを減
少させることができる。
【0009】(2)この半導体装置用基板において、前
記切削ラインが交差する位置に1つの前記穴が形成さ
れ、前記穴は、前記切削ラインの交差部を含む大きさで
形成されていてもよい。
【0010】これによれば、穴の内壁面又は凹部の形成
による薄肉部によって、個片の角部が形成される。そし
て、個片の角部では、半導体装置用基板の一部が、内側
に入り込んだ形状あるいは薄肉になっている。
【0011】(3)この半導体装置用基板において、前
記切削ラインが交差する位置に複数の前記穴が形成さ
れ、それぞれの穴の端部が、前記切削ラインの交差部に
重なっていてもよい。
【0012】これによれば、穴の内壁面又は凹部の形成
による薄肉部によって、個片の角部が形成される。そし
て、個片の角部では、半導体装置用基板の一部が、内側
に入り込んだ形状あるいは薄肉になっている。
【0013】しかも、穴の一部分が、切削ラインの交差
部に重なればよいため、それぞれの穴を小さく形成する
ことができる。
【0014】(4)この半導体装置用基板において、前
記複数の穴は、前記切削ラインのうち、前記交差部にお
ける最後に切削が行われる切削ラインを挟んで形成され
ていてもよい。
【0015】(5)この半導体装置用基板において、前
記複数の穴は、前記切削ラインの交差部よりも、前記最
後に切削が行われる切削ラインの上流側に形成されてい
てもよい。
【0016】(6)この半導体装置用基板において、前
記複数の穴は、前記切削ラインの交差部よりも、前記最
後に切削が行われる切削ラインの下流側に形成されてい
てもよい。
【0017】(7)この半導体装置用基板において、前
記最後に切削が行われる切削ラインを挟んで、一方の側
に形成された1つの前記穴と、他方の側に形成された1
つの前記穴との間隔は、切削ツールの切削部の厚みより
も小さくてもよい。
【0018】こうすることで、穴の一部を切り欠いて切
削を行うことができ、穴の内壁面や凹部によって形成さ
れた薄肉部で、個片の角部を形成することができる。
【0019】(8)この半導体装置用基板において、少
なくとも1つの前記穴が形成され、前記穴は、カバーに
よって開口が塞がれていてもよい。
【0020】これによれば、穴に封止樹脂が流入するこ
とを防止でき、穴を介して封止樹脂が、半導体装置用基
板の一方の面から他方の面に回り込むことを防止でき
る。
【0021】(9)この半導体装置用基板において、配
線パターンが形成されており、前記カバーは、前記配線
パターンと同じ材料で形成されていてもよい。
【0022】これによれば、製造工程を増やすことな
く、カバーを形成することができる。
【0023】(10)本発明に係る半導体チップ搭載基
板は、切削切断可能な材料からなり、複数の個片に切断
するための切削ラインが交差する位置に、少なくとも1
つの穴が形成された基板と、前記基板に搭載された複数
の半導体チップと、を含む。
【0024】本発明で、複数の半導体チップが搭載され
た基板は、切削により複数の個片に切断できるものであ
る。切削は、切削ラインに沿って行われる。切削ライン
は、実際には、幅を有するラインであって帯状をなす。
切削ラインが交差する位置では、個片の角部が形成され
る。
【0025】本発明で、穴とは、貫通した穴のみなら
ず、貫通しない穴すなわち凹部も含む。切削ラインが交
差する位置に、穴が形成されていれば、個片となった基
板の角部は、内側に入り込んだ形状となる。切削ライン
が交差する位置に、凹部が形成されていれば、個片とな
った基板の角部は薄肉になる。
【0026】したがって、交差する切削ラインに沿って
切削を行っても、個片となった基板の角部は、内側に入
り込んだ形状あるいは薄肉になっているので、切削くず
を減少させることができる。
【0027】(11)この半導体チップ搭載基板におい
て、前記複数の半導体チップが樹脂によって封止されて
いてもよい。
【0028】これによれば、基板を切削切断するとき
に、樹脂も同時に切削切断する。
【0029】(12)この半導体チップ搭載基板におい
て、前記穴に、前記樹脂が充填されていてもよい。
【0030】これによれば、切削ラインの交差部に樹脂
が設けられる。基板に穴が形成されている場合は、基板
及び樹脂の個片の角部は、樹脂で形成される。基板に凹
部が形成されている場合は、基板及び樹脂の個片の角部
は、薄肉の基板と樹脂とで形成される。
【0031】(13)この半導体チップ搭載基板におい
て、前記基板として、請求項2から請求項8のいずれか
に記載の半導体装置用基板が使用されていてもよい。
【0032】(14)この半導体チップ搭載基板におい
て、前記基板として、上記半導体装置用基板が使用さ
れ、前記半導体装置用基板における前記カバーが設けら
れた面に、前記樹脂が設けられていてもよい。
【0033】これによれば、樹脂が穴に流入することを
防止でき、穴を介して基板の一方の面から他方の面に樹
脂が回り込むことを防止できる。
【0034】(15)本発明に係る半導体装置は、半導
体チップと、前記半導体チップが搭載され、切削切断に
より形成された基板と、前記半導体チップを封止する樹
脂と、を含み、角部を有する外形をなし、前記角部にお
いて、前記基板の一部が、前記樹脂の端面よりも内側に
入り込んでいる。
【0035】本発明によれば、角部において、基板を交
差して切削切断したときに生じてそのまま基板に残る切
削くずが減少した構造となっている。
【0036】(16)この半導体装置において、前記角
部において、前記基板が、前記角部の突出方向とは反対
方向に入り込む形状をなすことで、前記基板の端面が、
前記樹脂の端面よりも内側に入り込んでいてもよい。
【0037】(17)この半導体装置において、前記角
部において、前記基板に薄肉部が形成されることで、前
記基板の前記薄肉部の面が、前記樹脂の端面よりも内側
に入り込んでいてもよい。
【0038】(18)この半導体装置において、前記角
部において、前記樹脂の端面よりも内側に入り込んでい
る前記基板の前記一部は、前記樹脂にて覆われていても
よい。
【0039】これによれば、角部において、基板の一部
が樹脂にて覆われているので、交差する切削による基板
の切削くずが生じていない。
【0040】(19)この半導体装置において、前記角
部において、前記基板と前記樹脂との間にカバーが設け
られ、前記樹脂の端面よりも内側に入り込んでいる前記
基板の前記一部は、露出していてもよい。
【0041】(20)本発明に係る回路基板には、上記
半導体装置が搭載されている。
【0042】(21)本発明に係る電子機器は、上記半
導体装置を備える。
【0043】(22)本発明に係る半導体装置の製造方
法は、切削ラインが交差する位置に少なくとも1つの穴
が形成された基板に複数の半導体チップを搭載し、前記
複数の半導体チップを樹脂で封止する第1工程と、前記
切削ラインに沿って、前記穴の少なくとも一部を通っ
て、前記基板及び樹脂を切削して個片に切断する第2工
程と、を含む。
【0044】本発明で、複数の半導体チップが搭載され
た基板は、切削により複数の個片に切断される。切削
は、切削ラインに沿って行われる。切削ラインは、実際
には、幅を有するラインであって帯状をなす。切削ライ
ンが交差する位置では、基板及び樹脂の個片の角部が形
成される。
【0045】本発明で、穴とは、貫通した穴のみなら
ず、貫通しない穴すなわち凹部も含む。切削ラインが交
差する位置に、穴が形成されていれば、基板及び樹脂の
個片の角部では、基板の一部が、内側に入り込んだ形状
となる。切削ラインが交差する位置に、凹部が形成され
ていれば、基板及び樹脂の個片の角部では、基板の一部
が薄肉になる。
【0046】したがって、交差する切削ラインに沿って
切削を行っても、基板及び樹脂の個片の角部では、基板
の一部が内側に入り込んだ形状あるいは薄肉になってい
るので、切削くずを減少させることができる。
【0047】(23)この半導体装置の製造方法におい
て、前記第1工程で、前記穴に前記樹脂を充填してもよ
い。
【0048】これによれば、切削ラインの交差部に樹脂
が設けられる。基板に穴が形成されている場合は、基板
及び樹脂の個片の角部は樹脂で形成される。基板に凹部
が形成されている場合は、基板及び樹脂の個片の角部
は、薄肉の基板と樹脂とで形成される。
【0049】(24)この半導体装置の製造方法におい
て、前記基板には、少なくとも1つの前記穴が形成さ
れ、前記第1工程前に、前記穴の開口を塞ぐカバーを設
け、前記第1工程で、前記樹脂を、前記カバーによって
前記穴への流入を防止して設けてもよい。
【0050】これによれば、樹脂が穴に流入することを
防止でき、さらに、穴を介して基板の反対側に樹脂が回
り込むことを防止できる。
【0051】(25)この半導体装置の製造方法におい
て、前記第1工程前に、前記基板に配線パターンを形成
する工程を含み、前記カバーを、配線パターンを形成す
る工程で形成してもよい。
【0052】これによれば、工程を増やすことなくカバ
ーを設けることができる。
【0053】(26)この半導体装置の製造方法におい
て、前記切削ラインが交差する位置に1つの前記穴が形
成され、前記第2工程で、前記穴の内側を通って、前記
基板及び樹脂を切削してもよい。
【0054】これによれば、穴の内壁面又は凹部の形成
による薄肉部によって、基板の角部を形成することがで
きる。
【0055】(27)この半導体装置の製造方法におい
て、前記切削ラインが交差する位置に複数の前記穴が形
成され、前記複数の穴は、前記切削ラインのうち、前記
切削ラインが交差する位置で最後に切削が行われる切削
ラインを挟んで形成され、前記第2工程で、それぞれの
穴の端部を通って、前記基板及び樹脂を切削してもよ
い。
【0056】これによれば、穴の内壁面又は凹部の形成
による薄肉部によって、基板の角部を形成することがで
きる。しかも、穴の一部分が、切削ラインの交差部に重
なればよいため、それぞれの穴を小さく形成することが
できる。
【0057】(28)この半導体装置の製造方法におい
て、前記最後に切削が行われる切削ラインを挟んで、一
方の側に形成された1つの前記穴と、他方の側に形成さ
れた1つの前記穴と、の間隔よりも厚みの大きい切削ツ
ールで、前記基板及び樹脂を切削してもよい。
【0058】こうすることで、穴の一部を切り欠いて切
削を行うことができ、穴の内壁面や凹部によって形成さ
れた薄肉部で、個片の角部を形成することができる。
【0059】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。
【0060】(第1の実施の形態)図1は、本発明を適
用した第1の実施の形態に係る半導体装置用基板を示す
図である。半導体装置用基板(以下、基板という)10
は、図2に示すように、複数の半導体チップ20を搭載
した後、複数の個片に切断して、複数の半導体装置30
(図8参照)を製造するためのものである。基板10
は、個片になると半導体装置のインターポーザとなる。
【0061】基板10は、切削切断可能な材料からな
る。特に、切削切断によって角部が形成されたときに、
その角部に切削くずが生じやすい材料で基板10が形成
されているときに、本発明は効果的である。例えば、基
板10が弾力性のある材料で形成されているときには、
本発明を適用することが好ましい。基板10の材料は、
無機系の材料又は無機系の材料を含むものであってもよ
いが、有機系の材料が好ましい。有機系の材料から形成
された基板10として、例えばポリイミド樹脂からなる
フレキシブル基板が挙げられる。
【0062】基板10には、複数の半導体チップ20を
搭載するために、少なくとも1つの(図1には複数示さ
れているが1つでもよい)搭載領域12が設けられてい
る。各搭載領域12の少なくとも一方の面(多くの場合
一方の面のみであるが両面であってもよい)には、配線
パターン13(図8参照)が形成されていてもよい。基
板10には、一方の面と他方の面とを電気的に接続する
ための複数の貫通孔14が形成されていてもよい。各搭
載領域12に、複数の貫通孔14が形成されていてもよ
い。貫通孔14は、内壁面が銅や金などの導電材料でメ
ッキされてスルーホールとなっていてもよいし、導電材
料で埋められてもよい。また、貫通孔14上に、ハンダ
ボールなどの外部端子となる部材が載っていてもよい。
【0063】基板10には、貫通孔14とは別に、少な
くとも1つの穴16が形成されている。詳しくは、切削
ラインLが交差する位置に、少なくとも1つ(図1では
1つのみ)の穴16が形成されている。穴16の形状は
限定されず、丸穴又は角穴のいずれでもよい。穴16の
大きさ(丸穴であれば直径)は、切削ラインLの幅、す
なわち切削ツールの刃の厚み以上である。例えば、切削
ツールの刃の厚みが100〜300μm(一般的には1
00〜200μmで好ましくは150μm程度)である
とき、切削ラインLの位置の誤差が50〜200μmあ
ると考えて、穴16の直径を150〜500μmとする
ことが好ましい。
【0064】切削ラインLは、基板10を切断する位置
を示し、基板10から得られる複数の個片を区画する位
置に設定されている。図1に示す例では、複数の切削ラ
インLは、平行な複数の切削ラインLからなる第1のグ
ループと、第1のグループの各切削ラインLとは直角に
延びる複数の切削ラインLからなる第2のグループと、
に分けられる。
【0065】切削ラインLは、基板10を所定幅で削り
ながら切断する領域を示すので、実際には所定幅の帯状
をなす。例えば、切削ラインLは、切削ツールの刃の厚
みの幅を有する。したがって、複数の切削ラインLの交
差部18は、実際には点ではなく所定の面積を有する領
域である。
【0066】穴16は、複数の切削ラインLの交差部1
8を内側に含む大きさ、すなわち、交差部18よりも大
きく形成されている。交差部18の全体が、穴16の内
側に位置すれば、交差部18によって、基板10の個片
の角部が形成されない。基板10の個片の角部は、穴1
6の内壁面によって形成される。したがって、基板10
を切削切断して複数の個片を形成したときに、各個片の
角部に、切削くずが生じない。
【0067】本実施の形態では、基板10の外周端部を
切除して、その内側の領域から複数の個片を形成する。
切除される外周端部に切削くずが生じてもかまわないと
きには、交差部18の一部が、外周端部の方向に穴16
からはみだしてもよい。この場合、基板10の個片の角
部は上述したように穴16の内壁面で形成されるが、切
除される外周端部の角部は、交差する切削によって形成
されて、切削くずが生じることがあり得る。
【0068】本実施の形態に係る半導体装置用基板は、
上述したように構成されており、以下これを用いた半導
体装置の製造方法を説明する。半導体装置の製造方法
は、半導体チップ搭載基板の製造工程(第1の工程)
と、半導体チップ搭載基板の切削切断工程(第2の工
程)と、を含む。
【0069】(半導体チップ搭載基板の製造工程)図2
〜図4(A)は、半導体チップ搭載基板の製造工程を示
す図である。図2に示すように、基板10の複数の搭載
領域12のそれぞれに、半導体チップ20を搭載する。
本実施の形態では、半導体チップ20を、電極を上に向
けてボンディング(フェースアップボンディング)す
る。半導体チップ20を接着剤21等で基板10に接着
してもよい。基板10には、配線パターン13(図8参
照)が形成されている。半導体チップ20を、基板10
における配線パターン13が形成された面に搭載し、後
述する工程で、貫通孔14を介して反対側の面に複数の
外部端子26を設けてもよい。
【0070】次に、半導体チップ20と配線パターン1
3と電気的に接続する。例えば、図3に示すように、ワ
イヤ22によって両者の電気的な接続を図ってもよい。
あるいは、本実施の形態とは異なり、フェースダウンボ
ンディングによって半導体チップ20を基板10に実装
してもよい。その場合、電気的な接続には、異方性導電
材料やハンダや導電ペースト等を用いたり、超音波を使
用した金属接合を適用してもよい。超音波には、熱や圧
力を加えてもよい。
【0071】次に、図4(A)に示すように、複数の半
導体チップ20を、樹脂24によって封止(例えば一括
封止)する。基板10全体を樹脂24によって封止して
もよい。封止には、金型を使用すればよい。金型を使用
した場合には、樹脂24をモールド樹脂と称してもよ
い。あるいは、樹脂24を、基板10上に設けてスキー
ジによって均してもよいし、ポッティングによって設け
てもよい。基板10上に設けられた樹脂24の表面は、
平らであってもよいし凹凸になっていてもよい。例え
ば、図4(B)に示す変形例のように、樹脂124に、
溝126を形成してもよい。溝126を切削ラインLに
沿って形成すれば、切削の位置決めが容易になる。
【0072】基板10における半導体チップ20が搭載
された面に配線パターン13が形成されていれば、樹脂
24によって配線パターン13が覆われて保護される。
樹脂24は、基板10に形成された穴16に入り込んで
もよい。
【0073】以上の工程によって、図4(A)に示す半
導体チップ搭載基板が得られる。半導体チップ搭載基板
は、複数の半導体装置を製造するための中間製品であ
り、複数の半導体チップ20を内蔵している。複数の半
導体チップ20は、樹脂24によって封止されている。
半導体チップ搭載基板の基板10の構成については、上
述した通りである。基板10の穴16には、樹脂24が
充填されていてもよい。
【0074】半導体チップ搭載基板を切断する前に、図
5に示すように、基板10に複数の外部端子26を設け
てもよい。この時点では、複数の半導体装置に対応する
外部端子26を同時に設けることができる。外部端子2
6は、ハンダボールであってもよい。外部端子26は、
基板10に形成されたランド部上に設けてもよい。配線
パターン13が樹脂24が設けられた面に形成されてい
る場合は、貫通孔14内に設けられたハンダ等の導電材
料や、貫通孔14内を銅などの導電材料でメッキして形
成されたスルーホールを介して、外部端子26と配線パ
ターン13との電気的な接続が図られる。
【0075】(半導体チップ搭載基板の切削切断工程)
次に、図6に示すように、基板10、複数の半導体チッ
プ20及び樹脂24を含む半導体チップ搭載基板を切削
切断する。切削切断には、シリコンウエーハを切断する
ときに使用されるブレード28などの切削ツールを使用
してもよい。ブレード28などの切削ツールを、基板1
0に対して相対的に移動させて、基板10を切断する。
ブレード28を移動させてもよいし、基板10を移動さ
せてもよい。切削の位置は、図1に示す切削ラインLで
ある。すなわち、穴16の内側を通って、基板10及び
樹脂24を切削切断して、個片としての半導体装置30
が得られる。穴16に樹脂24が充填されていれば、樹
脂24によって半導体装置30の角部32(図7参照)
が形成される。したがって、基板10の切削くずが生じ
ない。
【0076】図7には、基板10及び樹脂24の切断面
が示されている。図7の例では、半導体装置30の角部
32において、基板10の一部が樹脂24の端面よりも
内側に入り込んでいる。上述したように、基板10は、
穴16の内側に切削ラインLの交差部18が位置するの
で、基板10の角部は、穴16の内壁面で形成されてい
る。したがって、半導体装置30の角部32において、
基板10の穴16の内壁面が、角部32の突出方向とは
反対方向に入り込んだ形状をなしている。また、半導体
チップ搭載基板の製造工程で、基板10の穴16に樹脂
24が充填されたので、穴16の内壁面は、樹脂24で
覆われている。
【0077】図8は、本実施の形態に係る半導体装置3
0を示す図である。半導体装置30は、半導体チップ2
0と、半導体チップ20が搭載され、切削切断により形
成された基板10の個片と、半導体チップ20を封止
し、切削切断により形成された樹脂24の個片と、を含
む。その他の特徴は、上述した通りである。
【0078】図8では、半導体装置30が、回路基板3
4に実装されている。回路基板34には例えばガラスエ
ポキシ基板等の有機系基板を用いることが一般的であ
る。回路基板34には例えば銅からなる配線パターン3
6が所望の回路となるように形成されていて、それらの
配線パターン36と半導体装置30の外部端子26とを
接続することでそれらの電気的導通が図られている。
【0079】(第2の実施の形態)図9は、本発明を適
用した第2の実施の形態に係る半導体装置用基板を示す
図である。図9に示す半導体装置用基板(以下基板とい
う)40には、複数の穴46が形成されている。基板4
0は、穴16を除いて図1に示す基板10と同じ構成で
あってもよい。
【0080】本実施の形態では、複数の切削ライン
1、L2が交差する位置に、複数の穴46が形成されて
いる。切削ラインL1と切削ラインL2とは直角に交差す
る。切削ラインL1、L2は、第1の実施の形態で説明し
た切削ラインLと同じである。したがって、図10に示
すように、切削ラインL1、L2は、所定幅の帯状をな
す。それぞれの穴46は、その一部(端部)が、切削ラ
インL1、L2の交差部48に重なって形成されている。
【0081】本実施の形態では、切削ラインL1、L2
それぞれを挟んで、複数の穴46が形成されている。ま
た、図10に示すように、切削ラインL1、L2の交差部
48の角部と穴46とが重複している。
【0082】図9に拡大して示すように、切削ラインL
1、L2のいずれか1つを挟む一対の穴46の間隔Dは、
切削ラインL1、L2の幅、すなわち切削ツール(例えば
ブレード28)の厚みよりも小さいことが好ましい。例
えば、切削ツールの刃の厚みが100〜300μm(一
般的には100〜200μmで好ましくは150μm程
度)であるとき、間隔Dは、それ未満であることが好ま
しい。また、穴46の直径は、切削ラインLの位置の誤
差に応じた大きさでよく、例えば50〜200μm程度
でよい。本実施の形態によれば、第1の実施の形態より
も、穴46の直径を小さくすることができる。その結
果、穴46に入り込んだ樹脂が、基板40の表面にはみ
出す状態を減少させることができる。
【0083】本実施の形態では、複数の交差する切削ラ
インL1、L2のうち、先に切削ラインL1に沿って切削
が行われ、その後(最後に)、切削ラインL2に沿って
切削が行われる。最後に行われる切削によって、基板4
0の個片の角部に切削くずが生じるので、少なくとも個
片の角部となる位置に穴146が形成されていることが
好ましい。基板40の外周端部を切除して、それ以外の
領域から複数の個片を形成するときには、切除される外
周端部において角部となる位置には穴246、346、
446は必ずしも必要ではない。
【0084】また、複数の交差する切削ラインL1、L2
によって、複数の個片の角部が形成されるときでも、最
後の切削が行われる切削ラインL2を挟んで穴46が形
成されていればよい。
【0085】図11(A)及び図11(B)は、本実施
の形態の変形例を示す図であり、図の上から下に向かっ
て、切削ラインL2に沿った切削が行われる。
【0086】例えば、最後の切削が行われる切削ライン
2において、交差部48よりも上流側で、切削くずが
生じる場合には図11(A)に示すように穴46を形成
する。すなわち、交差部48よりも、切削ラインL2
上流側のみに穴46を形成してもよい。この場合、切削
ラインL2において、交差部48よりも下流側の部分に
は、もともと切削くずが生じにくい。
【0087】あるいは、最後の切削が行われる切削ライ
ンL2において、交差部48よりも下流側で、切削くず
が生じる場合には図11(B)に示すように穴46を形
成する。すなわち、交差部48よりも、切削ラインL2
の下流側のみに穴46を形成してもよい。この場合、切
削ラインL2において、交差部48よりも上流側の部分
には、もともと切削くずが生じにくい。
【0088】交差部48の上流側及び下流側のどちらの
部分で切削くずが生じるかは、基板40や樹脂の材質、
切削の方法(例えば、切削ツールの回転方向又は移動方
向、基板40における切削ツールを当てる面)によって
異なる。
【0089】本実施の形態は、上記のように構成されて
おり、第1の実施の形態で説明した内容を可能な限り適
用することができる。また、本実施の形態に係る基板4
0を使用した半導体チップ搭載基板についても、基板4
0の構成の相違を除いて、第1の実施の形態で説明した
内容を適用できる。
【0090】本実施の形態に係る基板40を使用した半
導体装置の製造方法では、それぞれの穴46の端部を通
って、基板40及び樹脂を切削する。また、切削工程で
は、一対の穴46の間隔Dよりも厚みの大きい切削ツー
ルで、基板40及び樹脂を切削する。その他の詳細は、
第1の実施の形態で説明した内容を適用できる。
【0091】(第3の実施の形態)図12は、本発明を
適用した第3の実施の形態に係る半導体装置を示す図で
ある。図12に示す半導体装置は、個片となった基板5
0と、基板50に搭載された複数の半導体チップを封止
する樹脂52と、を含む。半導体装置の角部54におい
て、基板50には薄肉部56が形成されている。薄肉部
56は、基板50の表裏面の少なくともいずれか一方が
くぼんで形成される。例えば、薄肉部56の厚みは、基
板50の厚みの1/3〜1/4程度であることが好まし
い。薄肉部56は、平面的に(基板50に対して垂直に
みて)、切削ツールの刃の厚み以上の大きさ(丸い形状
であれば直径)であることが好ましい。図12に示すよ
うに、くぼんだ面が樹脂52を向いていれば、このくぼ
んだ面を樹脂52が覆っていてもよい。あるいは、くぼ
んだ面が樹脂52とは反対側を向いていてもよい。そし
て、薄肉部56が形成されることで、基板50のくぼん
だ面が、樹脂52の端面よりも内側に入り込んでいる。
【0092】本実施の形態に係る半導体装置で使用され
る個片の基板50も、複数の半導体チップの搭載領域を
有する半導体装置用基板から形成することができる。詳
しくは、第1又は第2の実施の形態で説明した基板1
0、40の穴16、46を、凹部に変えた構造の半導体
装置用基板を使用すればよい。ここで、凹部は切断され
て、上述した薄肉部56を形成する。
【0093】本実施の形態に係る半導体装置用基板は、
穴の代わりに凹部が形成されているので、樹脂を設けて
も反対側に樹脂が回り込むことがない。この半導体装置
用基板を使用して半導体チップ搭載基板を製造してもよ
い。また、半導体チップ搭載基板を切削切断して半導体
装置を製造してもよい。これらの方法については、上述
した実施の形態で説明した内容を適用することができ
る。そして、穴の代わりに凹部を通って切削切断するの
で、薄肉になった部分で切削が終了するため、切削くず
が小さくなる。
【0094】また、半導体装置用基板に凹部を形成する
ときは、化学的なハーフエッチングを行えばよい。その
場合は、樹脂を設ける面又はその反対側の面のいずれに
凹部を形成してもよい。あるいは、半導体装置用基板を
使用して半導体チップ搭載基板を製造してから、その一
部を構成する半導体装置用基板に凹部を形成してもよ
い。その場合、樹脂が既に設けられている面とは反対側
に凹部を形成する。
【0095】(第4の実施の形態)図13は、本発明を
適用した第4の実施の形態に係る半導体装置を説明する
図である。本実施の形態に係る半導体装置は、第1又は
第2の実施の形態で説明した半導体装置の構成に、カバ
ー(あるいはシール材又は遮蔽材)66を付加したもの
である。
【0096】すなわち、半導体装置の角部64におい
て、基板60と樹脂62の間にカバー66が設けられて
いる。そして、角部64において、基板60が角部64
の突出方向とは反対方向に入り込んで形成された端面6
8が露出している。端面68は、樹脂62の端面よりも
内側に入り込んでいる。なお、端面68を覆うために樹
脂などの材料を設けてもよい。
【0097】本実施の形態に係る半導体装置は、第1又
は第2の実施の形態で説明した基板10、40の穴1
6、46の開口をカバー66で塞いだ半導体装置用基板
を使用して製造することができる。カバー66の材料
は、樹脂であっても銅などの金属であってもよい。例え
ば、半導体装置用基板に配線パターンを形成するとき
に、同一の材料(銅などの導電材料)でカバー66を形
成してもよい。しかも、配線パターンを形成するときに
同時にカバー66を形成すれば、工程を増やさなくて済
む。あるいは、配線パターンとは反対側の面にカバー6
6を設けてもよい。あるいは、液状のコーティング剤を
穴16、46に充填し、これを固化させてもよい。な
お、カバー66の色が、半導体装置用基板と異なるとき
には、穴16、46を通してカバー66の色を認識でき
る。すなわち、穴16、46を、カバー66の色によっ
て認識できる。穴16、46は、切削ラインL、L1
2が通るので、切削の目印となる。
【0098】本実施の形態に係る半導体装置用基板を使
用し、カバー66が設けられた面に樹脂を設ければ、穴
16、46から樹脂が流出して反対側に回り込むことが
なくなる。
【0099】その他の詳細については、第1及び第2の
実施の形態で説明した内容を適用することができる。
【0100】そして、本発明を適用した半導体装置を有
する電子機器として、図14には、ノート型パーソナル
コンピュータ100が示されている。
【0101】なお、上記本発明の構成要件「半導体チッ
プ」を「電子素子」に置き換えて、半導体チップと同様
に電子素子(能動素子か受動素子かを問わない)を、基
板に実装して電子部品を製造することもできる。このよ
うな電子素子を使用して製造される電子部品として、例
えば、光素子、抵抗器、コンデンサ、コイル、発振器、
フィルタ、温度センサ、サーミスタ、バリスタ、ボリュ
ーム又はヒューズなどがある。
【図面の簡単な説明】
【図1】図1は、本発明を適用した第1の実施の形態に
係る半導体装置用基板を示す図である。
【図2】図2は、本発明を適用した第1の実施の形態に
係る半導体装置の製造方法を示す図である。
【図3】図3は、本発明を適用した第1の実施の形態に
係る半導体装置の製造方法を示す図である。
【図4】図4(A)及び図4(B)は、本発明を適用し
た第1の実施の形態に係る半導体装置の製造方法を示す
図である。
【図5】図5は、本発明を適用した第1の実施の形態に
係る半導体装置の製造方法を示す図である。
【図6】図6は、本発明を適用した第1の実施の形態に
係る半導体装置の製造方法を示す図である。
【図7】図7は、本発明を適用した第1の実施の形態に
係る半導体装置を示す図である。
【図8】図8は、本発明を適用した第1の実施の形態に
係る半導体装置を示す図である。
【図9】図9は、本発明を適用した第2の実施の形態に
係る半導体装置用基板を示す図である。
【図10】図10は、本発明を適用した第2の実施の形
態に係る半導体装置の製造方法を示す図である。
【図11】図11(A)及び図11(B)は、本発明を
適用した第2の実施の形態に係る半導体装置用基板の変
形例を示す図である。
【図12】図12は、本発明を適用した第3の実施の形
態に係る半導体装置を示す図である。
【図13】図13は、本発明を適用した第4の実施の形
態に係る半導体装置を示す図である。
【図14】図14は、本発明に係る方法を適用して製造
された半導体装置を備える電子機器を示す図である。
【符号の説明】
10 半導体装置用基板 12 搭載領域 16 穴 18 交差部 20 半導体チップ 24 樹脂 30 半導体装置 32 角部 34 回路基板 40 半導体装置用基板 46 穴 48 交差部 50 基板 52 樹脂 54 交差部 56 薄肉部 60 半導体装置用基板 62 樹脂 64 角部 66 カバー 68 端面

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップの搭載領域を有し、切削ラ
    インが交差する位置に、少なくとも1つの穴が形成され
    た半導体装置用基板。
  2. 【請求項2】 請求項1記載の半導体装置用基板におい
    て、 前記切削ラインが交差する位置に1つの前記穴が形成さ
    れ、 前記穴は、前記切削ラインの交差部を含む大きさで形成
    されている半導体装置用基板。
  3. 【請求項3】 請求項1記載の半導体装置用基板におい
    て、 前記切削ラインが交差する位置に複数の前記穴が形成さ
    れ、 それぞれの穴の端部が、前記切削ラインの交差部に重な
    る半導体装置用基板。
  4. 【請求項4】 請求項3記載の半導体装置用基板におい
    て、 前記複数の穴は、前記切削ラインのうち、前記交差部に
    おける最後に切削が行われる切削ラインを挟んで形成さ
    れている半導体装置用基板。
  5. 【請求項5】 請求項4記載の半導体装置用基板におい
    て、 前記複数の穴は、前記切削ラインの交差部よりも、前記
    最後に切削が行われる切削ラインの上流側に形成されて
    いる半導体装置用基板。
  6. 【請求項6】 請求項4記載の半導体装置用基板におい
    て、 前記複数の穴は、前記切削ラインの交差部よりも、前記
    最後に切削が行われる切削ラインの下流側に形成されて
    いる半導体装置用基板。
  7. 【請求項7】 請求項4から請求項6のいずれかに記載
    の半導体装置用基板において、 前記最後に切削が行われる切削ラインを挟んで、一方の
    側に形成された1つの前記穴と、他方の側に形成された
    1つの前記穴との間隔は、切削ツールの切削部の厚みよ
    りも小さい半導体装置用基板。
  8. 【請求項8】 請求項1から請求項7のいずれかに記載
    の半導体装置用基板において、 少なくとも1つの前記穴が形成され、 前記穴は、カバーによって開口が塞がれてなる半導体装
    置用基板。
  9. 【請求項9】 請求項8記載の半導体装置用基板におい
    て、 配線パターンが形成されており、 前記カバーは、前記配線パターンと同じ材料で形成され
    ている半導体装置用基板。
  10. 【請求項10】 切削切断可能な材料からなり、複数の
    個片に切断するための切削ラインが交差する位置に、少
    なくとも1つの穴が形成された基板と、 前記基板に搭載された複数の半導体チップと、 を含む半導体チップ搭載基板。
  11. 【請求項11】 請求項10記載の半導体チップ搭載基
    板において、 前記複数の半導体チップが樹脂によって封止されてなる
    半導体チップ搭載基板。
  12. 【請求項12】 請求項11記載の半導体チップ搭載基
    板において、 前記穴に、前記樹脂が充填されてなる半導体チップ搭載
    基板。
  13. 【請求項13】 請求項10から請求項12のいずれか
    に記載の半導体チップ搭載基板において、 前記基板として、請求項2から請求項9のいずれかに記
    載の半導体装置用基板が使用されてなる半導体チップ搭
    載基板。
  14. 【請求項14】 請求項11記載の半導体チップ搭載基
    板において、 前記基板として、請求項8又は請求項9記載の半導体装
    置用基板が使用され、 前記半導体装置用基板における前記カバーが設けられた
    面に、前記樹脂が設けられてなる半導体チップ搭載基
    板。
  15. 【請求項15】 半導体チップと、 前記半導体チップが搭載され、切削切断により形成され
    た基板と、 前記半導体チップを封止する樹脂と、 を含み、 角部を有する外形をなし、 前記角部において、前記基板の一部が、前記樹脂の端面
    よりも内側に入り込んでいる半導体装置。
  16. 【請求項16】 請求項15記載の半導体装置におい
    て、 前記角部において、前記基板が、前記角部の突出方向と
    は反対方向に入り込む形状をなすことで、前記基板の端
    面が、前記樹脂の端面よりも内側に入り込んでいる半導
    体装置。
  17. 【請求項17】 請求項15記載の半導体装置におい
    て、 前記角部において、前記基板に薄肉部が形成されること
    で、前記基板の前記薄肉部の面が、前記樹脂の端面より
    も内側に入り込んでいる半導体装置。
  18. 【請求項18】 請求項15から請求項17のいずれか
    に記載の半導体装置において、 前記角部において、前記樹脂の端面よりも内側に入り込
    んでいる前記基板の前記一部は、前記樹脂にて覆われて
    いる半導体装置。
  19. 【請求項19】 請求項15から請求項17のいずれか
    に記載の半導体装置において、 前記角部において、前記基板と前記樹脂との間にカバー
    が設けられ、 前記樹脂の端面よりも内側に入り込んでいる前記基板の
    前記一部は、露出してなる半導体装置。
  20. 【請求項20】 請求項15から請求項19のいずれか
    に記載の半導体装置が搭載された回路基板。
  21. 【請求項21】 請求項15から請求項19のいずれか
    に記載の半導体装置を備える電子機器。
  22. 【請求項22】 切削ラインが交差する位置に少なくと
    も1つの穴が形成された基板に複数の半導体チップを搭
    載し、前記複数の半導体チップを樹脂で封止する第1工
    程と、 前記切削ラインに沿って、前記穴の少なくとも一部を通
    って、前記基板及び樹脂を切削して個片に切断する第2
    工程と、 を含む半導体装置の製造方法。
  23. 【請求項23】 請求項22記載の半導体装置の製造方
    法において、 前記第1工程で、前記穴に前記樹脂を充填する半導体装
    置の製造方法。
  24. 【請求項24】 請求項22記載の半導体装置の製造方
    法において、 前記基板には、少なくとも1つの前記穴が形成され、 前記第1工程前に、前記穴の開口を塞ぐカバーを設け、 前記第1工程で、前記樹脂を、前記カバーによって前記
    穴への流入を防止して設ける半導体装置の製造方法。
  25. 【請求項25】 請求項24記載の半導体装置の製造方
    法において、 前記第1工程前に、前記基板に配線パターンを形成する
    工程を含み、 前記カバーを、配線パターンを形成する工程で形成する
    半導体装置の製造方法。
  26. 【請求項26】 請求項22から請求項25のいずれか
    に記載の半導体装置の製造方法において、 前記切削ラインが交差する位置に1つの前記穴が形成さ
    れ、 前記第2工程で、前記穴の内側を通って、前記基板及び
    樹脂を切削する半導体装置の製造方法。
  27. 【請求項27】 請求項22から請求項25のいずれか
    に記載の半導体装置の製造方法において、 前記切削ラインが交差する位置に複数の前記穴が形成さ
    れ、 前記複数の穴は、前記切削ラインのうち、前記切削ライ
    ンが交差する位置で最後に切削が行われる切削ラインを
    挟んで形成され、 前記第2工程で、それぞれの穴の端部を通って、前記基
    板及び樹脂を切削する半導体装置の製造方法。
  28. 【請求項28】 請求項27記載の半導体装置の製造方
    法において、 前記最後に切削が行われる切削ラインを挟んで、一方の
    側に形成された1つの前記穴と、他方の側に形成された
    1つの前記穴と、の間隔よりも厚みの大きい切削ツール
    で、前記基板及び樹脂を切削する半導体装置の製造方
    法。
JP2000173294A 1999-07-28 2000-06-09 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器 Withdrawn JP2001102486A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000173294A JP2001102486A (ja) 1999-07-28 2000-06-09 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器
US09/626,146 US6774500B1 (en) 1999-07-28 2000-07-26 Substrate for semiconductor device, semiconductor chip mounting substrate, semiconductor device and method of fabrication thereof, and circuit board, together with electronic equipment
KR1020000043287A KR100356323B1 (ko) 1999-07-28 2000-07-27 반도체 장치용 기판, 반도체 칩 탑재 기판, 반도체 장치및 그 제조방법, 회로 기판 및 전자기기
SG200004247A SG112797A1 (en) 1999-07-28 2000-07-27 Substrate for semiconductor device, semiconductor chip mounting substrate, semiconductor device and method of fabrication thereof, and circuit board, together with electronic equipment
TW089115171A TW515011B (en) 1999-07-28 2000-07-28 Substrate for semiconductor device, semiconductor-chip mounting substrate, semiconductor device and its manufacturing method, circuit board, and electronic machine
US10/873,158 US20040227259A1 (en) 1999-07-28 2004-06-23 Substrate for semiconductor device, semiconductor chip mounting substrate, semiconductor device and method of fabrication thereof, and circuit board, together with electronic equipment

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-213184 1999-07-28
JP21318499 1999-07-28
JP2000173294A JP2001102486A (ja) 1999-07-28 2000-06-09 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器

Publications (1)

Publication Number Publication Date
JP2001102486A true JP2001102486A (ja) 2001-04-13

Family

ID=26519652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000173294A Withdrawn JP2001102486A (ja) 1999-07-28 2000-06-09 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (5)

Country Link
US (2) US6774500B1 (ja)
JP (1) JP2001102486A (ja)
KR (1) KR100356323B1 (ja)
SG (1) SG112797A1 (ja)
TW (1) TW515011B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005094146A1 (de) * 2004-03-24 2005-10-06 Siemens Aktiengesellschaft Leiterplattennutzen mit einer vielzahl an schaltungsträgern, schaltungsträger und verfahren zum vereinzeln von schaltungsträgern aus einem leiterplattennutzen
JP2008141082A (ja) * 2006-12-05 2008-06-19 Matsushita Electric Ind Co Ltd セラミック多層基板の製造方法
JP2010232471A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
KR101001352B1 (ko) 2008-09-04 2010-12-14 삼성전기주식회사 패키지용 기판

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1401020A4 (en) 2001-06-07 2007-12-19 Renesas Tech Corp SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
JP5037521B2 (ja) * 2006-11-30 2012-09-26 株式会社トクヤマ メタライズドセラミック基板チップの製造方法
KR100871707B1 (ko) * 2007-03-30 2008-12-05 삼성전자주식회사 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
US7859084B2 (en) * 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2010004011A (ja) * 2008-05-19 2010-01-07 Panasonic Corp 半導体装置及び半導体装置の製造方法
KR100951308B1 (ko) * 2008-08-07 2010-04-05 삼성전기주식회사 카메라 모듈용 기판 제조방법 및 카메라 모듈용 기판 제조를 위한 기판 트레이
KR101049466B1 (ko) 2010-05-28 2011-07-15 삼성전기주식회사 기판 어레이 및 이를 이용한 카메라 모듈의 제조방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS584814B2 (ja) * 1976-04-27 1983-01-27 三菱電機株式会社 半導体装置
US4263341A (en) * 1978-12-19 1981-04-21 Western Electric Company, Inc. Processes of making two-sided printed circuit boards, with through-hole connections
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer
US4355457A (en) * 1980-10-29 1982-10-26 Rca Corporation Method of forming a mesa in a semiconductor device with subsequent separation into individual devices
JPS63226053A (ja) * 1987-03-13 1988-09-20 Matsushita Electric Ind Co Ltd 混成集積チツプモジユ−ル
KR910003735B1 (ko) * 1988-12-17 1991-06-10 삼성전자 주식회사 발광장치
KR920005461B1 (ko) * 1990-03-03 1992-07-04 현대전자산업 주식회사 인쇄회로기판 제조방법
US5153379A (en) * 1990-10-09 1992-10-06 Motorola, Inc. Shielded low-profile electronic component assembly
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
US5824569A (en) * 1992-07-15 1998-10-20 Micron Technology, Inc. Semiconductor device having ball-bonded pads
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
JP2742514B2 (ja) * 1993-11-30 1998-04-22 亞南産業株式會社 集積回路パッケージの成型方法
US5686171A (en) * 1993-12-30 1997-11-11 Vlsi Technology, Inc. Integrated circuit scribe line structures and methods for making same
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
EP0704896B1 (en) * 1994-09-22 2003-03-26 Nec Corporation Tape automated bonding type semiconductor device
JP3306272B2 (ja) * 1995-10-20 2002-07-24 富士通株式会社 弾性表面波装置
US5691242A (en) * 1996-02-26 1997-11-25 Motorola, Inc. Method for making an electronic component having an organic substrate
KR100192760B1 (ko) * 1996-02-29 1999-06-15 황인길 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
US6107161A (en) * 1996-06-07 2000-08-22 Rohm Co., Ltd. Semiconductor chip and a method for manufacturing thereof
JPH10233593A (ja) * 1997-02-19 1998-09-02 Citizen Electron Co Ltd 電磁シールド付きel用smdドライバモジュールとその製造方法
JP3094939B2 (ja) * 1997-03-19 2000-10-03 株式会社村田製作所 電子部品の製造方法
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6331450B1 (en) * 1998-12-22 2001-12-18 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device using group III nitride compound
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005094146A1 (de) * 2004-03-24 2005-10-06 Siemens Aktiengesellschaft Leiterplattennutzen mit einer vielzahl an schaltungsträgern, schaltungsträger und verfahren zum vereinzeln von schaltungsträgern aus einem leiterplattennutzen
JP2008141082A (ja) * 2006-12-05 2008-06-19 Matsushita Electric Ind Co Ltd セラミック多層基板の製造方法
KR101001352B1 (ko) 2008-09-04 2010-12-14 삼성전기주식회사 패키지용 기판
JP2010232471A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
TW515011B (en) 2002-12-21
KR20010030016A (ko) 2001-04-16
US20040227259A1 (en) 2004-11-18
SG112797A1 (en) 2005-07-28
US6774500B1 (en) 2004-08-10
KR100356323B1 (ko) 2002-10-19

Similar Documents

Publication Publication Date Title
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100533673B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
KR100459970B1 (ko) 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기
US6822324B2 (en) Wafer-level package with a cavity and fabricating method thereof
EP0896368A1 (en) Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
CA2301615A1 (en) Integrated circuit package employing a transparent encapsulant and a method of making the package
JPH06342794A (ja) 樹脂封止型半導体パッケージおよびその製造方法
KR20020021597A (ko) 반도체 장치 및 그 제조 방법
JP2001060758A (ja) 接着材料の貼着方法及び貼着装置、配線基板、半導体装置及びその製造方法、回路基板並びに電子機器
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH11260851A (ja) 半導体装置及び該半導体装置の製造方法
JP2001102486A (ja) 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器
US6339247B1 (en) Structure for mounting a semiconductor device on a liquid crystal display, and semiconductor device
JPH11214596A (ja) 半導体装置及びその製造方法並びに電子機器
EP1041617A1 (en) Semiconductor device and method of production thereof and semiconductor mounting structure and method
JP2009188275A (ja) 半導体チップ、半導体装置、半導体装置の製造方法、および液晶モジュール
JP3784319B2 (ja) 半導体装置、半導体積層ユニット、およびその製造方法
JP4324773B2 (ja) 半導体装置の製造方法
JP2003152023A (ja) 半導体装置の接続構造とその製造方法
JP2005116881A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH10112468A (ja) チップ型半導体装置の製造方法
JP7056910B2 (ja) 半導体装置およびその製造方法
JPH10209164A (ja) 半導体装置の製造方法
JP2001127245A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3373445B2 (ja) 半導体装置、半導体チップ用基板、半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20050722