KR20080031192A - 반도체 장치 및 반도체 장치 집합체 - Google Patents

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마사키 카사이
오사무 미야타
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로무 가부시키가이샤
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Abstract

두께의 증대를 초래하는 일 없이, 급격한 온도 변화에 기인하는 반도체 칩의 휨을 방지할 수 있는 반도체 장치(1) 및 반도체 장치 집합체를 제공한다. 반도체 장치는, 반도체 칩과; 상기 반도체 칩의 표면상에, 제1 수지 재료를 이용하여 형성된 표면측 수지층과; 상기 반도체 칩의 이면상에, 상기 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 상기 표면측 수지층보다 얇게 형성된 이면측 수지층을 구비한다.

Description

반도체 장치 및 반도체 장치 집합체{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE ASSEMBLY}
본 발명은 반도체 장치 및 반도체 장치를 조각으로 자르기 전의 웨이퍼 상태인 반도체 장치 집합체에 관한 것이다.
최근, 반도체 장치의 소형화, 고기능화 및 고성능화를 가능하게 하는 WL-CSP(웨이퍼 레벨 칩 사이즈 패키지 : Wafer Level - Chip Size Package)의 실용화가 진행되고 있다. WL-CSP에서는 웨이퍼 상태에서 패키징 공정이 완료되고, 다이싱(dicing)에 의해서 잘라진 개개의 칩 사이즈가 패키지 사이즈로 된다.
즉, WL-CSP가 채용된 반도체 장치의 제조 공정에서는 복수의 반도체 칩이 형성된 웨이퍼의 표면상에 폴리이미드층 및 재배선이 형성된 후, 이를 봉지(封止)하기 위한 표면측 수지층이 형성된다. 그리고, 표면측 수지층상에 외부 단자가 형성된 후, 각 반도체 칩 사이에 설정된 다이싱 라인을 따라서, 패시베이션막 및 봉지 수지와 함께 웨이퍼가 절단(다이싱)되는 것에 의해, 반도체 칩과 동일한 패키지 사이즈를 갖는 WL-CSP의 반도체 장치가 얻어진다.
특허 문헌 1 : 일본 특개 2003-60119호 공보
특허 문헌 2 : 일본 특개 2004-336020호 공보
표면측 수지층은 웨이퍼의 표면에 표면측 수지층의 재료인 수지를 도포한 후, 일단 가열한 후에 냉각하여, 그 웨이퍼의 표면상의 수지를 경화(硬化)시키는 것에 의해 형성된다. 이 때, 웨이퍼의 표면상의 수지에 열 수축이 생긴다. 이와 같은 열 수축이 생기면, 웨이퍼의 표면에 대해서 응력이 걸리기 때문에, 웨이퍼에 휨(warping)이 생기고, 그 결과 웨이퍼내의 기능 소자가 데미지를 받는 일이 있다.
이와 같은 웨이퍼의 휨을 방지하기 위해, 웨이퍼의 이면상에, 표면측 수지층과 동일한 재료로 동일한 두께의 이면측 수지층을 형성하는 것이 생각된다. 이것에 의해, 수지 경화를 위한 가열 후의 냉각시에, 웨이퍼의 표면상 및 이면상의 수지가 동양(同樣)으로 열 수축하므로, 웨이퍼에 휨이 생기는 것을 방지할 수 있다.
그러나, 웨이퍼의 이면상에, 표면측 수지층과 동일한 두께의 이면측 수지층을 형성하면, 그 웨이퍼를 절단하여 얻어지는 반도체 장치의 두께가 커져 버린다.
또, 이와 같은 반도체 장치에 있어서, 이면측 수지층의 표면에 제조 회사명이나 품번 등을 기록한 것이 제공되고 있다. 이면측 수지층의 표면에 제조 회사명 등을 표기하는 수법으로서, 예를 들어 레이저 가공이 생각된다. 즉, 이면측 수지층의 표면에 레이저 광를 조사하고, 미세한 오목 형상의 그루브(groove)를 형성하는 것에 의해, 그 이면측 수지층의 표면에 제조 회사명 등을 각인하는 것이 생각된다.
그런데, 레이저 가공에 의해 이면측 수지층의 표면에 제조 회사명 등을 각인한 경우, 이면측 수지층이 수지 재료만으로 형성되어 있으면, 이면측 수지층의 표면의 광택에 의해서, 그 제조 회사명 등을 시인하기 어렵다고 하는 문제가 생긴다. 이 문제를 해결하기 위해서는 이면측 수지층을 형성하는 수지 재료안에 필 러(filler)를 혼입(混入)하고, 이것에 의해 이면측 수지층의 표면의 광택을 억제하면 된다.
그러나, 수지 재료중에 혼입되는 필러의 양이 많으면, 이면측 수지층의 표면에, 필러에 의한 비교적 큰 요철(凹凸)이 생긴다. 그 때문에, 이면측 수지층의 표면에 각인된 제조 회사명 등을 나타내는 오목한 형상의 그루브와 필러에 의한 요철의 식별이 어려워져서, 오히려 시인성이 나빠지는 결과를 부른다.
여기서, 본 발명의 제1의 목적은, 두께의 증대를 초래하는 일 없이, 급격한 온도 변화에 기인하는 반도체 칩의 휨을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제2의 목적은, 반도체 장치의 두께의 증대를 초래하는 일 없이, 급격한 온도 변화에 기인하는 기판의 휨을 방지할 수 있는 반도체 장치 집합체를 제공하는 것이다.
본 발명의 제3의 목적은, 레이저 가공에 의해 이면측 수지층의 표면에 각인되는 제조 회사명 등의 시인성의 향상을 도모할 수 있는 반도체 장치를 제공하는 것이다.
상기 제1의 목적을 달성하기 위한 본 발명의 반도체 장치는, 반도체 칩과; 상기 반도체 칩의 표면상에, 제1 수지 재료를 이용하여 형성된 표면측 수지층과; 상기 반도체 칩의 이면상에, 상기 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 상기 표면측 수지층보다 얇게 형성된 이면측 수지층을 포함한다.
이 구성에 의하면, 반도체 칩의 표면측에 제1 수지 재료를 이용하여 표면측 수지층이 형성되고, 그 이면측에는 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 표면측 수지층보다 얇은 이면측 수지층이 형성되어 있다. 이면측 수지층을 표면측 수지층보다 얇게 형성하는 것에 의해, 반도체 칩의 표면측 및 이면측에 동일한 두께를 갖는 수지층을 형성하는 경우에 비해, 반도체 장치의 두께를 작게 할 수 있다. 또, 이면측 수지층이 표면측 수지층보다 얇아도, 이면측 수지층의 재료로서 표면측 수지층을 형성하는 제1 수지 재료보다 열 팽창 계수가 큰 제2 수지 재료가 이용되는 것에 의해, 급격한 온도 변화에 수반하여, 표면측 수지층 및 이면측 수지층이 열 팽창 또는 열 수축했을 때에, 이면측 수지층으로부터 반도체 칩의 이면에 가하는 응력을, 표면측 수지층으로부터 반도체 칩의 표면에 가하는 응력과 거의 같게 할 수 있다. 따라서, 반도체 장치의 두께가 커지는 것을 방지할 수 있고, 또 급격한 온도 변화에 의한 반도체 칩의 휨 발생을 방지할 수 있다.
상기 제2 수지 재료는 상기 제1 수지 재료보다 작은 탄성율을 갖는 것이 바람직하다. 이면측 수지층의 재료로서, 작은 탄성율을 갖는 제2 수지 재료가 이용되므로, 이면측 수지층이 얇게 형성되어 있어도, 그 이면측 수지층에 가하는 충격을 충분히 흡수할 수 있고, 반도체 칩을 충분히 보호할 수 있다.
예를 들어, 상기 제1 수지 재료가 비스페놀 A(bisphenol A)형 에폭시 수지이고, 상기 제2 수지 재료가 폴리이미드 아미드이면, 제1 수지 재료의 열 팽창 계수보다 제2 수지 재료의 열 팽창 계수가 크고, 또 제1 수지 재료의 탄성율보다 제2 수지 재료의 탄성율이 작게 된다.
또, 상기 반도체 장치는 상기 표면측 수지층상에 배치되고, 상기 반도체 장치가 실장(實裝) 기판에 실장되었을 때에, 상기 실장 기판상의 전극에 맞닿는 외부 단자를 추가로 포함하는 것이어도 된다.
상기 제2의 목적을 달성하기 위한 본 발명의 반도체 장치 집합체는, 복수의 반도체 칩이 형성된 기판과; 상기 기판의 표면상에, 제1 수지 재료를 이용하여 형성된 표면측 수지층과; 상기 기판의 이면상에, 상기 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 상기 표면측 수지층보다 얇게 형성된 이면측 수지층을 포함한다.
이 구성에 의하면, 기판의 표면측에 제1 수지 재료를 이용하여 표면측 수지층이 형성되고, 그 이면측에는 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 표면측 수지층보다 얇은 이면측 수지층이 형성되어 있다. 이면측 수지층을 표면측 수지층보다 얇게 형성하는 것에 의해, 기판의 표면측 및 이면측에 동일한 두께를 갖는 수지층을 형성하는 경우에 비해, 반도체 장치 집합체를 절단하여 얻어지는 반도체 장치의 두께를 작게 할 수 있다. 또, 이면측 수지층이 표면측 수지층보다 얇아도, 이면측 수지층의 재료로서, 표면측 수지층을 형성하는 제1 수지 재료보다 열 팽창 계수가 큰 제2 수지 재료를 이용하는 것에 의해, 표면측 수지층 및 이면측 수지층의 재료를 경화시키기 위한 가열 후의 냉각시에 있어서, 이러한 재료가 열 수축했을 때에 기판의 이면에 가하는 응력을, 기판의 표면에 가하는 응력과 거의 같게 할 수 있다. 따라서, 반도체 장치 집합체로부터 얻어지는 반도체 장치의 두께가 커지는 것을 방지할 수 있고, 또 기판에 휨이 생기는 것을 방지할 수 있다.
상기 제2 수지 재료는 상기 제1 수지 재료보다 작은 탄성율을 갖는 것이 바람직하다. 이면측 수지층의 재료로서, 작은 탄성율을 갖는 제2 수지 재료가 이용되므로, 이면측 수지층이 얇게 형성되어 있어도, 그 이면측 수지층에 가하는 충격을 충분히 흡수할 수 있다. 그 때문에, 반도체 장치 집합체의 상태에 있어서 각 반도체 칩을 충분히 보호할 수 있고, 또 반도체 장치 집합체로부터 얻어지는 반도체 장치에 있어서 반도체 칩을 충분히 보호할 수 있다.
예를 들어, 상기 제1 수지 재료가 비스페놀 A형 에폭시 수지이고, 상기 제2 수지 재료가 폴리이미드 아미드이면, 제1 수지 재료의 열 팽창 계수보다 제2 수지 재료의 열 팽창 계수가 크고, 또 제1 수지 재료의 탄성율보다 제2 수지 재료의 탄성율이 작게 된다.
상기 제3의 목적을 달성하기 위한 본 발명의 반도체 장치는, 반도체 칩과; 상기 반도체 칩의 이면상에, 수지 재료를 이용하여 형성된 이면측 수지층을 포함하고, 상기 수지 재료는 수지안에 필러를 5 중량% 이상 10 중량% 이하의 범위내에서 혼합한 것이다.
이 구성에 의하면, 이면측 수지층을 형성하는 수지 재료는 수지안에, 필러가 5 중량% 이상 10 중량% 이하의 범위내에서 혼합되어 있다. 이것에 의해, 이면측 수지층의 표면의 광택을 억제할 수 있고, 또 이면측 수지층의 표면에 필러에 의한 큰 요철이 생기는 것을 막을 수 있다. 따라서, 레이저 가공에 의해 이면측 수지층의 표면에 각인되는 제조 회사명 등의 시인성의 향상을 도모할 수 있다.
상기 반도체 장치는, 상기 반도체 칩의 표면상에 형성된 표면측 수지층과; 상기 표면측 수지층상에 마련되고, 상기 반도체 장치가 실장 기판에 실장되었을 때에, 상기 실장 기판상의 전극에 맞닿는 외부 단자를 추가로 포함하는 것이어도 된다.
본 발명에 있어서 상술한, 또는 또다른 목적, 특징 및 효과는 첨부한 도면을 참조하여 다음에 말하는 실시 형태의 설명에 의해 밝혀진다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 구성을 도해적으로 나타내는 측면도이다.
도 2는 도 1에 나타내는 반도체 장치가 집합하여 이루어지는 반도체 장치 집합체의 표면측으로부터 본 사시도이다.
도 3은 도 2에 나타내는 반도체 장치 집합체의 도해적인 측면도이다.
도 4는 본 발명의 제2 실시 형태에 관한 반도체 장치의 구성을 도해적으로 나타내는 측면도이다.
도 5는 도 4에 나타내는 반도체 장치의 사시도이다.
도 6은 도 4에 나타내는 이면측 수지층의 표면에 제조 회사명이나 품번 등을 표기하는 수법을 설명하기 위해서, 이면측 수지층의 표면을 확대하여 나타내는 측면도이다.
이하에서는 본 발명의 실시 형태를, 첨부한 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 구성을 도해적으로 나타내는 측면도이다.
이 반도체 장치(1)는 WL-CSP를 채용한 반도체 장치이다. 반도체 장치(1)는 반도체 칩(10)을 구비하고 있다.
반도체 칩(10)은, 예를 들어 300 ~ 400㎛ 의 두께를 갖고 있다. 이 반도체 칩(10)의 표층부에는 기능 소자(도시하지 않음)가 형성되어 있다. 반도체 칩(10)의 표면(10a)은 패시베이션막(도시하지 않음)으로 덮여 있다. 패시베이션막에는 폴리이미드층이나 재배선(도시하지 않음)이 형성되어 있다. 그리고, 반도체 칩(10)의 표면(10a)상에는 재배선 등을 봉지하기 위한 표면측 수지층(11)이 형성되어 있다.
표면측 수지층(11)은 거의 40 ~ 100㎛ 의 두께를 갖고 있다. 이 표면측 수지층(11)은, 예를 들어 탄성율이 16GPa 이고, 또 글래스 전이점(135℃)보다 낮은 온도에 있어서 열 팽창 계수가 2.5 ~ 8.5ppm/℃ 이고, 글래스 전이점 이상의 온도에 있어서 열 팽창 계수가 19.0 ~ 44.0ppm/℃ 인 비스페놀 A형 에폭시 수지를 이용하여 형성되어 있다.
한편, 반도체 칩(10)의 이면(10b)상에는 표면측 수지층(11)의 재료인 비스페놀 A형 에폭시 수지보다 큰 열 팽창 계수를 갖고, 또 이것보다 작은 탄성율을 갖는 수지 재료를 이용하여, 이면측 수지층(12)이 형성되어 있다. 이러한 열 팽장 계수 및 탄성율을 갖는 수지 재료로서는, 예를 들어 탄성율이 2.5GPa 이고, 열 팽창 계수가 60.Oppm/℃인 폴리이미드 아미드를 예시하는 것이 가능하다. 이면측 수지층(12)은 거의 10 ~ 30㎛ 의 두께를 갖고 있고, 표면측 수지층(11)보다 얇게 형성되어 있다.
또, 표면측 수지층(11)상에는 실장 기판(2)과 접속하기 위한 복수의 외부 단자(13)가 마련되어 있다. 복수의 외부 단자(13)는, 예를 들어 표면측 수지층(11)측의 중앙부에 있어서 격자 형상으로 배열되어 있다. 각 외부 단자(13)는 볼 형상으로 형성되어 있고, 반도체 장치(1)에 구비된 반도체 칩(10)과 전기적으로 접속되어 있다. 이 반도체 장치(1)에서는 각 외부 단자(13)가 실장 기판(2)상의 각 랜드(21)에 맞닿는 것에 의해, 실장 기판(2)에 대한 실장이 달성된다.
이와 같이, 이면측 수지층(12)을 표면측 수지층(11)보다 얇게 형성하는 것에 의해, 반도체 칩(10)의 표면(10a)측 및 이면(10b)측에 동일한 두께를 갖는 수지층을 형성하는 경우에 비해, 그 두께를 작게 할 수 있다. 또, 이면측 수지층(12)이 표면측 수지층(11)보다 얇아도, 이면측 수지층(12)의 재료로서, 표면측 수지층(11)을 형성하는 수지 재료보다 열 팽창 계수가 큰 수지 재료를 이용하는 것에 의해, 표면측 수지층(11) 및 이면측 수지층(12)이 열 팽창 또는 열 수축했을 때에, 이면측 수지층(12)으로부터 반도체 칩(10)의 이면에 가하는 응력을, 표면측 수지층(11)으로부터 반도체 칩(10)의 표면에 가하는 응력과 거의 같게 할 수 있다. 따라서, 반도체 장치(1)의 두께가 커지는 것을 방지할 수 있고, 또 급격한 온도 변화에 의한 반도체 칩(10)의 휨 발생을 방지할 수 있다.
또, 이면측 수지층(12)의 재료로서, 비교적 작은 탄성율을 갖는 폴리이미드 아미드가 이용되고 있으므로, 이면측 수지층(12)이 얇게 형성되어 있어도, 그 이면측 수지층(12)에 가하는 충격을 충분히 흡수할 수 있고, 반도체 칩(10)을 충분히 보호할 수 있다.
도 2는 도 1에 나타내는 반도체 장치(1)가 집합하여 이루어지는 반도체 장치 집합체(3)의 표면(30a)측에서 본 사시도이고, 도 3은 그 도해적인 측면도이다.
반도체 장치(1)는 복수의 반도체 장치(1)가 집합하여 이루어지는 반도체 장치 집합체(3)를, 도시하지 않은 다이싱 블레이드(dicing blade) 등에 의해, 각 반도체 칩(10) 사이에서 설정된 다이싱 라인 L을 따라서 절단하여, 각 1 개의 반도체 칩(10)을 포함하는 조각으로 분리하는 것에 의해 얻어진다.
반도체 장치 집합체(3)는, 복수의 반도체 칩(10)이 형성된 기판(30)과; 그 기판(30)의 표면(30a)(각 반도체 칩(10)의 표면(10a))상에, 비스페놀 A형 에폭시 수지를 이용하여 형성된 표면측 수지층(11)과; 기판(30)의 이면(30b)상에, 폴리이미드 아미드를 이용하여 표면측 수지층(11)보다 얇게 형성된 이면측 수지층(12)을 구비하고 있다.
표면측 수지층(11) 및 이면측 수지층(12)은 다음과 같이 하여 형성된다. 즉, 표면측 수지층(11) 및 이면측 수지층(12)을 형성할 때, 기판(30)의 표면(30a)에, 표면측 수지층(11)의 재료인 비스페놀 A형 에폭시 수지가 도포된다. 또, 기판(30)의 이면(30b)에, 이면측 수지층(12)의 재료인 폴리이미드 아미드가 도포된다. 이 때, 폴리이미드 아미드는 기판(30)의 표면(30a)상에 도포된 비스페놀 A형 에폭시 수지보다 얇게 도포된다. 그 후, 이러한 수지가 기판(30)마다 약 170℃ ~ 180℃ 까지 가열된 후, 상온(약 25℃)까지 냉각된다. 이것에 의해, 기판(30)의 표면(30a)상의 비스페놀 A형 에폭시 수지 및 기판(30)의 이면(30b)상의 폴리이미드 아미드가 경화하여, 기판(30)의 표면(30a)상 및 이면(30b)상에 각각 표면측 수지층(11) 및 이면측 수지층(12)이 형성된다.
표면측 수지층(11) 및 이면측 수지층(12)을 형성하기 위한 가열 후의 냉각시에는 기판(30)의 표면(30a)에 도포된 비스페놀 A형 에폭시 수지가 열 수축하고, 또 기판(30)의 이면(30b)에 도포된 폴리이미드 아미드가 열 수축한다. 기판(30)의 이면(30b)에는 폴리이미드 아미드가, 기판(30)의 표면(30a)상의 비스페놀 A형 에폭시 수지보다 얇게 도포되어 있지만, 폴리이미드 아미드는 비스페놀 A형 에폭시 수지보다 큰 열 팽창 계수를 가지므로, 기판(30)의 이면(30b)에는 비스페놀 A형 에폭시 수지로부터 기판(30)의 표면(30a)에 작용하는 응력과 거의 동일한 크기의 응력이 폴리이미드 아미드로부터 주어진다. 그 때문에, 기판(30)에 휨을 일으킬 우려가 없다.
또, 이면측 수지층(12)을 표면측 수지층(11)보다 얇게 형성하는 것에 의해, 기판(30)의 표면(30a)측 및 이면(30b)측에 동일한 두께를 갖는 수지층을 형성하는 경우에 비해, 반도체 장치 집합체(3)를 절단하여 얻어지는 반도체 장치(1)의 두께를 작게 할 수 있다.
또, 이면측 수지층(12)의 재료로서, 작은 탄성율을 갖는 수지 재료가 이용되고 있으므로, 이면측 수지층(12)이 얇게 형성되어 있어도, 이면측 수지층(12)에 가 하는 충격을 충분히 흡수할 수 있다. 그 때문에, 반도체 장치 집합체(3)의 상태에 있어서 각 반도체 칩(10)을 충분히 보호할 수 있고, 또 반도체 장치 집합체(3)로부터 얻어지는 반도체 장치(1)에 있어서 반도체 칩(10)을 충분히 보호할 수 있다.
또, 제1 수지 재료로서 비스페놀 A형 에폭시 수지를 예시하고, 제2 수지 재료로서 폴리이미드 아미드를 예시하였으나, 제1 수지 재료의 열 팽창 계수보다 제2 수지 재료의 열 팽창 계수가 크고, 또 제1 수지 재료의 탄성율보다 제2 수지 재료의 탄성율이 작으면, 제1 수지 재료 및 제2 수지 재료로서 예시한 재료 이외의 재료를 이용해도 된다.
도 4는 본 발명의 제2 실시 형태에 관한 반도체 장치의 구성을 도해적으로 나타내는 측면도이다. 또, 도 5는 그 반도체 장치의 사시도이다.
이 반도체 장치(101)는 WL-CSP를 채용한 반도체 장치이다. 반도체 장치(101)는 반도체 칩(110)을 구비하고 있다.
반도체 칩(110)은, 예를 들어 300 ~ 400㎛ 의 두께를 갖고 있다. 이 반도체 칩(110)의 표층부에는 기능 소자(도시하지 않음)가 형성되어 있다. 반도체 칩(110)의 표면(110a)은 패시베이션막(도시하지 않음)으로 덮여 있다. 패시베이션막상에는 폴리이미드층이나 재배선(도시하지 않음)이 형성되어 있다. 그리고, 반도체 칩(110)의 표면(110a)상에는 재배선 등을 봉지하기 위한 표면측 수지층(111)이 형성되어 있다. 이 표면측 수지층(111)은, 예를 들어 40 ~ 100㎛ 의 두께를 갖고 있다
또, 표면측 수지층(111)상에는 실장 기판(102)과 접속하기 위한 복수의 외부 단자(115)가 마련되어 있다. 복수의 외부 단자(115)는, 예를 들어 표면측 수지층(111)측의 중앙부에 있어서 격자 형상으로 배열되어 있다. 각 외부 단자(115)는 볼 형상으로 형성되어 있고, 반도체 장치(101)에 구비된 반도체 칩(110)과 전기적으로 접속되어 있다. 이 반도체 장치(101)에서는 각 외부 단자(115)가 실장 기판(102)상의 각 랜드(121)에 맞닿는 것에 의해, 실장 기판(102)에 대한 실장이 달성된다.
한편, 반도체 칩(110)의 이면(110b)상에는 그 이면(110b)을 보호하고, 또 반도체 칩(110)의 휨을 방지하기 위한 이면측 수지층(112)이 형성되어 있다. 이 이면측 수지층(112)은, 예를 들어 10 ~ 20㎛ 의 두께를 갖고 있다.
이면측 수지층(112)을 형성하는 수지 재료에는 에폭시 수지 등의 수지(116) 중에, 필러(113)를 5 중량% 이상이나 10 중량% 이하의 범위내에서 혼합한 것이 이용된다. 필러(113)는, 예를 들어 실리카인 입상물(粒狀物)이고, 그 입경은 평균적으로 2㎛, 최대 10㎛ 이하로 형성되어 있다.
이면측 수지층(112)의 표면(112a)에는 도 5에 나타내는 바와 같이, 제조 회사명이나 품번 등이 표기되어 있다.
도 6은 도 4에 나타내는 이면측 수지층(112)의 표면(112a)에 제조 회사명 등을 표기하는 수법을 설명하기 위해서, 이면측 수지층(112)의 표면(112a)을 확대하여 나타내는 측면도이다. 제조 회사명 등은 레이저 가공에 의해서 이면측 수지층(112)의 표면(112a)에 각인된다. 즉, 이면측 수지층(112)의 표면(112a)에 레이저 광 L을 조사하고, 그 조사된 부분의 표층부로부터 수지를 깎아, 미세한 오목 형상 의 그루브(114)를 형성하는 것에 의해, 제조 회사명 등이 각인된다.
이 반도체 장치(101)와 같이, 이면측 수지층(112)이 수지(116)안에 필러(113)를 5 중량% 이상 10 중량% 이하의 범위내에서 혼합한 수지 재료를 이용하여 형성되어 있으면, 이면측 수지층(112)의 표면(112a)의 광택을 억제할 수 있고, 또 이면측 수지층(112)의 표면(112a)에 필러(113)에 의한 큰 요철을 막을 수 있다. 따라서, 레이저 광 L의 조사에 의해 형성된 오목 형상의 그루브(114)를 용이하게 식별할 수 있고, 시인성의 향상을 도모할 수 있다.
또, 반도체 장치(101)로서 WL-CSP를 채용한 반도체 장치를 예시하였으나, 본 발명은 WL-CSP를 채용한 반도체 장치에 한정하지 않고, 반도체 칩의 이면상에 이면측 수지층을 갖고, 그 이면측 수지층에 제조 회사명이나 품번 등이 기록되는 것에 넓게 적용할 수 있다.
그 외, 특허 청구의 범위에 기재된 사항의 범위에서 여러 가지의 설계 변경을 행하는 것이 가능하다. 즉, 상술한 실시 형태는 본 발명의 기술적 내용을 분명히 하기 위해서 이용된 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하여 해석되어야 하는 것이 아니고, 본 발명의 정신 및 범위는 첨부한 청구의 범위에 의해서만 한정된다.
본 출원은 2005 년 6 월 29 일에 일본 특허청에 제출된 특허 출원 2005-189571호 및 특허 출원 2005-189572호에 대응하고 있고, 이러한 출원의 모든 개시는 여기에 인용에 의해 포함된다.
본 발명에 의하면, 두께의 증대를 초래하는 일 없이, 급격한 온도 변화에 기인하는 반도체 칩의 휨을 방지할 수 있는 반도체 장치를 제공할 수 있다.

Claims (9)

  1. 반도체 칩과,
    상기 반도체 칩의 표면상에, 제1 수지 재료를 이용하여 형성된 표면측 수지층과,
    상기 반도체 칩의 이면상에, 상기 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 상기 표면측 수지층보다 얇게 형성된 이면측 수지층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제2 수지 재료는 상기 제1 수지 재료보다 작은 탄성율을 갖는 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제1 수지 재료는 비스페놀 A형 에폭시 수지이고,
    상기 제2 수지 재료는 폴리이미드 아미드인 것을 특징으로 하는 반도체 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 표면측 수지층상에 배치되고, 상기 반도체 장치가 실장(實裝) 기판에 실장되었을 때에, 상기 실장 기판상의 전극에 맞닿는 외부 단자를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  5. 복수의 반도체 칩이 형성된 기판과,
    상기 기판의 표면상에, 제1 수지 재료를 이용하여 형성된 표면측 수지층과,
    상기 기판의 이면상에, 상기 제1 수지 재료보다 큰 열 팽창 계수를 갖는 제2 수지 재료를 이용하여, 상기 표면측 수지층보다 얇게 형성된 이면측 수지층을 포함하는 것을 특징으로 하는 반도체 장치 집합체.
  6. 청구항 5에 있어서,
    상기 제2 수지 재료는 상기 제1 수지 재료보다 작은 탄성율을 갖는 것을 특징으로 하는 반도체 장치 집합체.
  7. 청구항 6에 있어서,
    상기 제1 수지 재료는 비스페놀 A형 에폭시 수지이고,
    상기 제2 수지 재료는 폴리이미드 아미드인 것을 특징으로 하는 반도체 장치 집합체.
  8. 반도체 칩과,
    상기 반도체 칩의 이면상에, 수지 재료를 이용하여 형성된 이면측 수지층을 포함하고,
    상기 수지 재료는 수지안에 필러(filler)를 5 중량% 이상 10 중량% 이하의 범위내에서 혼합한 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 반도체 칩의 표면상에 형성된 표면측 수지층과,
    상기 표면측 수지층상에 마련되고, 상기 반도체 장치가 실장 기판에 실장되었을 때에, 상기 실장 기판상의 전극에 맞닿는 외부 단자를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
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