CN101546735B - 晶穴朝下晶片封装构造及其制造方法 - Google Patents

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Abstract

本发明是有关于一种晶穴朝下晶片封装构造及其制造方法。该晶穴朝下晶片封装构造的制造方法，首先所提供的晶片载体是具有一平坦面以及多个开口朝向该平坦面的晶穴，再设置多个晶片于该些晶穴。之后，将一电路基板贴设于该晶片载体的该平坦面，该电路基板是具有多个接球垫。再设置多个电性导接元件，以电性连接该些晶片与该电路基板，之后设置多个焊球于该电路基板的该些接球垫。最后，切割该晶片载体，以形成多个晶穴朝下晶片封装构造，以达到大量生产的功效。此外，可藉由该电路基板缩短该些晶片的电性传输路径，而可提升电性传输效率。

Description

晶穴朝下晶片封装构造及其制造方法
技术领域
本发明涉及一种晶片封装构造及其晶片封装方法，特别是涉及一种可量产的晶穴朝下晶片封装构造及其制造方法。
背景技术
现有习知的晶穴朝下晶片封装构造，是将一晶片设置于一晶片载体(chip carrier)的晶穴内，并藉由例如多个焊线的电性导接元件来电性连接该晶片载体的电路基板与该晶片，再以一封胶体密封该晶片与该些焊线，通常在封装之前该载体是已单体化，即一个载体仅具有一晶穴而能容纳单一晶片，必须另以一封装承载盒放置多个载体，而使得生产效率较差。
请参阅图1所示，在现有习知的晶穴朝下晶片封装构造100中，习知的晶穴朝下晶片封装构造100的制造方法是：一散热片110的平坦面111上应预先黏贴有一电路基板120，该电路基板120具有一开孔121，以组成为一个具有晶穴的晶片载体，通常该包含有该散热片110与该电路基板120的晶片载体在封装之前是为单体化，仅能制造成一个晶穴朝下晶片封装构造100。一晶片130是设置于该开孔121内。该晶片130包含有多个焊垫131，以利多个焊线140可电性连接该晶片130的该些焊垫131至电路基板120，然而目前在晶穴朝下晶片封装过程中要求该些焊垫131必须位于该些晶片130的主动面132的周边，否则该些焊线140的长度与弧高均会过长与过高，从而导致较差的电性传输效率。之后，可以一封胶体150密封保护该晶片130与该些焊线140。最后，再将多个焊球160设置于电路基板120上，以得到单一个晶穴朝下晶片封装构造100。因此，在现有习知的晶穴朝下晶片封装构造100的制造方法中，不但生产效率较差，且仅能封装特定周边焊垫(peripheral pad)的晶片130。
由此可见，上述现有的晶穴朝下晶片封装构造及其制造方法在构造、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决晶穴朝下晶片封装构造及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般构造、制造方法又没有适切的构造、制造方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的晶穴朝下晶片封装构造及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的晶穴朝下晶片封装构造及其制造方法所存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及其专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的晶穴朝下晶片封装构造及其制造方法，能够改进一般现有的晶穴朝下晶片封装构造及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的晶穴朝下晶片封装构造及其制造方法存在的缺陷，而提供一种新的晶穴朝下晶片封装构造及其制造方法，所要解决的技术问题是使所提供的一晶片载体是具有一平坦面以及多个晶穴，再将多个晶片设置于该些晶穴内之后，方贴设一电路基板于该晶片载体的该平坦面，并电性导接该晶片与该基板，最后切割该晶片载体可得成多个晶穴朝下晶片封装构造，因此，可以更有效率地大量生产晶穴朝下晶片封装构造，以藉由在黏晶后贴设该电路基板的方式，可以封装中央焊垫甚至焊垫任意位置变化的晶片，增加该些晶穴朝下晶片封装构造的应用范围与电性传输效率。
本发明的另一目的在于，提供一种晶穴朝下晶片封装构造及其制造方法，所要解决的技术问题是使所提供的晶片载体是为一预模胶体(pre-moldbody)，以利晶穴与平坦面的形成，可供在黏晶后一电路基板的贴设，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种晶穴朝下晶片封装构造的制造方法，其包括以下步骤：提供一晶片载体，其具有一平坦面以及多个开口朝向该平坦面的晶穴；设置多个晶片于该些晶穴内；贴设一电路基板于该晶片载体的该平坦面，该电路基板具有多个接球垫；电性导接该些晶片与该电路基板；设置多个焊球于该电路基板的该些接球垫；以及切割该晶片载体，以形成多个晶穴朝下晶片封装构造。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的晶穴朝下晶片封装构造的制造方法，其中所述的该些晶片是具有多个位于主动面中央的焊垫。
前述的晶穴朝下晶片封装构造的制造方法，其中所述的晶片载体是为一不具有电性传递功能的预模胶体(pre-mold body)。
前述的晶穴朝下晶片封装构造的制造方法，其中所述的电路基板是具有多个开孔，且在上述电性导接步骤中，多个电性连接的焊线是通过该些开孔，以连接该晶片与该电路基板。
前述的晶穴朝下晶片封装构造的制造方法，其中在上述电性导接步骤之后，另包括形成多个密封胶，以密封该些电性导接元件。
前述的晶穴朝下晶片封装构造的制造方法，其中所述的电路基板是延伸并贴附于该些晶片的主动面。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种晶穴朝下晶片封装构造，其包括：一晶片载体，其具有一平坦面以及一开口朝向该平坦面的晶穴；一晶片，其设置于该晶片载体的该晶穴内，该晶片具有一主动面并包含多个位在该主动面上的焊垫；一电路基板，其贴设于该晶片载体的该平坦面，其中该电路基板具有多个接球垫；多个电性导接元件，其是电性连接该晶片的该些焊垫至该电路基板；以及多个焊球，其设置于该电路基板的该些接球垫。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的晶穴朝下晶片封装构造，其中所述的该些焊垫是位于该主动面的中央，该电路基板是延伸并贴附于该晶片的主动面，该电路基板具有一开孔，该些电性导接元件是为焊线，其通过该开孔并接合至该些焊垫。
前述的晶穴朝下晶片封装构造，其中所述的电路基板是为一电路薄膜。
前述的晶穴朝下晶片封装构造，其中所述的晶片载体是一不具有电性传递功能的预模胶体(pre-mold body)。
本发明与现有技术相比具有明显的优点和有益效果。由以上的技术方案可知，依据本发明，一种晶穴朝下晶片封装构造的制造方法，其主要包括，首先，提供一晶片载体，其具有一平坦面以及多个开口朝向该平坦面的晶穴；再设置多个晶片于该些晶穴；贴设一电路基板于该晶片载体的该平坦面，该电路基板具有多个接球垫；接着，设置多个电性导接元件，以电性连接该些晶片与该电路基板，较佳地，可藉由一密封胶密封该些电性导接元件；再设置多个焊球于该电路基板的该些接球垫；最后，切割该晶片载体，以形成多个晶穴朝下晶片封装构造。
借由上述技术方案，本发明晶穴朝下晶片封装构造及其制造方法至少具有下列优点：
本发明所提供的一晶片载体是具有一平坦面以及多个晶穴，再将多个晶片设置于该些晶穴内之后，方贴设一电路基板于该晶片载体的该平坦面，并电性导接该晶片与该基板，最后切割该晶片载体可得成多个晶穴朝下晶片封装构造，因此，可以更有效率地大量生产晶穴朝下晶片封装构造，以藉由在黏晶后贴设该电路基板的方式，可以封装中央焊垫甚至焊垫任意位置变化的晶片，从而可以增加该些晶穴朝下晶片封装构造的应用范围与电性传输效率，而更加适于实用。
本发明所提供的晶片载体是为一预模胶体(pre-mold body)，以利于晶穴与平坦面的形成，可供在黏晶后一电路基板的贴设，从而更具有产业利用价值。
综上所述，本发明特殊的晶穴朝下晶片封装构造及其制造方法，首先所提供的晶片载体具有一平坦面以及多个开口朝向该平坦面的晶穴，再设置多个晶片于该些晶穴。之后，将一电路基板贴设于该晶片载体的该平坦面，该电路基板具有多个接球垫。再设置多个电性导接元件，以电性连接该些晶片与该电路基板，之后设置多个焊球于该电路基板的该些接球垫。最后，切割该晶片载体，以形成多个晶穴朝下晶片封装构造，从而可以达到大量生产的功效。此外，可藉由该电路基板缩短该些晶片的电性传输路径，而可提升电性传输效率。其具有上述诸多优点及实用价值，并在同类产品、制造方法中未见有类似的设计公开发表或使用而确属创新，其不论在产品构造、制造方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的晶穴朝下晶片封装构造及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知的晶穴朝下晶片封装构造的截面示意图。
图2A至图2E是依据本发明的第一具体实施例，一种晶穴朝下晶片封装构造在制造过程中的截面示意图。
图3是依据本发明的第一具体实施例，所得到的晶穴朝下晶片封装构造的截面示意图。
图4是依据本发明的第二具体实施例，另一种晶穴朝下晶片封装构造的截面示意图。
100：晶穴朝下晶片封装构造    110：散热片
111：平坦面                  120：电路基板
121：开孔                    130：晶片
131：焊垫                    132：主动面
140：焊线                    150：封胶体
160：焊球                    200：晶穴朝下晶片封装构造
210：晶片载体                211：平坦面
212：晶穴                    220：晶片
221：焊垫                    222：主动面
230：电路基板                231：接球垫
232：开孔                    240：电性导接元件
250：密封胶                  260：焊球
270：锯切工具                300：晶穴朝下晶片封装构造
310：晶片载体                311：平坦面
312：晶穴                    320：晶片
321：主动面                  322：焊垫
330：电路基板                331：接球垫
332：连接垫                  340：电性导接元件
350：焊球
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的晶穴朝下晶片封装构造及其制造方法其具体实施方式、构造、制造方法、特征及其功效，详细说明如后。
现以一第一具体实施例例举如后，说明本发明晶穴朝下晶片封装构造及其制造方法。本发明的晶穴朝下晶片封装构造的制造方法，请参阅图2A所示，首先，提供一晶片载体210，该晶片载体210是具有一平坦面211以及多个开口朝向该平坦面211的晶穴212。较佳地，该晶片载体210是可为一预模胶体(pre-mold body)，以形成良好且准确的平坦面211与晶穴212，但在不同的实施例中，该晶片载体210是可为金属片。不同于习知的晶穴朝下晶片封装的晶片载体，该晶片载体210是不需要预先单体化，可以大面积形成且不具有电性传递功能。
接着，请再参阅图2A所示，设置多个晶片220于该晶片载体210的该些晶穴212。该些晶片220的背面是黏贴至对应晶穴212的底部，该些晶片220的主动面222是形成有多个焊垫221。由于本发明的其中一明显功效为可将焊垫任意排列的晶片加以封装，并大量制造为晶穴朝下晶片封装构造，不局限于习知的焊垫周边排列的晶片封装。在本实施例中，该些焊垫221是位于对应晶片220的主动面222的中央。其中，该些晶片220的焊垫221是显露于该些晶穴212。另外，当该些晶片220设置于该些晶穴212时，该些晶片220的主动面222是可低于或略等高于该晶片载体210的平坦面211。
请参阅图2B所示，贴设一电路基板230于该晶片载体210的该平坦面211，该电路基板230是具有多个接球垫231。通常该电路基板230是可为一电路薄膜或其它基板。在本实施例中，该电路基板230是具有多个开孔232，该些开孔232是显露该些晶片220的该些位于主动面222中央的焊垫221。较佳地，该些开孔232的尺寸是应小于该晶片载体210的该些晶穴212的尺寸，使该电路基板230可更延伸并贴附于该些晶片220的主动面222，故该电路基板230在该些开孔232周边的内接指(inner finger，图中未绘出)可更加接近该些焊垫221。
请参阅图2C所示，设置多个电性导接元件240，该些电性导接元件240是经过电路基板230的该些开孔232，以电性连接该些晶片220的焊垫221至电路基板230。请参阅图2D所示，在本实施例中，在设置该些电性导接元件240之后，可形成多个密封胶250于该些开孔232，以密封该些电性导接元件240。通常该些密封胶250是以点涂形成。
请参阅图2D所示，设置多个焊球260于该电路基板230的该些接球垫231，以作为整体封装构造的对外连接端。最后，请参阅图2E所示，可利用一锯切工具270切割晶片载体210，以形成多个如图3所示的晶穴朝下晶片封装构造200。因此，在上述该些晶穴朝下晶片封装构造200的制造过程中，藉由在黏晶后再将一电路基板230贴设于具有多个晶穴212的晶片载体210并且切割该晶片载体210，可以非常有效率地大量生产多个晶穴朝下晶片封装构造200，并且不限定焊垫位置的各式晶片均可封装为晶穴朝下型态，例如可将目前中央焊垫的DDR，DDR2等记忆体(即存储介质，存储器，内存，以下均称为记忆体)晶片低成本大量地封装成晶穴朝下晶片封装构造200。此外，该些例如焊线的电性导接元件240是为短连接的结构型态，能够缩短来自该些晶片220的对外电性传输路径，以提升电性传输效率。
请参阅图3所示，在本发明第一具体实施例中所揭露的晶穴朝下晶片封装构造200，包括一晶片载体210、一晶片220、一电路基板230、多个电性导接元件240、以及多个焊球260。该晶片载体210，其具有一平坦面211以及一在该平坦面211的晶穴212；该晶片220，是设置于该晶片载体210的该晶穴212中，且具有位于其主动面222中央的焊垫221。该电路基板230，是贴设于晶片载体210的平坦面211，且该电路基板230具有多个接球垫231。该些电性导接元件240，是电性连接晶片220的该些焊垫221至电路基板230。在本实施例中，该些电性导接元件240是为焊线，其是通过电路基板230的开孔232以连接该些焊垫221至电路基板230。并能以一形成于开口232的密封胶250密封该些电性导接元件240。该些焊球260，是设置于电路基板230的该些接球垫231，以作为晶穴朝下晶片封装构造200的对外连接端，达到针对具有中央焊垫的晶片封装成晶穴朝下晶片封装构造。
请参阅图4所示，现将本发明的第二具体实施例具体说明如后。一晶穴朝下晶片封装构造300，包括一晶片载体310、一晶片320、一电路基板330、多个电性导接元件340以及多个焊球350。该晶片载体310，具有一平坦面311以及一在该平坦面311的晶穴312；该晶片320，设置于该晶片载体310的晶穴312内，该晶片320具有一主动面321并包含多个在该主动面321周边的焊垫322；该电路基板330，是贴设于晶片载体310的平坦面311，其中该电路基板330具有多个接球垫331以及在不同表面的的多个连接垫332。该些电性导接元件340，是电性连接晶片320的该些周边焊垫322与电路基板330的该些连接垫332。在本实施例中，该些电性导接元件340是为凸块。该些焊球350，是设置于电路基板330的该些接球垫331。
在上述的晶穴朝下晶片封装构造300中，利用贴设于晶片载体310的电路基板330作为晶片320的讯号传递，经过该些凸块的电性导电元件340与该些焊球350，达到该晶穴朝下晶片封装构造300的对外传输，可以缩减该晶穴朝下晶片封装构造300的电性传输路径，以使该晶穴朝下晶片封装构造300可以适用于周边焊垫的高频晶片封装。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (1)

1.一种晶穴朝下晶片封装构造，其特征在于其包括：
一晶片载体，其具有一平坦面以及一开口朝向该平坦面的晶穴，并且该晶片载体为一不具有电性传递功能的预模胶体；
一晶片，其背面设置于该晶片载体的该晶穴的底部，该晶片具有一主动面并包含多个位于该主动面上的焊垫，且该些焊垫是显露于该晶穴的开口；
一电路基板，其贴设于该晶片载体的该平坦面并覆盖住该晶穴的开口，其中该电路基板具有多个接球垫，并在不同表面上设有多个连接垫而对应该些焊垫；
多个电性导接元件，其是电性连接该晶片的该些焊垫至该电路基板的该些连接垫，其中该些电性导接元件是凸块；
一密封胶，除了密封该些电性导接元件与该晶片还填满了该晶穴与该电路基板之间的缝隙；以及
多个焊球，其设置于该电路基板的该些接球垫。 
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219766A (zh) * 1997-12-08 1999-06-16 日本电气株式会社 半导体器件及其制造方法
CN2502404Y (zh) * 2001-08-30 2002-07-24 南茂科技股份有限公司 半导体封装压模的防止溢胶的压模工具
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
CN1405869A (zh) * 2001-09-18 2003-03-26 南茂科技股份有限公司 基板在晶片上的封装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
CN1219766A (zh) * 1997-12-08 1999-06-16 日本电气株式会社 半导体器件及其制造方法
CN2502404Y (zh) * 2001-08-30 2002-07-24 南茂科技股份有限公司 半导体封装压模的防止溢胶的压模工具
CN1405869A (zh) * 2001-09-18 2003-03-26 南茂科技股份有限公司 基板在晶片上的封装方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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