CN101246877A - 多晶片面对面堆叠封装构造 - Google Patents

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Abstract

本发明是有关于一种多晶片面对面堆叠封装构造，主要包含一基板、一第一晶片、一第二晶片、多数个第一凸块、多数个第二凸块以及多数个设置于该基板的外接端子。该基板是具有多数个第一凸块容置孔与多数个凸块容置孔。该第一晶片的主动面是设置于该基板的第一表面。上述第一凸块是设置于上述第一凸块容置孔内，以电性连接该第一晶片至该基板。该第二晶片的主动面是设置于该基板的第二表面。上述第二凸块是设置于上述第二凸块容置孔内，以电性连接该第二晶片至该基板。因此，基板是介设于面对面对叠的晶片之间且凸块是嵌埋于基板，故具有电性传导路径短以及封装薄化的功效。

Description

多晶片面对面堆叠封装构造
技术领域
本发明涉及一种多晶片封装构造，特别是涉及一种多晶片面对面堆叠封装构造。
背景技术
由于电子科技不断地演进，功能性更复杂、更人性化的产品推陈出新，就电子产品外观而言，也朝向轻、薄、短、小的趋势设计。随着微小化以及高运作速度需求的增加，多个晶片会整合在一封装构造内，以达到两倍以上的容量或更多功能的需求，例如在以往的多晶片堆叠封装构造中，其是将多个晶片堆叠并封胶在一封装材料内。
请参阅图1所示，现有习知多晶片堆叠封装构造100是为背对背堆叠型态，主要包含一基板110、一第一晶片120、一第二晶片130、多数个焊线141、142以及多数个外接端子150。该基板110是具有一第一表面111、一第二表面112以及一槽孔113。该第一晶片120的主动面121是设置于该第一表面111，且该第一晶片120的多数个焊垫122是对应该槽孔113。上述焊线141是通过该槽孔113并电性连接上述焊垫122至该基板110。该第二晶片130的主动面131是具有多数个焊垫132，可借由上述焊线142电性连接上述焊垫132至该基板110。该第二晶片130的背面133是设置于该第一晶片120的背面123，也就是说该第一晶片120与该第二晶片130是以背对背方式堆叠。上述外接端子150是设置于该基板110的第二表面112，以供对外连接。该多晶片堆叠封装构造100另包含一封胶体160，其是形成于该基板110的第一表面111与该槽孔113，以密封该第一晶片120、该第二晶片130与上述焊线142。该封胶体160可另形成于该基板110的第二表面112的一部分以密封上述焊线141。然而，该多晶片堆叠封装构造的体积会随着所堆叠的晶片增加而增加，故使得晶片堆叠的数量受限制而无法增加记忆体容量及/或扩充功能。
由此可见，上述现有的多晶片堆叠封装构造在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的多晶片堆叠封装构造，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的多晶片堆叠封装构造存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的多晶片面对面堆叠封装构造，能够改进一般现有的多晶片堆叠封装构造，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的多晶片堆叠封装构造存在的缺陷，而提供一种新型的多晶片面对面堆叠封装构造，所要解决的技术问题是使多晶片的堆叠具有缩小封装尺寸并缩短电性连接路径以增进效能的功效，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明，一种多晶片面对面堆叠封装构造主要包含一基板、一第一晶片、一第二晶片、多数个第一凸块、多数个第二凸块以及多数个外接端子。该基板是具有一第一表面、一第二表面、多数个第一凸块容置孔与多数个第二凸块容置孔。该第一晶片的主动面是设置于该基板的该第一表面，并且该第一晶片是具有多数个对准在上述第一凸块容置孔的第一电极。上述第一凸块是设置于上述第一凸块容置孔内并电性连接上述第一电极至该基板。该第二晶片的主动面是设置于该基板的该第二表面，并且该第二晶片是具有多数个对准在上述第二凸块容置孔的第二电极。上述第二凸块是设置于上述第二凸块容置孔内并电性连接上述第二电极至该基板。上述外接端子是设置于该基板。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述的多晶片面对面堆叠封装构造中，上述第一凸块是可由该基板的第二表面设置于上述第一凸块容置孔内，且上述第二凸块是由该基板的第一表面设置于上述第二凸块容置孔内。
在前述的多晶片面对面堆叠封装构造中，该第二晶片是可遮盖上述第一凸块容置孔，以使上述第一凸块位于该第一晶片与该第二晶片之间。
在前述的多晶片面对面堆叠封装构造中，该第一晶片是可具有小于该第二晶片的尺寸，以不遮盖上述第二凸块容置孔。
在前述的多晶片面对面堆叠封装构造中，上述第二凸块是可位于该第一晶片的两侧。
在前述的多晶片面对面堆叠封装构造中，上述外接端子是可设置于该基板的第二表面。
在前述的多晶片面对面堆叠封装构造中，该基板是具有一线路层，其是可形成于该第一表面。
在前述的多晶片面对面堆叠封装构造中，可另包含有一封胶体，其是形成于该基板的第一表面，以密封该第一晶片与上述第二凸块。
在前述的多晶片面对面堆叠封装构造中，该封胶体是可更形成于该基板的第二表面的一部位，以密封该第二晶片。
在前述的多晶片面对面堆叠封装构造中，上述外接端子是可设置于该基板的第一表面。
在前述的多晶片面对面堆叠封装构造中，该基板是可具有一线路层，其是形成于该第二表面。
在前述的多晶片面对面堆叠封装构造中，可另包含有一封胶体，其是形成于该基板的第二表面，以密封该第二晶片。
在前述的多晶片面对面堆叠封装构造中，该封胶体是可更形成于该基板的第一表面的一部位，以密封该第一晶片与上述第二凸块。
在前述的多晶片面对面堆叠封装构造中，可另包含有至少一第三晶片，其是设置于该第二晶片上并电性连接至该基板。
在前述的多晶片面对面堆叠封装构造中，可另包含有至少一第四晶片，其是设置于该第一晶片上并电性连接至该基板。
在前述的多晶片面对面堆叠封装构造中，该基板是可为一可挠性电路基板。
在前述的多晶片面对面堆叠封装构造中，该第一晶片与该第二晶片是可为高频记忆体晶片。
在前述的多晶片面对面堆叠封装构造中，上述第一电极是可为焊垫，上述第二电极是可为凸块。
在前述的多晶片面对面堆叠封装构造中，上述第一电极是可为凸块，上述第二电极是可为焊垫。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明多晶片面对面堆叠封装构造至少具有下列优点：本发明具有缩小封装尺寸并缩短电性连接路径以增进效能的功效
综上所述，本发明是有关于一种多晶片面对面堆叠封装构造，主要包含一基板、一第一晶片、一第二晶片、多数个第一凸块、多数个第二凸块以及多数个设置于该基板的外接端子。该基板是具有多数个第一凸块容置孔与多数个凸块容置孔。该第一晶片的主动面是设置于该基板的第一表面。上述第一凸块是设置于上述第一凸块容置孔内，以电性连接该第一晶片至该基板。该第二晶片的主动面是设置于该基板的第二表面。上述第二凸块是设置于上述第二凸块容置孔内，以电性连接该第二晶片至该基板。因比基板是介设于面对面对叠的晶片之间且凸块是嵌埋于基板，故具有电性传导路径短以及封装薄化的功效。本发明具有上述诸多优点及实用价值，其不论在产品结构或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的多晶片堆叠封装构造具有增进的突出的功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知多晶片堆叠封装构造的截面示意图。
图2是依据本发明的第一具体实施例，一种多晶片面对面堆叠封装构造的截面示意图。
图3是依据本发明的第一具体实施例，该多晶片面对面堆叠封装构造中一基板的顶面示意图。
图4是依据本发明的第二具体实施例，另一种多晶片面对面堆叠封装构造的截面示意图。
图5是依据本发明的第三具体实施例，另一种多晶片面对面堆叠封装构造的截面示意图。
图6是依据本发明的第四具体实施例，另一种多晶片面对面堆叠封装构造的截面示意图。
100：多晶片堆叠封装构造   110：基板
111：第一表面             112：第二表面
113：槽孔                 120：第一晶片
121：主动面               122：焊垫
123：背面                 130：第二晶片
131：主动面               132：焊垫
133：背面                 141：焊线
142：焊线                 150：外接端子
160：封胶体               200：多晶片面对面堆叠封装构造
210：基板                 211：第一表面
212：第二表面             213：第一凸块容置孔
214：第二凸块容置孔       215：线路层
220：第一晶片             221：主动面
222：第一电极             230：第二晶片
231：主动面                      232：第二电极
241：第一凸块                    242：第二凸块
250：外接端子                    260：封胶体
300：多晶片面对面堆叠封装构造
310：基板3                       11：第一表面
312：第二表面                    313：第一凸块容置孔
314：第二凸块容置孔              315：线路层
320：第一晶片                    321：主动面
322：第一电极                    330：第二晶片
331：主动面                      332：第二电极
341：第一凸块                    342：第二凸块
350：外接端子                    360：封胶体
400：多晶片面对面堆叠封装构造    410：基板
411：第一表面                    412：第二表面
413：第一凸块容置孔              414：第二凸块容置孔
420：第一晶片                    422：第一电极
430第二晶片                      432：第二电极
441：第一凸块                    442：第二凸块
450：外接端子                    460：封胶体
470：第三晶片                    471：焊垫
472：焊线                        480：间隔片
500：多晶片面对面堆叠封装构造
510：基板                        511：第一表面
512：第二表面                    513：第一凸块容置孔
514：第二凸块容置孔              520：第一晶片
522：第一电极                    530：第二晶片
532：第二电极                    541：第一凸块
542：第二凸块                    550：外接端子
560：封胶体                      570：第三晶片
571：焊垫                        572：焊线
580：第四晶片                    581：焊垫
582：焊线                        590：间隔片
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的多晶片面对面堆叠封装构造其具体实施方式、结构、特征及其功效，详细说明如后。
依据本发明的第一具体实施例，揭示一种多晶片面对面堆叠封装构造。图2是为该多晶片面对面堆叠封装构造的截面示意图。图3是为该多晶片面对面堆叠封装构造中一基板的顶面示意图。
请参阅图2所示，该多晶片面对面堆叠封装构造200主要包含一基板210、一第一晶片220、一第二晶片230、多数个第一凸块241、多数个第二凸块242以及多数个外接端子250。请参阅图2及图3所示，该基板210是具有一第一表面211、一第二表面212、多数个第一凸块容置孔213与多数个第二凸块容置孔214。上述第一凸块容置孔213与第二凸块容置孔214是可贯穿该第一表面211与该第二表面212。较佳地，该基板210是可为一可挠性电路基板，有利于封装薄化、轻量化。
该第一晶片220是具有一主动面221以及多数个在该主动面221上的第一电极222。上述第一电极222是可为焊垫。利用晶片黏着材料的黏接，使得该第一晶片220的该主动面221是设置于该基板210的该第一表面211，并且上述第一电极222是对准在上述第一凸块容置孔213。请参阅图2所示，上述第一凸块241是设置于上述第一凸块容置孔213内并电性连接上述第一电极222至该基板210的线路层215，故可省略以往的打线电性连接步骤，具有制程简化的方便性及缩短电性传导路径的功效。在本实施例中，该第二晶片230是可遮盖上述第一凸块容置孔213，以使上述第一凸块241位于该第一晶片220与该第二晶片230之间。其中，上述第一凸块241是可由该基板210的第二表面212设置于上述第一凸块容置孔213内。
该第二晶片230是具有一主动面231以及多数个在该主动面231上的第二电极232。上述第二电极232是可为凸块。在本实施例中，该第一晶片220与该第二晶片230是可为高频记忆体晶片，如DDR3 DRAM，其频率是大于1GHz。利用一晶片黏着材料的黏接，使得该第二晶片230的该主动面231是设置于该基板210的该第二表面212，并且上述第二电极232对准在上述第二凸块容置孔214。请参阅图2及图3所示，该第一晶片220是可具有小于该第二晶片230的尺寸，以不遮盖上述第二凸块容置孔214。上述第二凸块242是设置于上述第二凸块容置孔214内并电性连接上述第二电极232至该基板210，因此可省略以往的打线电性连接，具有缩短电性连接路径的功效。其中，上述第二凸块242是由该基板210的第一表面211设置于上述第二凸块容置孔214内。上述第二凸块242是可位于该第一晶片220的两侧。
上述外接端子250是设置于该基板210，以供对外接合至一外部印刷电路板。在本实施例中，上述外接端子250是可设置于该基板210的第二表面212。在本实施例中，上述外接端子250是可包含焊球、锡膏、金属球、金属栓或ACF导电胶。此外，较佳地，该基板210是具有一线路层215，其是可形成于该第一表面211，以使该基板210的核心层为显露面，以节省一防焊层并增加外接端子250的定位性，故可缩小封装体积及降低制造成本。
因此，本发明是利用两晶片220与230面对面堆叠在基板210之间，并且用以电性连接的凸块241与242局部嵌埋于基板210的凸块容置孔213与214内，得到一种全新首创的多晶片堆叠封装架构。上述晶片220与230的主动面将紧贴于基板210并以凸块241与242电性连接至该基板210的该线路层215，使该多晶片面对面堆叠封装构造200具有较薄厚度、更轻量化与更短的电性传导路径。再者，电性传导路径的距离缩短，更可使传输速度提高及电感效应降低，有效提高产品的信赖度及可靠度，故可特别运用于DDR3或Rambous高频记忆体晶片的堆叠封装。此外，本发明的结构设计是可同时沿用既有的封装制程与打线设备。
更具体而言，该多晶片面对面堆叠封装构造200可另包含有一封胶体260，其是形成于该基板210的第一表面211，以密封该第一晶片220与上述第二凸块242。该封胶体260是可更形成于该基板210的第二表面212的一部位，以密封该第二晶片230，但不妨碍上述外接端子250的设置。
依据本发明的第二具体实施例，图4揭示另一种多晶片面对面堆叠封装构造的截面示意图。请参阅图4所示，该多晶片面对面堆叠封装构造300主要包含一基板310、一第一晶片320、一第二晶片330、多数个第一凸块341、多数个第二凸块342以及多数个外接端子350。该基板310是具有一第一表面311、一第二表面312、多数个第一凸块容置孔313与多数个第二凸块容置孔314。在本实施例中，该基板310是为一可挠性电路基板，可更具有一线路层315，其是形成于该第二表面312。
该第一晶片320的主动面321是设置于该基板310的该第一表面311，并且该第一晶片320是具有多数个对准在上述第一凸块容置孔313的第一电极322。在本实施例中，上述第一电极322是可为焊垫，亦可为凸块。上述第一凸块341是设置于上述第一凸块容置孔313内并电性连接上述第一电极322至该基板310。例如可以利用打线焊针压焊该线路层315在上述第一凸块容置孔313上的引线端，以接合至上述第一凸块341。
该第二晶片330的主动面331是设置于该基板310的该第二表面312，并且该第二晶片330是具有多数个对准在上述第二凸块容置孔314的第二电极332。在本实施例中，上述第二电极332是可为焊垫。上述第二凸块342是设置于上述第二凸块容置孔314内并电性连接上述第二电极332至该基板310。例如可以利用打线焊针形成的结球端作为上述第二凸块342，其是焊接在上述第二电极332，并接合该线路层315在上述第二凸块容置孔314的金属部分。
此外，上述外接端子350是设置于该基板310，以供对外接合。在本实施例中，上述外接端子350是可设置于该基板310的第一表面311。请再参阅图4所示，该多晶片面对面堆叠封装构造300可另包含有一封胶体360，其是形成于该基板310的第二表面312，以密封该第二晶片330。该封胶体360是可更形成于该基板310的第一表面311的一部位，以密封该第一晶片320与上述第二凸块342。
因此，利用双晶片面对面堆叠且介设于基板之间，以使晶片的主动面紧贴于该基板的上下表面，并且电性连接的凸块是局部嵌埋基板内，如此可达到缩短电性连接路径以及缩小封装构造的体积。
依据本发明的第三具体实施例，图5揭示另一种多晶片面对面堆叠封装构造的截面示意图。请参阅图5所示，该多晶片面对面堆叠封装构造400大致与第二具体实施例相同但可堆叠更多晶片，主要包含一基板410、一第一晶片420、一第二晶片430、多数个第一凸块441、多数个第二凸块442以及多数个外接端子450。该基板410是具有一第一表面411、一第二表面412、多数个第一凸块容置孔413与多数个第二凸块容置孔414。
该第一晶片420是设置于该基板410的该第一表面411，以使该第一晶片420的主动面紧贴于该基板410，并且该第一晶片420是具有多数个对准在上述第一凸块容置孔413的第一电极422。上述第一凸块441是设置于上述第一凸块容置孔413内并电性连接上述第一电极422至该基板410。
该第二晶片430设置于该基板410的该第二表面412，以使该第二晶片430的主动面紧贴于该基板410，并且该第二晶片430是具有多数个对准在上述第二凸块容置孔414的第二电极432。上述第二凸块442是设置于上述第二凸块容置孔414内并电性连接上述第二电极432至该基板410。上述外接端子450是设置于该基板410，以供对外连接。
在本实施例中，请再参阅图5所示，该多晶片面对面堆叠封装构造400可另包含有至少一第三晶片470，以扩充记忆体容量。上述第三晶片470是可堆叠于该第二晶片430上。每一第三晶片470是具有多数个焊垫471，其是形成该第三晶片470的主动面边缘，并借由多数个焊线472电性连接上述焊垫471至该基板410。在本实施例中，上述第三晶片470之间是设有一间隔片480，以提供上述第三晶片470在正向堆叠时的打线间隔，并且可避免位于在较上方的第三晶片470压触至相对下方的上述焊线472。
该多晶片面对面堆叠封装构造400可另包含有一封胶体460，其是密封该第一晶片420、上述第二凸块442、该第二晶片430、上述第三晶片470与上述焊线472。
依据本发明的第四具体实施例，图6揭示另一种多晶片面对面堆叠封装构造的截面示意图，其基本架构是与第一具体实施例相同，更可堆叠更多晶片。请参阅图6所示，该多晶片面对面堆叠封装构造500主要包含一基板510、一第一晶片520、多数个第一凸块541、一第二晶片530、多数个第二凸块542以及多数个外接端子550。该基板510是具有一第一表面511、一第二表面512、多数个第一凸块容置孔513与多数个第二凸块容置孔514。
该第一晶片520是设置于该基板510的该第一表面511，并且该第一晶片520是具有多数个对准在上述第一凸块容置孔513的第一电极522。上述第一凸块541是设置于上述第一凸块容置孔513内并电性连接上述第一电极522至该基板510。
该第二晶片530是设置于该基板510的该第二表面512，并且该第二晶片530是具有多数个对准在上述第二凸块容置孔514的第二电极532。上述第二凸块542是设置于上述第二凸块容置孔514内并电性连接上述第二电极532至该基板510。上述外接端子550是设置于该基板510，以供对外接合。
该多晶片面对面堆叠封装构造500可另包含有一第三晶片570，其是设置于该第二晶片530上并借由多数个焊线572电性连接该第三晶片570的多数个焊垫571至该基板510。此外，本发明不局限晶片所堆叠的数量。请在参阅图6所示，该多晶片面对面堆叠封装构造500可另包含有至少一第四晶片580，以扩充记忆体容量。上述第四晶片580可堆叠于该第一晶片520上。每一第四晶片580是具有多数个焊垫581，其是形成该第四晶片580的边缘，并借由多数个焊线582电性连接上述焊垫581至该基板510。在本实施例中，上述第四晶片580之间是设有一间隔片590，以供贴设其在第四晶片580，并且可避免位于上方的该第四晶片580压触至上述焊线582。
其中该多晶片面对面堆叠封装构造500可另包含有一封胶体560，其是密封该第一晶片520、上述第二凸块542、该第二晶片530、上述第三晶片570、上述第四晶片与上述焊线572、582。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (15)

1. 一种多晶片面对面堆叠封装构造，其特征在于该封装构造包含：
一基板，其是具有一第一表面、一第二表面、多数个第一凸块容置孔与多数个第二凸块容置孔；
一第一晶片，其主动面是设置于该基板的该第一表面，并且该第一晶片是具有多数个对准在上述第一凸块容置孔的第一电极；
多数个第一凸块，其是设置于上述第一凸块容置孔内并电性连接上述第一电极至该基板；
一第二晶片，其主动面是设置于该基板的该第二表面，并且该第二晶片是具有多数个对准在上述第二凸块容置孔的第二电极；
多数个第二凸块，其是设置于上述第二凸块容置孔内并电性连接上述第二电极至该基板；以及
多数个外接端子，其是设置于该基板。
2. 根据权利要求1所述的多晶片面对面堆叠封装构造，其特征在于其中所述的第一凸块是由该基板的第二表面设置于上述第一凸块容置孔内，且上述第二凸块是由该基板的第一表面设置于上述第二凸块容置孔内。
3. 根据权利要求1所述的多晶片面对面堆叠封装构造，其特征在于其中所述的第二晶片是遮盖上述第一凸块容置孔，以使上述第一凸块位于该第一晶片与该第二晶片之间。
4. 根据权利要求1或3所述的多晶片面对面堆叠封装构造，其特征在于其中所述的第一晶片是具有小于该第二晶片的尺寸，以不遮盖上述第二凸块容置孔。
5. 根据权利要求4所述的多晶片面对面堆叠封装构造，其特征在于其中所述的第二凸块位于该第一晶片的两侧。
6. 根据权利要求1所述的多晶片面对面堆叠封装构造，其特征在于其中所述的外接端子是设置于该基板的第二表面。
7. 根据权利要求1或6所述的多晶片面对面堆叠封装构造，其特征在于其中所述的基板是具有一线路层，其是形成于该第一表面。
8. 根据权利要求6所述的多晶片面对面堆叠封装构造，其特征在于其另包含有一封胶体，其是形成于该基板的第一表面，以密封该第一晶片与上述第二凸块。
9. 根据权利要求8所述的多晶片面对面堆叠封装构造，其特征在于其中所述的封胶体是更形成于该基板的第二表面的一部位，以密封该第二晶片。
10. 根据权利要求1所述的多晶片面对面堆叠封装构造，其特征在于其中所述的外接端子是设置于该基板的第一表面。
11. 根据权利要求1或10所述的多晶片面对面堆叠封装构造，其特征在于其中所述的基板是具有一线路层，其是形成于该第二表面。
12. 根据权利要求10所述的多晶片面对面堆叠封装构造，其特征在于其另包含有一封胶体，其是形成于该基板的第二表面，以密封该第二晶片。
13. 根据权利要求12所述的多晶片面对面堆叠封装构造，其特征在于其中所述的封胶体是更形成于该基板的第一表面的一部位，以密封该第一晶片与上述第二凸块。
14. 根据权利要求1所述的多晶片面对面堆叠封装构造，其特征在于其另包含有至少一第三晶片，其是设置于该第二晶片上并电性连接至该基板。
15. 根据权利要求1或14所述的多晶片面对面堆叠封装构造，其特征在于其另包含有至少一第四晶片，其是设置于该第一晶片上并电性连接至该基板。
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