CN1441493A - 半导体堆叠构装元件 - Google Patents

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Abstract

本发明提供一种半导体堆叠构装元件它由堆叠多晶片元件组成，此堆叠多晶片元件包括：一载板；一第一晶片，具有一朝向载板的背面及一主动面，其中主动面包括数个打线焊垫，它通过一第一组导体连接至载板；及一第二晶片具有一背面及包括数个打线焊垫的一主动面，打线焊垫通过一第二组导体连接至载板，其中主动面朝向第一晶片的主动面，并且堆叠在第一晶片之上，以暴露出所有的打线焊垫。第一晶片与第二晶片的面对面的安排能减少封装元件的整体高度。

Description

半导体堆叠构装元件
(1)技术领域
本发明有关半导体堆叠构装元件，特别是有关于堆叠多晶片构装元件。
(2)背景技术
近年来，是将若干半导体元件建构在同一晶片上，当元件被分割成各个矩型单元，则每个矩型单元即为集成电路晶片(chip)的形式。为了将晶片与其他的电路进行界面连接，一般情形下会将晶片安装入一导线架晶片座(lead-frame chippaddle)或是多晶片载板(multi-chip module substrate)中。
在许多情形中，对于整合相同或不同功能的晶片在单一构装元件中而言，多晶片元件的构装较为快速且成本较低。现行的多晶片模式结构包括一可将各个分离的元件直接相连的印刷电路板基板；此种技术的优点在于可以增加电路密度；电路密度的增加可以改善信号延迟速度与减少整体元件的重量。当集成电路密度以极快的速率在增加时，构装元件内连接密度成为尺寸缩小化的重要因素。
美国专利第5,012,323号揭示一对矩型集成电路晶片安装在导线架相反两侧的技术。通过一有粘着性且绝缘的薄膜将一较小、位于上方的晶片以背缚式(back-bonded)粘在导线架引脚(lead finger)的上表面。通过另一有粘着性且绝缘的薄膜将一较大、位于下方的晶片以面缚式(face-bonded)粘在较低导线架晶片连接区域的导线延伸处。上下晶片皆有的焊垫(wire-bonding pads)以金线或铝线与它们配合导线延伸末端相连接。为了从上方金线连接到接脚延伸或引脚以到晶片焊垫形成通路，位于下方的晶片尺寸必须较大些。
美国专利第5,721,452号揭示一种偏置晶片堆叠安排，其至少有一上方晶片，此上方晶片的宽度小于下方晶片相反两侧连接垫之间的长度。在一个或多个枕垫上，上方晶片悬放在下方晶片的上面，并且与下方晶片旋转一个角度。当晶片以这样的方式固定住，则整个构装以相同的步骤进行打线工艺步骤。
(3)发明内容
本发明的主要目的在于提供一种堆叠多晶片元件；此堆叠多晶片元件由若干面对面(face-to-face)堆叠排列的晶片所组成，借以减少整体堆叠厚度。
本发明的另一目的在于提供一种半导体元件封装；此半导体元件封装具有打线焊垫不会彼此干扰的交错(cross)排列的堆叠晶片。
本发明的再一目的在于提供半导体堆叠构装元件；此半导体堆叠构装元件具有最小化的封装整体厚度，便于进行简易、高效率的打线工艺步骤。
根据以上所述的目的，本发明提供一种提供半导体堆叠构装元件(stackedsemiconductor packaging device)，它由堆叠多晶片元件组成，此堆叠多晶片元件包括：一载板；一第一晶片(chip)，具有一朝向载板的背面(back surface)及一主动面(active surface)，其中主动面包括数个打线焊垫(bonding pad)，其通过一第一组导体连接至载板；及一第二晶片具有一背面及包括数个打线焊垫的一主动面，打线焊垫通过一第二组导体连接至载板，其中主动面朝向第一晶片的主动面，并且偏置(offset)或是旋转一角度，堆叠在第一晶片之上，以暴露出所有的打线焊垫。第一晶片与第二晶片的面对面(face-to-face)的安排能减少封装元件的整体高度。
为进一步说明本发明的目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)附图说明
图1为本发明一平面示意图用以说明一下方晶片与一载板。
图2A至图2D为本发明第一个实施例的若干平面示意图用以说明上下方晶片的各种堆叠排列方式。
图3A至图3C与图4为本发明第二个实施例的若干剖面示意图用以说明上下方晶片的各种堆叠排列方式。
图5A至图5C用以说明下方晶片与一载板的连接方法。
图6A至图6D为本发明实施例的若干剖面示意图用以说明上方晶片与一载板的连接方法。
图7A至图7C为根据本发明的各种不同半导体堆叠构装元件。
(5)具体实施方式
当本发明以如下的实施例详细描述时，熟悉此领域的人士应认识到本发明在不脱离所提出的权利要求书所限定的专利保护范围的情况下还允许若干的修正与替换。所运用来揭示的结构或方法并不仅局限于特定的封装元件，还包括其他同等的半导体封装元件，而图示亦是用来加以说明较佳实施例，而非加以限制本发明范围。
本发明的半导体封装元件的不同部分并没有依照尺寸绘图。某些尺寸与其他相关尺寸相比已经被夸张，以提供更清楚的描述和对本发明的理解。另外，虽然在这里所示的实施例是以具有宽度与深度在不同阶段的二维中显示，应该很清楚地了解到所显示的区域只是封装元件的一部份，其中可能包含许多在三维空间中排列的元件。相对地，在制造实际的元件时，图示的区域具有三维的长度，宽度与高度。
本发明主要的目的在于提供一种提供半导体堆叠构装元件(stackedsemiconductor packaging device)，它由堆叠多晶片元件组成，此堆叠多晶片元件包括：一载板；一第一晶片(chip)具有一朝向载板的背面(back surface)及一主动面(active surface)，其中主动面包括数个打线焊垫(bonding pad)，其通过一第一组导体连接至载板；及一第二晶片具有一背面及包括数个打线焊垫的一主动面，打线焊垫通过一第二组导体连接至载板，其中主动面朝向第一晶片的主动面，并且偏置(offset)或是旋转一角度，堆叠在第一晶片之上，以暴露出所有的打线焊垫。第一晶片与第二晶片的面对面(face-to-face)的安排能减少封装元件的整体高度。
第一个实施例的多晶片元件包括一载板5，其中包括一个或多个在Z轴方向上的多晶片堆叠。为了便于说明，参照图1，一载板5置于XY平面，而晶片堆叠则是往上向Z轴方向延伸。虽然如此，本发明并不局限于这样的方位安排，堆叠晶片也可于X或Y方向上延伸，如同在其他方向上延伸。因此，所使用的方位形容词句，例如上、下、下方、上方等，主要是为了方便说明，而不是用来限制本发明的范围。
首先参照一下方第一晶片10，具有一朝下面对载板5的背面(backsurface)，并有一朝上的打线面或主动面(bonding surface or activesurface)15。下方第一晶片10的背面可利用液态非导电性物质或是固态导电性薄膜固定在载板5上。另外，打线面15包括许多的打线焊垫13比邻排列于相反侧边19上。在第一个实施例中，下方第一晶片10为矩形，其具有一长边″L″与一较短的、包括侧边19的宽度″W″。
图2A至图2D为第一个较佳实施例的各种排列方式，参照图2A，一上方第二晶片11亦具有朝上的一背面(back surface)17，并有一朝下面对下方第一晶片10的打线面。这样，上方第二晶片11的多个打线焊垫14向下朝向载板5，且彼此相邻排列于相反的侧边16。另一方面，上方第二晶片11的尺寸与几何形状和下方第一晶片10相类似。上方第二晶片11的宽度必须小于或略等于下方第一晶片10的长度″L″。另外，上方第二晶片11相对于下方第一晶片10呈一旋转角度″A″放置(rotate)，此旋转角度″A″可确保向上打线焊垫13与向下打线焊垫14彼此不会互相干扰；旋转角度″A″为介于下方第一晶片10的长度中心线(longitudinal centerline)″t″与上方第二晶片11的长度中心线″t1″的间的夹角；上方第二晶片11的角度旋转在一平行下方第一晶片10的打线面15的平面上进行。这样，对于下方第一晶片10而言，两个包括向上打线焊垫13的侧边部分(edge portion)被暴露出来，且由上方第二晶片11将两侧边部分彼此分开。对于上方第二晶片11而言，如同下方第一晶片10，两个包括向上打线焊垫14的侧边部分被暴露出来，且由下方第一晶片10将两侧边部分彼此分开。
如图2B所示，其中上方第二晶片11因应特定设计或需要而旋转一偏置角度。当然，下方第一晶片10的向上打线焊垫13与上方第二晶片11的向下打线焊垫14彼此不会互相干扰。
如图2C所示，若干下方第一晶片10彼此相邻放置在载板5上，而若干上方第二晶片11彼此相邻放置在那些下方第一晶片10上。上方第二晶片11的宽度总和比任一下方第一晶片10的长度小，这样使得那些下方第一晶片10的打线焊垫不会和那些上方第二晶片11的打线焊垫互相干扰。与本发明的第一个实施例相同，所有的下方第一晶片10的背面朝下面对载板5，并且打线面朝上；所有的上方第二晶片11的背面朝上，打线面朝下面对下方第一晶片。另外，这些下方第一晶片10与上方第二晶片11的尺寸与几何形状和第一个实施例中的所有晶片类似。而对于晶片之间的内连接，有两种方法可以应用，对于不同堆叠层级(stack levels)的两晶片之间，若无信号的传递时，举例而言，可利用隔绝材料所做的薄膜插入两晶片的打线面间。另一方面，如果不同堆叠层级的两晶片之间，若有信号的传递时，可利用重新布局技术(redistribution)与覆晶技术(flip-chip)，结合表面粘着技术(Surface MountTechnology，SMT)，应用在两晶片的内连接间。
接着，如图2D所示，下方第一晶片10如同图2A至图2C中的下方第一晶片一样为矩形。若干上方第二晶片20堆叠在下方第一晶片10之上。图2D上方第二晶片20有小于下方第一晶片10长度的宽度，这样使下方第一晶片10的打线焊垫与上方第二晶片20的打线焊垫彼此不会互相干扰。上方第二晶片20的打线面是向下朝向下方第一晶片10；这样本发明的晶片安排，不会局限于晶片必须有相同的尺寸或几何形状，只要任一晶片的打线焊垫不会干扰其他晶片的打线焊垫即可。
图3A至图3C为本发明的第二个实施例。对于载板5上的下方第一晶片10而言，上方第二晶片11在一方向上偏置放置。参照图3A，下方第一晶片10与上方第二晶片11的几何形状与大小几乎相同，上方第二晶片11如此偏置放置，使得打线焊垫的一侧边部分暴露出来；暴露出来的侧边部分为一矩形，并包括打线焊垫13。与下方第一晶片10的几何形状及大小相同的上方第二晶片11，亦暴露出包括向下打线焊垫14的一矩形侧边部分。
在图3B中，上方第二晶片11的尺寸大于下方第一晶片10，这样使得上方第二晶片11被暴露出的侧边部分为一U形形状，而下方第一晶片10被暴露出的侧边部分则为一矩形。下方第一晶片10的向上打线焊垫13可以被分布在矩形被暴露出的侧边部分；而上方第二晶片11的向下打线焊垫14则可被分布在U形暴露出的侧边部分。
图3C则为尺寸不同的两堆叠晶片的另一种排列情形。下方第一晶片10被暴露出一U形形状的侧边部分，其上分布着打线焊垫13；而上方第二晶片11被暴露出一矩形的侧边部分，其上分布着打线焊垫14。
图4为本发明的第三个实施例，对于载板5上的下方第一晶片10而言，上方第二晶片11在两方向上偏置放置。下方第一晶片10被暴露出一L形形状的侧边部分，其上分布着打线焊垫13；而上方第二晶片11被暴露出一L形的侧边部分，其上分布着打线焊垫14。
图5A至图5C为根据图2A中的第一个实施例，说明下方晶片内连接方法的剖面示意图。必须要注意的是，此内连接方法可是用于本发明其他的实施例，例如图2B至图4。另一方面，为简化起见，图5A至图5C主要是说明下方晶片的内连接的方法，因此上方晶片的内连接方法并没有显示于图上。
在本发明中，下方第一晶片10的打线焊垫13通过许多的导体连接至载板5；这些导体可由无挠性或可挠性材料以适当的内连接方式形成。如图5A所示，以打线(wire bonding)连接的方式，将若干金属导线31连接至打线面32上的打线焊垫13与载板5上的焊垫30。为降低整体封装高度，金属导线31的弧高可以控制于上方第二晶片11的高度以内。
如图5B所示，以卷带自动结合法(Tape Automatic Bonding，TAB or TapeCarrier Packaging，TCP)，将若干可挠性导体33，例如软性的印刷电路板，连接至打线面32上的打线焊垫13与载板5上的焊垫30。如图5C所示，以导线架(lead-frame)固定的内连接方式，将若干接脚34连接至打线面32上的打线焊垫13与载板5上的焊垫30。
图6A至图6D为根据图2A中的第一个实施例，说明上方晶片内连接方法的剖面示意图。必须要注意的是，此内连接方法可是用于本发明其他的实施例，例如图2B至图4。另一方面，为简化起见，图6A至图6D主要是说明下方晶片内连接的方法，因此上方晶片的内连接方法并没有显示于图上。
在本发明中，上方第二晶片11的打线焊垫14通过许多的导体连接至载板5；这些导体可由无挠性或可挠性材料以适当的内连接方式形成。如图6A所示，应用锡球技术(solder ball)的内连接方式，将若干锡球41固定于上方第二晶片11的打线焊垫14及载板5。在考虑成功的制作工艺的因素下，可将下方第一晶片10搭配锡球高度研磨，磨薄到一适当高度。参照图6B所示，打线面朝下面对下方第一晶片10。对于上方第二晶片11，如图6B所示，将引线42是以金线焊点凸块(stud-bump method of gold wire)方法连接至载板5中的导孔46，焊线的形状形成像弹簧形式的引线(bonding springs)，不需考虑弧高的因素，因此，整体的堆叠高度就是在Z方向上所有堆叠晶片高度的总和。
另外，如图6C所示。以卷带自动结合法，将若干导体凸块(conductivebumps)40与可挠性导线43固定于上方第二晶片11的打线焊垫14及载板5。除了降低下方第一晶片10的高度利于制作外，导体突块40的加入亦可以改善制作过程的进行。参照图6D，应用导线架(lead-frame)技术的内连接方式，将导体突块40与导线引脚44固定于上方第二晶片11的打线焊垫14及载板5。
图7A至图7C为根据本发明各种封装元件的剖面示意图。图7A显示根据本发明的一堆叠晶片级封装(stack chip scale package，CSP)。一堆叠单元包括下方第一晶片10与上方第二晶片11，此堆叠单元周围被包覆以一环氧树脂(molding compound)50于载板5的一侧。在本实施例中上方第二晶片11以导体突块40与可挠性导线43固定，上方第二晶片11亦以可挠性导线固定，但未显示于图7A上。在载板5的另一侧之下有若干的锡球51。值得注意的是，在载板5上的环氧树脂50的高度可以高于、或几乎与堆叠晶片的高度总和相同，这样可以缩小整体堆叠晶片级封装的尺寸；另外，在载板5上的堆叠单元的安排可以调整，以降低在X-Y平面上的尺寸。图7B所示为根据本发明的多晶片封装(multi-chip package)锡球阵列封装体(Ball Grid Array，BGA)。在载板5上的一侧有若干的堆叠单元，而载板5上的另一侧则是锡球51。所有的下方第一晶片10与上方第二晶片11都被环氧树脂50所包覆。图7C所示则为根据本发明的结构所延伸的产品应用。在载板5上的两侧皆有若干的堆叠单元。
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (10)

1.一种半导体堆叠构装元件，其特征在于，包括：
一载板；
一第一晶片，具有一固定于该载板中的第一背面及一第一主动面，该第一主动面包括数个第一焊垫；
一第二晶片，具有一第二背面及包括数个第二焊垫的一第二主动面，其中该第二主动面朝向该第一晶片的该第一主动面，并且堆叠固定于该第一晶片之上，并暴露出该第一焊垫与该第二焊垫；
一第一组导体连接该第一焊垫至该载板；及
一第二组导体连接该第二焊垫至该载板。
2.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述第二晶片从该第一晶片以一方向偏置放置，以暴露出具有该第一焊垫的一矩形侧边部分。
3.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述第二晶片从该第一晶片以两方向偏置放置，以暴露出具有该第一焊垫的一L形侧边部分。
4.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述第二晶片在一大致平行该第一晶片的该第一主动面的一平面上旋转堆叠固定，以暴露出该第一晶片的两侧边部分与该第二晶片的两侧边部分。
5.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述载板选自陶瓷基板、有机材料基板，或其两者的组合之一。
6.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述第一组导体选自打线的数个金属焊线、数个金属凸块与数个可挠性导线的组合、数个金属凸块与数个金属导线架引脚的组合、数个金属锡球或数个金属凸块之一。
7.如权利要求1所述的半导体堆叠构装元件，其特征在于，所述第二组导体选自数个金属凸块与数个可挠性导线的组合、数个金属凸块与数个金属导线架引脚的组合或打线的数个金属焊线之一。
8.一种晶片堆叠元件，包括：
一载板；
至少一第一晶片，具有一固定于该载板中的第一背面及一第一主动面，该第一主动面包括数个第一焊垫位于一第一侧边部分；
至少一第二晶片，具有一第二背面及包括数个第二焊垫的一第二主动面，该第二焊垫位于该第二主动面的一第二侧边部分，该第二主动面朝向该第一晶片的该第一主动面并且偏置堆叠固定于该第一晶片之上，并暴露出该第一侧边部分与该第二侧边部分；
一第一组导体连接该第一焊垫至该载板；及
一第二组导体连接该第二焊垫至该载板。
9.如权利要求8所述的晶片堆叠元件，其特征在于，所述第二晶片是从该第一晶片以一方向偏置放置，使得该第一侧边部分至少为一矩形或U型。
10.如权利要求8所述的晶片堆叠元件，其特征在于，所述第二晶片是从该第一晶片以两方向偏置放置，使得第一侧边部分或该第二侧边部分至少为L形。
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* Cited by examiner, † Cited by third party
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CN100365813C (zh) * 2004-02-03 2008-01-30 旺宏电子股份有限公司 光感测芯片及半导体芯片堆叠封装结构
CN100370611C (zh) * 2004-02-03 2008-02-20 旺宏电子股份有限公司 电子组件堆叠结构
CN101246877B (zh) * 2007-02-15 2010-10-27 南茂科技股份有限公司 多晶片面对面堆叠封装构造

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