JP2007173273A - 剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法 - Google Patents

剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法 Download PDF

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Abstract

【課題】 コストアップを抑えたまま、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度が十分に高められて信頼性の高い半導体集積回路装置を得ることができる剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法を提供する。
【解決手段】 記憶部１００＿１１に記憶された複数の種類のパラメータのうちの数値の変更が可能な変更可能パラメータの指定およびそのパラメータを複数種類にわたって指定したときの変更の優先順位の指定をパラメータ指定部１００＿１２で行ない、指定されたパラメータの数値を、指定された優先順位に従ってシミュレート部１００＿１３で変更しながら、半導体集積回路チップとエポキシ樹脂部との間の剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返す。
【選択図】 図４

Description

本発明は、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置、プログラムを実行する情報処理装置を剥離強度シミュレート装置として動作させる剥離強度シミュレートプログラム、および剥離強度シミュレート方法に関する。
近年、電子機器の益々の小型化に伴い、その電子機器に実装される半導体集積回路装置においても益々の小型化が図られている。このような半導体集積回路装置として、半導体集積回路チップ（シリコンチップ）の大きさに極めて近い大きさのＳＣＳＰ（Ｓｕｐｅｒ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を採用した半導体集積回路装置が知られている。この半導体集積回路装置は、半導体集積回路チップの下部に樹脂パッケージが形成されるとともに、その半導体集積回路装置の側面および上面に半導体集積回路チップが露出されてなる構造を有する。このため、過剰な熱荷重の負荷や実装基板に機械的な負荷が加えられると、半導体集積回路チップと樹脂パッケージとの界面において、それら半導体集積回路チップと樹脂パッケージが剥離するという不具合が生じる場合がある。
そこで、従来より、上述した半導体集積回路装置を回路基板に実装するにあたり、半導体集積回路チップの下部に形成された樹脂パッケージと回路基板との間にアンダーフィル材を充填して固定したり、半導体集積回路チップの下面にＵ字状の溝（Ｕ溝）を形成して樹脂パッケージを固定するということが行なわれている。
また、半導体集積回路チップの回路形成面を封止する樹脂パッケージに、半導体集積回路チップの外周側面の一部を覆う側面被覆部を設けて、半導体集積回路チップと樹脂パッケージとの界面で発生する剥離を防止する技術が提案されている（特許文献１参照）。
さらに、基板上に形成された電極と半導体集積回路チップとを半田バンプで電気的に接続し、これら基板と半導体集積回路チップとの間隙に充填する封止樹脂の周縁部の寸法を規定することにより、熱応力により樹脂パッケージに発生するクラックを防止する技術が提案されている（特許文献２参照）。
また、基板上に積層搭載された第１，第２の半導体集積回路チップの外周部が樹脂パッケージで封止された半導体集積回路装置において、樹脂パッケージとの接触面積が大きい方の半導体集積回路チップの表面周縁部をテーパー状に形成して、樹脂パッケージ内部で発生するクラックを防止する技術が提案されている（特許文献３参照）。
特開２０００−４０７７５号公報 特開平１０−１０７１８２号公報 特開２００２−２９９５４７号公報
上述したように、従来では、半導体集積回路チップと樹脂パッケージとの界面で生じる剥離を防止するために、樹脂パッケージと回路基板とをアンダーフィル材で固定するということが行なわれている。ここで、アンダーフィル材が十分に充填されていないと、リフロー工程終了後、半導体集積回路チップと樹脂パッケージとの界面において剥離が生じる恐れがあるため、アンダーフィル材を充填する工程を十分に管理する必要がある。従って、製造コストがアップするという問題がある。また、半導体集積回路チップの下面にＵ溝を形成するということも行なわれているが、形成されたＵ溝の寸法が小さい方向にばらついた場合、半導体集積回路チップと樹脂パッケージとの界面において剥離が生じる恐れがあるため、Ｕ溝の寸法を形成する工程を十分に管理する必要がある。従って、やはり製造コストがアップするという問題がある。
そこで、上述した特許文献１，２，３に提案された技術を採用することが考えられる。しかし、特許文献１，２，３に提案された技術は、半導体集積回路装置の構造に関する技術であるため、これらの技術を採用した場合、半導体集積回路チップと樹脂パッケージとの界面において生じる剥離を防止するための様々な条件を考慮した構造を有する半導体集積回路装置が必要とされる。従って、半導体集積回路装置のコストがアップするという問題がある。
本発明は、上記事情に鑑み、コストアップを抑えたまま、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度が十分に高められて信頼性の高い半導体集積回路装置を得ることができる剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法を提供することを目的とする。
上記目的を達成する本発明の剥離強度シミュレート装置は、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置において、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
上記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、およびその変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
上記パラメータ指定部で指定された変更可能パラメータの数値を、そのパラメータ指定部で指定された優先順位に従って変更しながら、上記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えたことを特徴とする。
半導体集積回路チップの下部に樹脂パッケージが形成されてなる構造を有する半導体集積回路装置において、コストアップを抑えたまま、半導体集積回路チップと樹脂パッケージとの界面で発生する剥離という不具合を防止するためには、半導体集積回路装置を設計する段階から、その半導体集積回路装置の構成要素それぞれの寸法、材料、製造条件、および使用条件等を十分に考慮する必要がある。
本発明の剥離強度シミュレート装置は、変更可能な条件（数値），変更不能な条件（数値群），変更の優先順位を指定しておき、指定された条件を指定された優先順位に従ってシミュレート部で変更しながら、半導体集積回路チップと樹脂パッケージとの間の剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返す装置である。このため、半導体集積回路チップと樹脂パッケージとの間において、半導体集積回路装置の製造条件や使用条件に見合った剥離強度を持つ半導体集積回路装置を提供することができ、したがってコストアップを抑えることができる。
ここで、上記記憶部が、少なくとも、変更可能な寸法の数値範囲と、変更可能な材料の物性値とを含むパラメータテーブルを記憶するものであることが好ましい。
このようなパラメータテーブルを記憶すると、典型的には、半導体集積回路チップや樹脂パッケージの高さ寸法や半導体集積回路チップのダイシング角度等を優先順位に従って変更しながら、且つ樹脂パッケージの材料の数値群であるヤング率，ポアソン比等の物性値を参照しつつ繰り返しシミュレートして、所定の閾値を超える剥離強度を得ることができる。
また、本発明の剥離強度シミュレートプログラムは、プログラムを実行する情報処理装置内で実行され、該情報処理装置を、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置として動作させる剥離強度シミュレートプログラムであって、
上記情報処理装置を、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
上記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、およびその変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
上記パラメータ指定部で指定された変更可能パラメータの数値を、そのパラメータ指定部で指定された優先順位に従って変更しながら、上記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えた剥離強度シミュレート装置として動作させることを特徴とする。
本発明の剥離強度シミュレートプログラムは、プログラムを実行する情報処理装置内で実行され、その情報処理装置を、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置として動作させるものであるため、コストアップを抑えたまま、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度が十分に高められた、信頼性の高い半導体集積回路装置を提供することができる。
さらに、本発明の剥離強度シミュレート方法は、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート方法において、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを用意して、
そのパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、およびその変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行ない、
指定された変更可能パラメータの数値を指定された優先順位に従って変更しながら、上記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すことを特徴とする。
本発明の剥離強度シミュレート方法は、変更可能な条件（数値），変更不能な条件（数値群），変更の優先順位を指定しておき、指定された条件を指定された優先順位に従ってシミュレート部で変更しながら、半導体集積回路チップと樹脂パッケージとの間の剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返す方法である。このため、半導体集積回路装置を製造するにあたり、半導体集積回路チップと樹脂パッケージとの間において、半導体集積回路装置の製造条件や使用条件に見合った剥離強度を持つ半導体集積回路装置をコストアップを抑えたまま製造することができる。
本発明によれば、コストアップを抑えたまま、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度が十分に高められて信頼性の高い半導体集積回路装置を得ることができる剥離強度シミュレート装置、剥離強度シミュレートプログラム、および剥離強度シミュレート方法を提供することができる。
以下、本発明の実施形態について説明する。
図１は、本発明の剥離強度シミュレート装置の一実施形態が実現される情報処理装置を示す概要図である。
この図１には、情報処理装置として、一般にワークステーションまたはパーソナルコンピュータと呼ばれるコンピュータ１００が示されており、このコンピュータ１００により本発明の剥離強度シミュレート装置の一実施形態が実現される。また、本実施形態の剥離強度シミュレート装置には、本発明の剥離強度シミュレート方法の一実施形態が適用される。先ず、このコンピュータ１００のハードウェア構成について説明する。
このコンピュータ１００は、ＣＰＵ（中央処理装置）、ＲＡＭ（ランダムアクセスメモリ）、ハードディスク、通信用ボード等が内蔵された本体部１０１、その本体部１０１からの指示により表示画面１０２ａ上に画像や文字列を表示する表示部１０２、このコンピュータ１００に利用者の指示を入力するためのキーボード１０３、表示画面１０２ａ上の任意の位置を指定することにより、その指定時にその位置に表示されていたアイコン等に応じた指示を入力するマウス１０４を備えている。
本体部１０１は、さらに外観上、フレキシブルディスク（図示せず）、ＣＤ―ＲＯＭ７００が装填されるフレキシブルディスク装填口１０１ａ、ＣＤ―ＲＯＭ装填口１０１ｂを有しており、それらの内部には、それらの装填口１０１ａ,１０１ｂから装填されたフレキシブルディスクやＣＤ−ＲＯＭ７００をドライブしてアクセスするフレキシブルディスクドライブやＣＤ−ＲＯＭドライブも内蔵されている。
図２は、図１に示した外観を有するコンピュータのハードウェア構成図である。
図２のハードウェア構成図には、ＣＰＵ１１１、ＲＡＭ１１２、ハードディスクコントローラ１１３、フレキシブルディスクドライブ１１４、ＣＤ―ＲＯＭドライブ１１５、マウスコントローラ１１６、キーボードコントローラ１１７、ディスプレイコントローラ１１８、および通信用ボード１１９が示されており、それらはバス１１０で相互に接続されている。
フレキシブルディスクドライブ１１４、ＣＤ―ＲＯＭドライブ１１５は、図１を参照して説明したように、それぞれフレキシブルディスク装填口１０１ａおよびＣＤ−ＲＯＭ装填口１０１ｂから装填されたフレキシブルディスク５００、ＣＤ−ＲＯＭ７００をアクセスするものである。通信用ボード１１９は通信回線６００に接続される。
また、図２には、ハードディスクコントローラ１１３によりアクセスされるハードディスク１２０、マウスコントローラ１１６により制御されるマウス１０４、キーボードコントローラ１１７により制御されるキーボード１０３、およびディスクプレイコントローラ１１８により制御される表示部１０２（ＣＲＴディスプレイ）も示されている。
図３は、図１に示す情報装置であるコンピュータを、本発明の剥離強度シミュレート装置の一実施形態として動作させる剥離強度シミュレートプログラムの一実施形態が記憶されたＣＤ−ＲＯＭを示す概念図である。
図３に示すＣＤ−ＲＯＭ７００には、剥離強度シミュレートプログラムログラム７１０が記憶されており、この剥離強度シミュレートプログラムログラム７１０は、記憶ルーチン部７１１、パラメータ指定ルーチン部７１２、およびシミュレートルーチン部７１３で構成されている。剥離強度シミュレートプログラムログラム７１０の各部の細部については、本発明の剥離強度シミュレート装置の一実施形態の各部の作用とあわせて説明する。
図４は、本発明の剥離強度シミュレート装置の一実施形態の構成を示す図である。
図４に示す剥離強度シミュレート装置１００＿１には、記憶部１００＿１１と、パラメータ指定部１００＿１２と、シミュレート部１００＿１３とが備えられている。
記憶部１００＿１１は、図３に示す記憶ルーチン部７１１のプログラムの作用を受けて動作し、パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶する。具体的には、図２に示すハードディスク１２０の一部の領域が、この記憶部１００＿１１として割り当てられている。尚、パラメータテーブルについては後述する。
パラメータ指定部１００＿１２は、図３に示すパラメータ指定ルーチン部７１２のプログラムの作用を受けて動作し、記憶部１００＿１１に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、およびその変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なう。具体的には、図１，図２に示すキーボード１０３やマウス１０４が、このパラメータ指定部１００＿１２の役割を担うこととなり、これらキーボード１０３やマウス１０４により、表示画面１０２ａに表示されたパラメータテーブルに示された変更可能パラメータの指定、およびその変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定が行なわれる。
シミュレート部１００＿１３は、図３に示すシミュレートルーチン部７１３のプログラムの作用を受けて動作し、パラメータ指定部１００＿１２で指定された変更可能パラメータの数値を、そのパラメータ指定部１００＿１２で指定された優先順位に従って変更しながら、剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返す。具体的には、図２に示すＣＰＵ１１１により、ハードディスク１２０に記憶されたシミュレートルーチン部７１３のプログラムが実行されることにより、このシミュレート部１００＿１３が動作する。
図５は、図４に示す剥離強度シミュレート装置で実行される概略のフローを示す図、図６は、図４に示す剥離強度シミュレート装置で作成された半導体集積回路装置のモデルを示す図である。
図４に示す剥離強度シミュレート装置１００＿１は、図５に示すフローを実行するに先立って、図６に示す半導体集積回路装置のモデルを作成する。
図６には、剥離強度シミュレート装置１００＿１で作成された半導体集積回路装置のモデル（以下、このモデルを、便宜上、半導体集積回路装置１０と称する）の断面図が示されている。この半導体集積回路装置１０の構成要素に対して、記憶部１００＿１１に記憶されたパラメータテーブル等を適用してシミュレートを行なうことにより、構造（寸法）、材料、製造条件、および使用条件等が十分に考慮された信頼性の高い半導体集積回路装置を提供することができる。ここで、パラメータテーブルについて説明する。表１は、パラメータの種類と、各パラメータの変更可能な数値範囲とを対応づけたパラメータテーブルである。また、表２は、パラメータの種類と、各パラメータの数値群とを対応づけたパラメータテーブルである。
Figure 2007173273
Figure 2007173273
表１には、半導体集積回路装置１０の構成要素について変更可能な寸法の数値範囲が示されている。また、表２には、半導体集積回路装置１０の構成要素について変更可能な材料の物性値が示されている。
図６に示す半導体集積回路装置１０は、半導体集積回路チップ（シリコンチップ）１１と、その半導体集積回路チップ１１の下面に形成された表面保護用のＰＩ（ポリイミド）部１２と、そのＰＩ部１２が形成された半導体集積回路チップ１１の下部を封止するためのエポキシ樹脂部１３と、信号が伝達される配線部１４と、その配線部１４に接続されたＣｕ（銅）ポスト部１５と、Ｃｕポスト部１５に設けられた半田バンプ部１６と、後述するＵ溝１７が形成される部分Ｕとを有する。
半導体集積回路チップ１１には、表１に示すように、高さ方向の寸法を変更するためのパラメータである変数Ａが割り当てられる。また、ＰＩ部１２，エポキシ樹脂部１３には、高さ方向の寸法を変更するためのパラメータである変数Ｂ，Ｃが割り当てられる。さらに、配線部１４には、幅方向の寸法を変更するためのパラメータである変数Ｍが割り当てられる。また、Ｃｕポスト部１５には、高さ方向の寸法を変更するためのパラメータである変数Ｄが割り当てられる。さらに、部分Ｕには、Ｕ溝１７を規定する幅方向の寸法，高さ方向の寸法を変更するためのパラメータである変数α，βが割り当てられる。
尚、表１には、上述した変数Ａ，Ｂ，Ｃ，Ｄ，Ｍ，α，βに加え、さらに半導体集積回路チップ１１のダイシング角度を変更するためのパラメータである変数θが示されている。また、表１には、これらの変数Ａ，Ｂ，Ｃ，Ｄ，Ｍ，α，β，θとして現在設定されている現在の寸法、および変数Ａ，Ｂ，Ｃ，Ｄ，Ｍ，α，β，θの可変範囲を示す変数ふり幅も示されている。一方、表２には、半田バンプ部１６，ＰＩ部１２，エポキシ樹脂部１３，アンダーフィル部１の材料であるはんだ材，ＰＩ材，樹脂材，ＵＦ材それぞれの変数パラメータ（物性値）である、ヤング率，ポアソン比，線膨張係数が示されている。
以下、図５を参照して、剥離強度シミュレート装置で実行される概略のフローについて説明する。半導体集積回路装置１０の構成要素に対して、表１に示す構造データ（寸法）、表２に示す材料データベース、および実装プロセス（実装条件）を、指定された優先順位に従って変更し、変更された条件で構造モデル（半導体集積回路装置１０）を解析し、解析ソルバを用いて熱,曲げ,落下等の負荷条件を考慮して計算を行なう。計算結果は、材料データベースを参照して求めた閾値（例えば、樹脂曲げ強度）と比較される。
比較された結果、計算結果のほうが閾値よりも大きいと判定された場合は、構造データ（寸法）、材料データベース、および実装プロセスを変更し、上述したようにして構造モデルを解析し、解析ソルバを用いて計算し、最終的に計算結果のほうが閾値よりも小さいと判定された場合に出荷することができると判定する。
図７は、図４に示す剥離強度シミュレート装置で実行される詳細なフローの前半を示す図、図８は、図７に示すフローの後半を示す図である。
先ず、ステップＳ１において、図６に示すように半導体集積回路装置のモデル化を行なう。次に、ステップＳ２において、表１に示すパラメータ（寸法）の設定を行なう。さらに、ステップＳ３において、表２に示す物性値を入力する。
次に、ステップＳ４において、実装条件を入れる（データベース化しておいて選択する）。実装条件としては、例えば、以下のものが挙げられる。
２５℃→２２０℃ではんだ付け→２５℃でＵＦ材を投入→１５０℃でＵＦ材を固める→２５℃→−４０℃〜１２５℃での温度サイクル試験
さらに、ステップＳ５において、変更可能な因子に順番をつける（優先順位を決める）。ここでは、優先順位１としてＵ溝寸法α，β、優先順位２として樹脂厚さＣ、優先順位３としてＵＦ材とする。
次に、ステップＳ６において解析（計算の実行）を行なう。さらに、ステップＳ７において、計算結果であるＵ溝付近近傍の応力（主応力）を算出する。ここでは、樹脂部の要素５個の積分点の平均を算出して、例えば計算結果として３０ＭＰａを求める。
次いで、ステップＳ８において、樹脂の破断応力を材料データベースより参照する。例えば、樹脂曲げ強度２５ＭＰａを参照する。
ステップＳ９では、計算結果よりも閾値（樹脂曲げ強度）のほうが大きいと判定される。すると、図８に示すステップＳ１０において、優先順位１番のＵ溝の寸法α,βを変更する。ここでは、１）α：０．０４，β：０．０６
２）α：０．０５，β：０．０９
の２ケースについて行なう。
さらに、ステップＳ１１において、解析ソルバを用いて再計算してステップＳ１２に進む。ステップＳ１２では、２ケースともに、まだ計算結果よりも閾値（樹脂曲げ強度）のほうが大きいと判定される。すると、ステップＳ１３において、優先順位を樹脂厚さに変更する。ここでは、１）Ｃ：４０μｍ
２）Ｃ：８０μｍ
の２ケースについて行なう。
ステップＳ１４では、解析ソルバを用いて再計算してステップＳ１５に進む。ステップＳ１５では、２）Ｃ：８０μｍのケースで、計算結果のほうが閾値（樹脂曲げ強度）よりも小さいと判定される。すると、ステップＳ１６において、製品構造の寸法が決定されたと判定されてこのフローを終了する。
図９は、図７、図８に示すフローにより製品寸法が決定された半導体集積回路装置をアンダーフィル材で回路基板に実装する様子を示す図である。
図９には、製品寸法が決定された半導体集積回路装置１０が示されている。この半導体集積回路装置１０は、半導体集積回路チップ１１の下面の一部にＵ溝１７を有する。また、半導体集積回路装置１０の半田バンプ部１６は、回路基板２に形成された電極（図示せず）に電気的に接続されている。さらに、回路基板２と、半導体集積回路チップ１１の下部に形成されたエポキシ樹脂部１３，Ｃｕポスト部１５，半田バンプ部１６とからなる間隙に、アンダーフィル材１が充填されている。
本実施形態の剥離強度シミュレート装置１００＿１は、記憶部１００＿１１に記憶された複数の種類のパラメータのうちの数値の変更が可能な変更可能パラメータの指定およびそのパラメータを複数種類にわたって指定したときの変更の優先順位の指定をパラメータ指定部１００＿１２で行ない、指定されたパラメータの数値を、指定された優先順位に従ってシミュレート部１００＿１３で変更しながら、ＰＩ部１２が形成された半導体集積回路チップ１１とエポキシ樹脂部１３との間の剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すものである。このため、半導体集積回路装置１０を設計する時点で、互いに接合された半導体集積回路チップ１１とエポキシ樹脂部１３との間の剥離強度を十分に高めることができるように、半導体集積回路装置１０の構成要素それぞれの寸法、材料、製造条件、および使用条件等が考慮される。従って、コストアップを抑えたまま、互いに接合された半導体集積回路チップ１１とエポキシ樹脂部１３との間の剥離強度が十分に高められた、信頼性の高い半導体集積回路装置１０が提供される。
図１０は、比較例としての半導体集積回路装置が回路基板に実装された様子を示す図である。
図１０に示す、比較例としての半導体集積回路装置１０００には、Ｕ溝１０１２が形成された半導体集積回路チップ１０１１と、半導体集積回路チップ１０１１の下部を封止するエポキシ樹脂部１０１３と、半田バンプ部１０１４とが備えられている。半田バンプ部１０１４は、回路基板２に電気的に接続されている。この半導体集積回路装置１０００では、この半導体集積回路装置１０００を設計する段階から、その半導体集積回路装置１０００の構造、材料、製造条件、および使用条件等を十分に考慮するというようなことは行なわれておらず、従って半導体集積回路チップ１０１１の下面に形成されるＵ溝１０１２の寸法が小さく形成された場合、半導体集積回路チップ１０１１とエポキシ樹脂部１０１３との界面で剥離が生じ易いという問題を抱えている。
図１１は、図９に示す半導体集積回路装置とは異なる半導体集積回路装置が回路基板に実装された様子を示す図である。
図１１に示す半導体集積回路装置２０には、所定のダイシング角度で形成された形状を有する半導体集積回路チップ２１と、その半導体集積回路チップ２１の下部を封止するエポキシ樹脂部２２と、半田バンプ部２３とが備えられている。半田バンプ部２３は、回路基板２に電気的に接続されている。この半導体集積回路装置２０では、半導体集積回路装置２０を設計する段階から、半導体集積回路チップ２１のダイシング角度を含む各種の諸条件が十分に考慮されており、従って半導体集積回路チップ２１と封止樹脂２２との界面で生じる剥離を防止することができる。
以下、本発明の各種形態を付記する。
（付記１） 互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置において、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
前記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
前記パラメータ指定部で指定された変更可能パラメータの数値を、該パラメータ指定部で指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えたことを特徴とする剥離強度シミュレート装置。
（付記２） 前記記憶部が、少なくとも、変更可能な寸法の数値範囲と、変更可能な材料の物性値とを含むパラメータテーブルを記憶するものであることを特徴とする付記１記載の剥離強度シミュレート装置。
（付記３） プログラムを実行する情報処理装置内で実行され、該情報処理装置を、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置として動作させる剥離強度シミュレートプログラムであって、
前記情報処理装置を、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
前記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
前記パラメータ指定部で指定された変更可能パラメータの数値を、該パラメータ指定部で指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えた剥離強度シミュレート装置として動作させることを特徴とする剥離強度シミュレートプログラム。
（付記４） 互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート方法において、
パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを用意して、
該パラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行ない、
指定された変更可能パラメータの数値を指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すことを特徴とする剥離強度シミュレート方法。
本発明の剥離強度シミュレート装置の一実施形態が実現される情報処理装置を示す概要図である。 図１に示した外観を有するコンピュータのハードウェア構成図である。 図１に示す情報装置であるコンピュータを、本発明の剥離強度シミュレート装置の一実施形態として動作させる剥離強度シミュレートプログラムの一実施形態が記憶されたＣＤ−ＲＯＭを示す概念図である。 本発明の剥離強度シミュレート装置の一実施形態の構成を示す図である。 図４に示す剥離強度シミュレート装置で実行される概略のフローを示す図である。 図４に示す剥離強度シミュレート装置で作成された半導体集積回路装置のモデルを示す図である。 図４に示す剥離強度シミュレート装置で実行される詳細なフローの前半を示す図である。 図７に示すフローの後半を示す図である。 図７、図８に示すフローにより製品寸法が決定された半導体集積回路装置をアンダーフィル材で回路基板に実装する様子を示す図である。 比較例としての半導体集積回路装置が回路基板に実装された様子を示す図である。 図９に示す半導体集積回路装置とは異なる半導体集積回路装置が回路基板に実装された様子を示す図である。
符号の説明
１ アンダーフィル材
２ 回路基板
１０，２０，１０００ 半導体集積回路装置
１１，２１，１０１１ 半導体集積回路チップ（シリコンチップ）
１２ ＰＩ部
１３，２２，１０１３ エポキシ樹脂部
１４ 配線部
１５ Ｃｕポスト部
１６，２３，１０１４ 半田バンプ部
１７，１０１２ Ｕ溝
１００ コンピュータ
１０１ 本体部
１０１ａ フレキシブルディスク装填口
１０１ｂ ＣＤ−ＲＯＭ装填口
１００＿１ 剥離強度シミュレート装置
１００＿１１ 記憶部
１００＿１２ パラメータ指定部
１００＿１３ シミュレート部
１０２ａ 表示画面
１０２ 表示部
１０３ キーボード
１０４ マウス
１１０ バス
１１１ ＣＰＵ
１１２ ＲＡＭ
１１３ ハードディスクコントローラ
１１４ フレキシブルディスクドライブ
１１５ ＣＤ―ＲＯＭドライブ
１１６ マウスコントローラ
１１７ キーボードコントローラ
１１８ ディスプレイコントローラ
１１９ 通信用ボード
１２０ ハードディスク
５００ フレキシブルディスク
６００ 通信回線
７００ ＣＤ−ＲＯＭ
７１０ 剥離強度シミュレートプログラム
７１１ 記憶ルーチン部
７１２ パラメータ指定ルーチン部
７１３ シミュレートルーチン部

Claims (4)

  1. 互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置において、
    パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
    前記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
    前記パラメータ指定部で指定された変更可能パラメータの数値を、該パラメータ指定部で指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えたことを特徴とする剥離強度シミュレート装置。
  2. 前記記憶部が、少なくとも、変更可能な寸法の数値範囲と、変更可能な材料の物性値とを含むパラメータテーブルを記憶するものであることを特徴とする請求項１記載の剥離強度シミュレート装置。
  3. プログラムを実行する情報処理装置内で実行され、該情報処理装置を、互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート装置として動作させる剥離強度シミュレートプログラムであって、
    前記情報処理装置を、
    パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを記憶した記憶部と、
    前記記憶部に記憶されたパラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行なうパラメータ指定部と、
    前記パラメータ指定部で指定された変更可能パラメータの数値を、該パラメータ指定部で指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すシミュレート部とを備えた剥離強度シミュレート装置として動作させることを特徴とする剥離強度シミュレートプログラム。
  4. 互いに接合された半導体集積回路チップと樹脂パッケージとの間の剥離強度をシミュレートする剥離強度シミュレート方法において、
    パラメータの種類と、各パラメータの変更可能な数値範囲あるいは数値群とを対応づけたパラメータテーブルを用意して、
    該パラメータテーブルに示された複数の種類のパラメータのうちの、数値の変更が可能な変更可能パラメータの指定、および該変更可能パラメータを複数種類にわたって指定したときの変更の優先順位の指定を行ない、
    指定された変更可能パラメータの数値を指定された優先順位に従って変更しながら、前記剥離強度のシミュレートを、所定の閾値を超える剥離強度が得られるまで繰り返すことを特徴とする剥離強度シミュレート方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239824A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体装置の信頼性評価法
JPH0541443A (ja) * 1990-11-14 1993-02-19 Hitachi Ltd 製品設計仕様複合解析システム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
JP3384259B2 (ja) 1996-09-26 2003-03-10 株式会社デンソー 樹脂封止半導体装置
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JPH11345837A (ja) * 1998-05-06 1999-12-14 Texas Instr Inc <Ti> アンダフィリングのフリップチップ電子デバイスの歪み低減方法及びその装置
JP3432749B2 (ja) 1998-07-23 2003-08-04 富士通株式会社 半導体装置及びその製造方法
JP2002299547A (ja) 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
US6617683B2 (en) * 2001-09-28 2003-09-09 Intel Corporation Thermal performance in flip chip/integral heat spreader packages using low modulus thermal interface material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239824A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体装置の信頼性評価法
JPH0541443A (ja) * 1990-11-14 1993-02-19 Hitachi Ltd 製品設計仕様複合解析システム

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