KR101100590B1 - 반도체 장치, 기판 설계 방법, 기판 설계 장치 - Google Patents

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Abstract

본 발명은 기판에서 칩 주연부의 위치에 마련되는 전극에서의 응력이나 왜곡을 저감하는 반도체 장치, 기판 설계 방법, 기판 설계 장치를 제공하는 것을 과제로 한다.
기판과, 이 기판에 탑재된 반도체칩을 포함하고, 기판에는 복수의 구멍이 마련되며, 복수의 구멍은, 반도체칩 주연부에 면하는 기판의 영역인 제1 영역에 마련되는 구멍의 기판 표면에서의 밀도가, 기판에서의 제1 영역 이외의 영역에 마련되는 구멍의 기판 표면에서의 밀도보다 커지도록 마련되어 있다.
반도체 장치

Description

반도체 장치, 기판 설계 방법, 기판 설계 장치{SEMICONDUCTOR APPARATUS, SUBSTRATE DESIGN METHOD, AND SUBSTRATE DESIGN APPARATUS}
본 발명은 기판을 통해 반도체칩을 외부 기판에 실장할 수 있는 반도체 장치, 기판 설계 방법, 기판 설계 장치에 관한 것이다.
SRAM(Static Random Access Memory)이나 ASIC(Application Specific Integrated Circuit) 등의 신호 개수가 많은 반도체에서, BGA(Ball Grid Array) 패키지가 많이 이용된다.
BGA 패키지로 대표되는 반도체 패키지는, 실리콘칩을 수지 기판에 일차 실장하고, 땜납볼을 가지고 프린트 기판에 이차 실장하는 방식에 의해 제조된다.
또한, 종래 기술로서, 반도체 패키지의 응력을 완화하는 기술이 있다(예컨대, 특허문헌 1, 특허문헌 2, 특허문헌 3 참조).
[특허문헌 1] 국제 공개 제2006/100759호 팸플릿
[특허문헌 2] 일본 특허 제3919353호 명세서
[특허문헌 3] 일본 특허 제3493088호 명세서
그러나, 전술한 이차 실장 후에 있어서, 기판과 실리콘의 열팽창 계수의 차이로부터, 실리콘칩 단부의 땜납볼이나 땜납 패드부에 응력이 집중하여, 온도 사이클 시험 등에서 땜납 박리를 일으키는 경우가 있었다.
본 발명은 전술한 문제점을 해결하기 위해 이루어진 것으로, 기판에서 칩 주연부의 위치에 마련되는 전극에서의 응력이나 왜곡을 감소시키는 반도체 장치, 기판 설계 방법, 기판 설계 장치를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위해, 본 발명의 일형태는, 기판과, 이 기판에 탑재된 반도체칩을 포함하고, 기판에는 복수의 구멍이 마련되며, 복수의 구멍은, 반도체칩 주연부에 면하는 기판의 영역인 제1 영역에 마련되는 구멍의 기판 표면에서의 밀도가, 기판에서의 제1 영역 이외의 영역에 마련되는 구멍의 기판 표면에서의 밀도보다 커지도록 마련되어 있다.
또한, 본 발명의 일형태는, 기판과 이 기판에 탑재된 반도체칩을 가지며 또한 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 기판을 설계하는 기판 설계 방법으로서, 기판에 대한 반도체칩의 위치를 결정하고, 결정된 반도체칩의 위치에 기초하여 기판에서의 복수의 구멍의 위치를 결정하며, 반도체칩 주연부에 면하는 기판의 영역인 제1 영역에 마련되는 구멍의 기판 표면에서의 밀도가, 기판에서의 제1 영역 이외의 영역에 마련되는 구멍의 기판 표면에서의 밀도보다 커지도록 복수의 구멍의 위치를 결정한다.
또한, 본 발명의 일형태는, 기판과 이 기판에 탑재된 반도체칩을 가지며 또한 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 기판의 설계를 행하는 기판 설계 장치로서, 기판에 대한 반도체칩의 위치를 결정하는 반도체칩 위치 결정부와, 반도체칩 위치 결정부에 의해 결정된 반도체칩의 위치에 기초하여 기판에서의 복수의 구멍 위치를 결정하며, 반도체칩 주연부에 면한 기판의 영역인 제1 영역에 마련되는 구멍의 기판 표면에서의 밀도가, 기판에서의 제1 영역 이외의 영역에 마련되는 구멍의 기판 표면에서의 밀도보다 커지도록 복수의 구멍의 위치를 결정하는 구멍 위치 결정부를 포함한다.
개시한 반도체 장치, 기판 설계 방법, 기판 설계 장치에 따르면, 기판에 있어서 칩 주연부의 위치에 마련되는 전극에서의 응력이나 왜곡을 저감할 수 있다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다.
비교예
비교예의 BGA 패키지에 대해서, 이하에 설명한다.
도 1은 비교예의 BGA 패키지의 구성의 일례를 나타내는 단면도이다. 도 1 중에 나타낸 BGA 패키지(1)는, Si(실리콘)의 칩(11)(반도체칩), BGA 기판(12)(기판, 수지 기판, Interposer), 땜납볼(3)(범프)을 갖는다. 또한, BGA 패키지(1)는 땜납볼(3)에 의해 실장 기판(15)(외부 기판, 메인 기판)에 실장되어 있다.
도 2는 비교예의 BGA 기판의 구성의 일례를 나타내는 하면도이다. BGA 기 판(12)의 하면[실장 기판(15)측]에는, 땜납볼(3)이 매트릭스형으로 배치된다. 여기서, BGA 기판(12)에서, 칩(11)이 탑재된 영역의 이측(裏側)면인 하면의 영역을, 칩영역(16)이라고 한다. 또한, 칩영역(16)의 외주를 칩 경계(제1 경계)라고 한다. 땜납볼(3) 중, 칩 경계의 내측이며 또한 칩 경계의 정점에 가장 가까운 것을 땜납볼(3d), 칩 경계의 내측 중 가장 외측이며 또한 땜납볼(3d) 이외의 것을 땜납볼(3a), 땜납볼(3a)보다 외측의 것을 땜납볼(3b), 땜납볼(3a, 3d)보다 내측의 것을 땜납볼(3c)이라고 한다.
BGA 패키지(1)의 열응력 해석 결과에 대해서, 이하에 설명한다.
열응력 해석은, 온도 사이클 시험을 가정하여, BGA 패키지(1) 전체의 온도를 상승시켜, 각각의 땜납볼(3)에서의 왜곡을 산출하였다.
도 3은 열응력 해석에 의한 각 땜납볼의 왜곡 크기의 일례를 나타내는 하면도이다. 도 3은 도 2와 동일한 BGA 기판(12) 및 땜납볼(3a, 3b, 3c, 3d)의 배치를 나타낸다. 여기서, 땜납볼(3a, 3b, 3c, 3d)은 왜곡이 작은 것부터 순서대로, 백색, 사선, 흑색으로 나누어 칠해져 있다.
땜납볼(3a, 3b, 3c, 3d)의 왜곡을 비교하면, 칩 경계 부근의 땜납볼(3a, 3d)의 왜곡이 크다. 이는, 칩(11)의 열팽창 계수에 비해서 BGA 기판(12)의 열팽창 계수가 크기 때문이다. 또한, 땜납볼(3a, 3d)의 왜곡을 비교하면, 땜납볼(3d)의 왜곡이 가장 크다.
또한, 땜납볼(3b)의 왜곡은 작다. 이는, BGA 기판(12)과 실장 기판(15)의 신축률이 동등하기 때문이다. 또한, 땜납볼(3c)의 왜곡은 작다. 이는, 칩(11)에 의해 신축이 억제되기 때문이다.
전술한 바와 같이, BGA 기판(12)의 칩 경계의 코너 부근에 왜곡이 집중됨으로써, 땜납볼(3d)의 손상이 커진다.
실시형태 1
도 4는 실시형태 1의 BGA 패키지의 구성의 일례를 나타내는 단면도이다. 도 4 중에 나타낸 BGA 패키지(1a)에서, 도 1과 동일한 부호는 도 1에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. BGA 기판(12a)은 전술한 BGA 기판(12)과 마찬가지이지만, 마련되는 구멍이 다르다.
도 5는 실시형태 1의 BGA 기판의 구성의 일례를 나타내는 하면도이다. 도 5에서, 도 2와 동일한 부호는 도 2에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. 여기서, 서로 인접하는 땜납볼(3a, 3b, 3c, 3d)의 간격을 땜납볼 간격(D)이라고 한다. 또한, 도 4는 도 5 중의 절단면에서의 단면도이다.
BGA 기판(12a)에서, 땜납볼(3a)과 그 내측에 인접하는 땜납볼(3c) 사이에, 관통 구멍(21a)이 마련되어 있다. 또한, 땜납볼(3d)과 그에 인접하는 땜납볼(3a) 사이에, 관통 구멍(21a)이 마련되어 있다. 도 4 및 도 5에서, 관통 구멍(21a)은 사선으로 칠해진 부분이다.
여기서, 복수의 관통 구멍(21a)의 일부 또는 전부가, 내면에 전극을 가져도 좋다. 이 경우, 칩(11)의 전극의 각각과 땜납볼(3)의 각각은, 관통 구멍(21a)의 전극(비어)의 각각을 통해 배선된다. 이후, 응력 및 왜곡의 집중의 저감을 위해 마련되는 전극이 없는 관통 구멍을 더미 관통 구멍이라고 부른다. 또한, 관통 구멍(21a) 이외의 장소에 관통 구멍이 마련되어도 좋다.
여기서, BGA 기판(12a)의 하면에서, 칩 경계의 내측이며 또한 가장 외측의 땜납볼(3a, 3d)의 중심을 연결한 사각형을 땜납볼 경계로 한다.
본 실시형태에서는, 땜납볼 경계의 내측이며 또한 땜납볼 경계로부터의 거리가 땜납볼 간격(D)(제1 거리) 이내인 영역을, 칩 주연부 영역(제1 영역)이라고 한다. 또한, 칩 주연부 영역 내이며 또한 땜납볼 경계의 서로 인접하는 2변으로부터의 거리가 땜납볼 간격(D)(제2 거리) 이내인 영역[칩 주연부 영역 내이며 또한 땜납볼(3d)을 포함하는 서로 인접하는 4개의 땜납볼의 중심에 둘러싸인 영역]을 코너 영역(제2 영역)이라고 한다.
전술한 바와 같은 관통 구멍(21a)의 배치에 의해, BGA 기판(12a) 중, 칩 주연부 영역에서의 관통 구멍의 밀도가, 칩 주연부 영역 이외의 영역에서의 관통 구멍의 밀도보다 커진다. 또한, BGA 기판(12a) 중, 코너 영역에서의 관통 구멍의 밀도가, 코너 영역 이외의 칩 주연부 영역에서의 관통 구멍의 밀도보다 커진다. 여기서, BGA 기판(12a)의 특정 영역에서, 특정 영역의 평면 면적에 대한 특정 영역 내의 관통 구멍의 개구 면적의 합계를 관통 구멍의 면밀도로 한다. 이때, 전술한 바와 같이 관통 구멍(21a)의 배치에 의해, BGA 기판(12a) 중, 칩 주연부 영역에서의 관통 구멍의 면밀도가, 칩 주연부 영역 이외의 영역에서의 관통 구멍의 면밀도보다 커진다. 또한, BGA 기판(12a) 중, 코너 영역에서의 관통 구멍의 면밀도가, 코너 영역 이외의 칩 주연부 영역에서의 관통 구멍의 면밀도보다 커진다.
또한, BGA 기판(12a)의 하면에서, 칩 경계로부터의 거리가 땜납볼 간격(D) 이내인 영역을 칩 주연부 영역으로 하여도 좋다. 또한, 칩 주연부 영역의 정점으로부터 땜납볼 간격(D) 이내인 영역을 코너 영역으로 하여도 좋다.
또한, 전술한 바와 같은 관통 구멍(21a)의 배치에 의해, 칩 경계, 특히 칩 경계의 코너 부근에서의 응력 및 왜곡의 집중을 감소시킬 수 있어, 땜납볼(3a, 3d)의 박리를 막을 수 있다.
전술한 BGA 기판(12a)을 설계하기 위한 기판 설계 장치, 기판 설계 장치에 의한 BGA 기판 설계 방법에 대해서 이하에 설명한다.
전술한 BGA 기판(12a)은 기판 설계 장치에 의해 설계된다. 이 기판 설계 장치는, CAD(Computer Aided Design) 시스템을 이용하여 실현할 수 있다. 도 6은 본 발명에 따른 기판 설계 장치의 구성의 일례를 나타내는 블록도이다. 기판 설계 장치는, 배선부(31), 우회 처리부(32), 구멍 배치부(33), 설계 데이터 기억부(34), 전극 배치부(35)를 갖는다. 전극 배치부(35)는 반도체칩 위치 결정부에 대응한다. 구멍 배치부(33)는 구멍 위치 결정부에 대응한다.
설계 데이터 기억부(34)는 BGA 기판(12a)의 설계 데이터를 기억한다. 전극 배치부(35)는 칩(11)의 신호 단자에 접속하기 위한 BGA 기판(12a) 상면(제1 면)의 전극(제1 전극) 위치와 땜납볼(3)에 접속하기 위한 BGA 기판(12a) 하면(제2 면)의 전극(제2 전극) 위치를 결정한다. 통상, BGA 기판(12a) 상면의 전극 수와 BGA 기판(12a) 하면의 전극 수는 동일하다.
배선부(31)는 BGA 기판(12)의 설계 데이터에, 칩(11)의 신호 단자의 각각으 로부터 땜납볼(3)의 각각에의 접속 루트(배선)의 위치를 결정한다. 구멍 배치부(33)는 BGA 기판(12)의 설계 데이터에, 비어, 관통 구멍, 더미 관통 구멍, 내측 비어 등의 구멍의 위치를 결정한다. 우회 처리부(32)는 칩 주연부 영역의 관통 구멍이나 내측 비어를 경유하도록 접속 루트를 우회시킴으로써, 접속 루트의 위치를 수정한다.
도 7은 본 발명에 따른 BGA 기판 설계 방법의 일례를 나타내는 흐름도이다. 우선, 전극 배치부(35)는 미리 설계 데이터 기억부(34)에 저장된 BGA 기판(12a)의 설계 데이터를 판독하고, BGA 기판(12a)에 대한 칩(11)과 땜납볼(3)의 위치를 결정하여, BGA 기판(12a) 상면의 전극 위치와 BGA 기판(12a) 하면의 전극 위치를 결정한다(S11). 다음에, 구멍 배치부(33)는 각 면의 전극과 같은 수의 비어의 위치를 매트릭스형으로 늘어서도록 결정한다(S12).
다음에, 배선부(31)는 칩(11)의 신호 단자 중 하나를 선택하고, 선택된 신호 단자로부터 대응하는 땜납볼(3)에의 최단 거리의 접속 루트의 위치를 결정한다(S13). 다음에, 구멍 배치부(33)는 칩 주연부 영역에 비어가 있는지 여부의 판정을 행한다(S21).
칩 주연부 영역에 비어가 있는 경우(S21, yes), 이 흐름은 처리 S15로 이행한다. 칩 주연부 영역에 비어가 없는 경우(S21, no), 구멍 배치부(33)는 칩 주연부 영역에서의 미리 결정된 위치에 비어를 추가한다(S22). 여기서, 칩 주연부 영역에서의 미리 결정된 위치는 전술한 관통 구멍(21a)의 위치이다.
다음에, 우회 처리부(32)는 그 비어를 경유하도록 접속 루트를 우회시키는 우회 처리를 행한다(S23). 다음에, 배선부(31)는 모든 신호 단자의 접속 루트의 결정이 종료하였는지 여부를 판정한다(S24).
모든 신호 단자의 접속 루트의 결정이 종료하고 있지 않은 경우(S24, no), 이 흐름은 처리 S13으로 되돌아가고, 배선부(31)는 다음 신호 단자를 선택한다. 모든 접속 루트의 위치 결정이 종료한 경우(S24, yes), 칩 주연부 영역에서의 미리 결정된 위치 중, 관통 구멍이 없는 위치에 더미 관통 구멍을 추가하고(S25), 이 흐름은 종료한다.
전술한 우회 처리의 세부 사항에 대해서 이하에 설명한다.
도 8은 BGA 기판에서의 최단 거리의 접속 루트의 일례를 나타내는 단면도이다. 도 8에서, 도 4와 동일한 부호는 도 4에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. 처리 S11에 의해, 칩(11)의 신호 단자(22e)로부터 땜납볼(3e)에 관통 구멍(21e)을 통한 최단 거리의 접속 루트(23e)가 설정된다.
도 9는 본 발명에 따른 우회 처리에 의해 변경된 접속 루트의 일례를 나타내는 단면도이다. 도 9에서, 도 4와 동일한 부호는 도 4에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. 처리 S23에 의해, 접속 루트(23e)는 칩(11)의 신호 단자(22e)로부터 땜납볼(3e)에 칩 주연부 영역의 관통 구멍(21a)을 통한 접속 루트(22a)로 변경된다. 접속 루트(22a)의 거리는 접속 루트(23e)의 거리보다 길어진다.
전술한 BGA 기판 설계 방법에 따르면, 칩(11)의 신호 단자와 땜납볼(3)을 연 결하는 BGA 기판(12a) 내의 배선에 대해서, 칩 주연부 영역의 비어를 경유하도록 설정할 수 있다. 또한, 칩 주연부 영역에 응력 완화를 위한 더미 관통 구멍을 마련할 수 있다.
실시형태 2
도 10은 실시형태 2의 BGA 패키지의 구성의 일례를 나타내는 단면도이다. 도 10 중에 나타낸 BGA 패키지(1b)에서, 도 1과 동일한 부호는 도 1에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. BGA 기판(12b)은 전술한 BGA 기판(12a)과 마찬가지이지만, 마련되는 구멍이 다르다.
도 11은 실시형태 2의 BGA 기판의 구성의 일례를 나타내는 하면도이다. 도 11에서, 도 2와 동일한 부호는 도 2에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. 또한, 도 10은 도 11 중의 절단면에서의 단면도이다.
BGA 기판(12b)에서, 땜납볼(3a) 또는 땜납볼(3d)과 그 내측에 인접하는 땜납볼(3b)을 포함하며, 또한 서로 인접하는 4개의 땜납볼(3)의 중심에, 관통 구멍(21ba)이 마련되어 있다. 또한, 땜납볼(3a) 또는 땜납볼(3d)과 그 외측에 인접하는 땜납볼(3c)을 포함하며, 또한 서로 인접하는 4개의 땜납볼(3)의 중심에, 관통 구멍(21bb)이 마련되어 있다. 도 10 및 도 11에서, 관통 구멍(21ba)은 흑색으로 칠해진 부분이며, 관통 구멍(21bb)은 사선으로 칠해진 부분이다.
여기서, 복수의 관통 구멍(21ba)은 내면에 전극을 갖는다. 이 경우, 칩(11)의 전극의 각각과 땜납볼(3)의 각각은, 관통 구멍(21ba)의 전극(비어)의 각각을 통 해 배선된다. 또한, 복수의 관통 구멍(21ba)의 일부가 전극을 가져도 좋다. 또한, 복수의 관통 구멍(21bb)의 일부 또는 전부가 전극을 가져도 좋다.
본 실시형태에서는, 땜납볼 경계 외측의 땜납볼의 중심을 연결하는 사각형 중에서 가장 내측의 사각형을 외측 땜납볼 경계(제2 경계)라고 한다. 또한, 땜납볼 경계 내측의 땜납볼의 중심을 연결하는 사각형 중에서 가장 내측의 사각형을 내측 땜납볼 경계(제3 경계)라고 한다. 또한, 외측 땜납볼 경계와 내측 땜납볼 경계 사이의 영역을 칩 주연부 영역이라고 한다.
전술한 바와 같은 관통 구멍(21ba, 21bb)의 배치에 의해, BGA 기판(12b) 중, 칩 주연부 영역에서의 관통 구멍의 밀도가, 칩 주연부 영역 이외의 영역에서의 관통 구멍의 밀도보다 커진다. 여기서, BGA 기판(12b)의 특정 영역에서, 특정 영역의 평면 면적에 대한 특정 영역 내의 관통 구멍의 개구 면적의 합계를 관통 구멍의 면밀도로 한다. 이때, 전술한 바와 같은 관통 구멍(21ba, 21bb)의 배치에 의해, BGA 기판(12b) 중, 칩 주연부 영역에서의 관통 구멍의 면밀도가, 칩 주연부 영역 이외의 영역에서의 관통 구멍의 면밀도보다 커진다.
또한, 전술한 바와 같은 관통 구멍(21ba, 21bb)의 배치에 의해, 칩 경계에서의 응력 및 왜곡의 집중을 감소시킬 수 있어, 땜납볼(3a, 3d)의 박리를 막을 수 있다.
또한, BGA 기판(12b)은 실시형태 1과 동일한 기판 설계 장치 및 BGA 기판 설계 방법에 의해 설계된다. 여기서, 칩 주연부 영역에서의 미리 결정된 위치는 전술한 관통 구멍(21ba, 21bb)의 위치이다.
실시형태 3
도 12는 실시형태 3의 BGA 패키지의 구성의 일례를 나타내는 단면도이다. 도 12 중에 나타낸 BGA 패키지(1c)에서, 도 1과 동일한 부호는 도 1에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. BGA 기판(12c)은 전술한 BGA 기판(12a)과 마찬가지이지만, 다층 기판이며, 또한 마련되는 구멍이 다르다.
도 13은 실시형태 3의 BGA 기판의 구성의 일례를 나타내는 하면도이다. 도 13에서, 도 2와 동일한 부호는 도 2에 나타낸 대상과 동일 또는 상당물을 나타내고 있으며, 여기서의 설명을 생략한다. 또한, 도 12는 도 13 중의 절단면에서의 단면도이다.
BGA 기판(12c)의 하면에서, 땜납볼(3a)과 그 내측에 인접하는 땜납볼(3b) 사이에, 내측 비어[블라인드홀 또는 베리드(buried)홀](21ca)가 마련되어 있다. 또한, 땜납볼(3d)과 그에 인접하는 땜납볼(3a) 사이에, 내측 비어(21ca)가 마련되어 있다. 또한, BGA 기판(12c)의 상면에 있어서, 내측 비어(21ca)와 떨어진 위치에 내측 비어(21cb)가 마련되어 있다. 도 12 및 도 13에서, 관통 구멍(21ca)은 사선으로 칠해진 부분이며, 관통 구멍(21cb)은 흑색으로 칠해진 부분이다.
여기서, 복수의 내측 비어(21ca, 21ca)의 일부 또는 전부가, 내면에 전극을 가져도 좋다. 이 경우, 칩(11) 전극의 각각과 땜납볼(3)의 각각은, 내측 비어(21cb)의 전극 각각과 BGA 기판(12c) 내층의 전극과 내측 비어(21ca) 전극의 각각을 통해 배선된다.
본 실시형태에서는, 땜납볼 경계 내측이며 또한 땜납볼 경계로부터의 거리가 땜납볼 간격(D) 이내인 영역을, 칩 주연부 영역이라고 한다. 또한, 칩 주연부 영역 내이며 또한 땜납볼 경계의 인접하는 2변으로부터의 거리가 땜납볼 간격(D) 이내인 영역[칩 주연부 영역 내이며 또한 땜납볼(3d)을 포함하는 서로 인접하는 4개의 땜납볼의 중심에 둘러싸인 영역)을 코너 영역이라고 한다.
전술한 바와 같은 내측 비어(21ca)의 배치에 의해, BGA 기판(12c) 중, 칩 주연부 영역에서의 내측 비어의 밀도가, 칩 주연부 영역 이외의 영역에서의 내측 비어의 밀도보다 커진다. 또한, BGA 기판(12c) 중, 코너 영역에서의 내측 비어의 밀도가, 코너 영역 이외의 칩 주연부 영역에서의 내측 비어의 밀도보다 커진다. 여기서, BGA 기판(12c)의 특정 영역에서, 특정 영역의 평면 면적에 대한 특정 영역 내의 내측 비어의 개구 면적의 합계를 내측 비어의 면밀도로 한다. 이때, 전술한 바와 같이 내측 비어(21ca)의 배치에 의해, BGA 기판(12c) 중, 칩 주연부 영역에서의 내측 비어의 면밀도가, 칩 주연부 영역 이외의 영역에서의 내측 비어의 면밀도보다 커진다. 또한, BGA 기판(12c) 중, 코너 영역에서의 내측 비어의 면밀도가, 코너 영역 이외의 칩 주연부 영역에서의 내측 비어의 면밀도보다 커진다.
또한, 전술한 바와 같은 내측 비어(21ca)의 배치에 의해, 칩 경계, 특히 칩 경계의 코너 부근에서의 응력 및 왜곡의 집중을 감소시킬 수 있어, 땜납볼(3a, 3d)의 박리를 막을 수 있다.
또한, BGA 기판(12c)은 실시형태 1과 동일한 기판 설계 장치 및 BGA 기판 설계 방법에 의해 설계된다. 여기서, 칩 주연부 영역에서의 미리 결정된 위치는 전 술한 내측 비어(21ca)의 위치이다.
전술한 각 실시형태에 있어서, 관통 구멍이나 내측 비어에 의한 응력 완화 효과는, BGA 기판 전체의 강성이 강한 경우에 작아지지만, 기판 재료의 유연(flexible)화가 진행될수록 효과가 커진다.
또한, 본 발명은 이하에 나타내는 바와 같은 컴퓨터 시스템에서 적용 가능하다. 도 14는 본 발명이 적용되는 컴퓨터 시스템의 일례를 나타내는 도면이다. 이 도면에 나타내는 컴퓨터 시스템(900)은, CPU나 디스크 드라이브 등을 내장한 본체부(901), 본체부(901)로부터의 지시에 따라 화상을 표시하는 디스플레이(902), 컴퓨터 시스템(900)에 여러가지 정보를 입력하기 위한 키보드(903), 디스플레이(902)의 표시 화면(902a) 상의 임의의 위치를 지정하는 마우스(904) 및 외부의 데이터 베이스 등에 액세스하여 다른 컴퓨터 시스템에 기억되어 있는 프로그램 등을 다운 로드하는 통신 장치(905)를 갖는다. 통신 장치(905)는 네트워크 통신 카드, 모뎀 등을 생각할 수 있다.
전술한 바와 같은, 기판 설계 장치를 구성하는 컴퓨터 시스템에서 전술한 각 단계를 실행시키는 프로그램을, 기판 설계 프로그램으로서 제공할 수 있다. 이 프로그램은, 컴퓨터 시스템에 의해 판독 가능한 기록 매체에 기억시킴으로써, 기판 설계 장치를 구성하는 컴퓨터 시스템에 실행시키는 것이 가능해진다. 전술한 각 단계를 실행하는 프로그램은, 디스크(910) 등의 휴대형 기록 매체에 저장되거나, 통신 장치(905)에 의해 다른 컴퓨터 시스템의 기록 매체(906)로부터 다운 로드된다. 또한, 컴퓨터 시스템(900)에 적어도 기판 설계 기능을 갖게 하는 기판 설계 프로그램은, 컴퓨터 시스템(900)에 입력되어 컴파일된다. 이 프로그램은 컴퓨터 시스템(900)을 기판 설계 기능을 갖는 기판 설계 시스템으로서 동작시킨다. 또한, 이 프로그램은 예컨대 디스크(910) 등의 컴퓨터 판독 가능한 기록 매체에 저장되어 있어도 좋다. 여기서, 컴퓨터 시스템(900)에 의해 판독 가능한 기록 매체로서는, ROM이나 RAM 등의 컴퓨터에 내부 실장되는 내부 기억 장치, 디스크(910)나 플렉시블 디스크, DVD 디스크, 광자기 디스크, IC 카드 등의 휴대형 기억 매체나, 컴퓨터 프로그램을 보존하는 데이터 베이스, 혹은, 다른 컴퓨터 시스템 및 그 데이터 베이스나, 통신 장치(905)와 같은 통신 수단을 통해 접속되는 컴퓨터 시스템에서 액세스 가능한 각종 기록 매체를 포함한다.
본 발명은 그 정신 또는 주요한 특징으로부터 벗어나는 일 없이, 다른 여러가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시형태는, 모든 점에서 단순한 예시에 지나지 않고, 한정적으로 해석해서는 안된다. 본 발명의 범위는, 특허청구범위에 의해 나타내는 것으로, 명세서 본문에는, 조금도 구속되지 않는다. 또한, 특허청구범위의 균등 범위에 속하는 모든 변형, 여러가지 개량, 대체 및 개질은, 전부 본 발명의 범위 내의 것이다.
이상의 실시형태 1∼3에 관하여, 이하의 부기를 더 개시한다.
(부기 1)
기판과,
이 기판에 탑재된 반도체칩
을 포함하고,
상기 기판에는 복수의 구멍이 마련되며, 상기 복수의 구멍은, 상기 반도체칩 주연부에 면하는 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 마련되어 있는 반도체 장치.
(부기 2)
상기 반도체칩은, 복수의 신호 단자를 가지며,
상기 기판은, 상기 반도체칩이 탑재되는 면이며 상기 신호 단자에 접속되는 복수의 제1 전극을 갖는 제1 면과, 이 제1 면의 이측면이며 외부 기판에 접속될 수 있는 복수의 제2 전극을 갖는 제2 면을 가지고, 상기 구멍을 통과하여 상기 제1 전극과 상기 제2 전극을 접속하는 배선을 복수 갖는,
부기 1에 기재된 반도체 장치.
(부기 3)
상기 기판에서 상기 반도체칩에 면하는 영역의 경계인 제1 경계는 사각형인,
부기 2에 기재된 반도체 장치.
(부기 4)
상기 제1 영역은 상기 제1 경계의 내측이며 또한 상기 제1 경계로부터의 거리가 미리 결정된 제1 거리 이내의 영역인,
부기 3에 기재된 반도체 장치.
(부기 5)
상기 제1 거리는 상기 제2 전극의 최소 간격인,
부기 4에 기재된 반도체 장치.
(부기 6)
상기 제1 영역에서의 상기 구멍은 서로 인접하는 2개의 상기 제2 전극으로부터의 거리가 동일한 위치에 마련되는,
부기 4에 기재된 반도체 장치.
(부기 7)
상기 제1 영역 내이며 또한 상기 제1 경계의 서로 인접하는 2변으로부터의 거리가 미리 결정된 제2 거리 이내의 영역인 제2 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도는, 상기 제1 영역 중 상기 제2 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 큰,
부기 4에 기재된 반도체 장치.
(부기 8)
상기 제2 거리는 상기 제2 전극의 최소 간격인,
부기 7에 기재된 반도체 장치.
(부기 9)
상기 제1 영역은, 상기 제1 경계 외측의 제2 전극의 중심을 연결하는 사각형 중에서 가장 내측의 사각형인 제2 경계와, 상기 제1 경계 내측의 제2 전극 중심을 연결하는 사각형 중에서 가장 외측의 사각형인 제3 경계와의 사이의 영역인,
부기 3에 기재된 반도체 장치.
(부기 10)
상기 제1 영역에서의 상기 구멍은 서로 인접하는 4개의 상기 제2 전극으로부터의 거리가 동일한 위치에 마련되는,
부기 9에 기재된 반도체 장치.
(부기 11)
상기 배선은 상기 제1 영역의 구멍을 통과하는,
부기 2에 기재된 반도체 장치.
(부기 12)
상기 제1 영역에서의 상기 구멍은 상기 제1 면과 상기 제2 면 사이를 관통하는,
부기 2에 기재된 반도체 장치.
(부기 13)
상기 기판은 다층 기판이고,
상기 제1 영역에서의 상기 구멍은 상기 제1 면 또는 상기 제2 면에 상기 구멍의 개구부를 갖는,
부기 2에 기재된 반도체 장치.
(부기 14)
상기 제1 영역은 상기 기판 표면 내이며 또한 상기 제1 경계로부터의 거리가 미리 결정된 제1 거리 이내의 영역인,
부기 2에 기재된 반도체 장치.
(부기 15)
기판과 이 기판에 탑재된 반도체칩을 가지며 또한 상기 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 상기 기판을 설계하는 기판 설계 방법으로서,
상기 기판에 대한 상기 반도체칩의 위치를 결정하고,
결정된 상기 반도체칩의 위치에 기초하여 상기 기판에서의 복수의 구멍의 위치를 결정하며, 상기 반도체칩 주연부에 면하는 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 상기 복수의 구멍의 위치를 결정하는,
기판 설계 방법.
(부기 16)
상기 반도체칩은 복수의 신호 단자를 가지며,
상기 기판은, 상기 반도체칩이 탑재되는 면이며 상기 신호 단자에 접속되는 복수의 제1 전극을 갖는 제1 면과, 이 제1 면의 이측면이며 외부 기판에 접속될 수 있는 복수의 제2 전극을 갖는 제2 면을 가지고,
상기 구멍의 위치를 결정된 상기 구멍의 일부를 통과하여 상기 제1 전극과 상기 제2 전극을 접속하는 배선의 위치를 결정하는,
부기 15에 기재된 기판 설계 방법.
(부기 17)
상기 기판에서 상기 반도체칩에 면하는 영역의 경계인 제1 경계는 사각형인,
부기 16에 기재된 기판 설계 방법.
(부기 18)
상기 제1 영역은 상기 제1 경계의 내측이며 또한 상기 제1 경계로부터의 거리가 미리 결정된 제1 거리 이내의 영역인,
부기 17에 기재된 기판 설계 방법.
(부기 19)
상기 배선이 상기 제1 영역 내의 상기 구멍을 통과하도록 상기 배선의 위치를 결정하는,
부기 15에 기재된 기판 설계 방법.
(부기 20)
기판과 이 기판에 탑재된 반도체칩을 가지며 또한 상기 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 상기 기판을 설계하는 기판 설계 장치로서,
상기 기판에 대한 상기 반도체칩의 위치를 결정하는 반도체칩 위치 결정부와,
상기 반도체칩 위치 결정부에 의해 결정된 상기 반도체칩의 위치에 기초하여 상기 기판에서의 복수의 구멍의 위치를 결정하며, 상기 반도체칩 주연부에 면한 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 상기 복수의 구멍의 위치를 결정하는 구멍 위치 결정부
를 포함하는 기판 설계 장치.
도 1은 비교예의 BGA 패키지의 구성의 일례를 나타내는 단면도이다.
도 2는 비교예의 BGA 기판의 구성의 일례를 나타내는 하면도이다.
도 3은 비교예의 BGA 패키지의 열응력 해석 결과에서의 왜곡 크기의 일례를 나타내는 하면도이다.
도 4는 실시형태 1의 BGA 패키지의 구성의 일례를 나타내는 단면도이다.
도 5는 실시형태 1의 BGA 기판의 구성의 일례를 나타내는 하면도이다.
도 6은 본 발명에 따른 기판 설계 장치의 구성의 일례를 나타내는 블록도이다.
도 7은 본 발명에 따른 BGA 기판 설계 방법의 일례를 나타내는 흐름도이다.
도 8은 BGA 기판에서의 최단 거리 접속 루트의 일례를 나타내는 단면도이다.
도 9는 본 발명에 따른 우회 처리에 의해 변경된 접속 루트의 일례를 나타내는 단면도이다.
도 10은 실시형태 2의 BGA 패키지의 구성의 일례를 나타내는 단면도이다.
도 11은 실시형태 2의 BGA 기판의 구성의 일례를 나타내는 하면도이다.
도 12는 실시형태 3의 BGA 패키지의 구성의 일례를 나타내는 단면도이다.
도 13은 실시형태 3의 BGA 기판의 구성의 일례를 나타내는 하면도이다.
도 14는 본 발명이 적용되는 컴퓨터 시스템의 일례를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1: BGA 패키지 3, 3a, 3b, 3c, 3d, 3e: 땜납볼
11: 칩 12, 12a, 12b, 12c: BGA 기판
15: 실장 기판 16: 칩 영역
21a, 21ba, 21bb, 21ca, 21cb, 21e: 관통 구멍
22e: 신호 단자 23a, 23e: 접속 루트
31: 배선부 32: 우회 처리부
33: 구멍 배치부 34: 설계 데이터 기억부
35: 전극 배치부

Claims (10)

  1. 기판과,
    이 기판에 탑재된 반도체칩
    을 포함하고,
    상기 기판에는 복수의 구멍이 마련되며, 상기 복수의 구멍은, 상기 반도체칩 주연부(周緣部)에 면하는 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 마련되어 있고,
    상기 반도체칩은, 복수의 신호 단자를 가지며,
    상기 기판은, 상기 반도체칩이 탑재되는 면이며 상기 신호 단자에 접속되는 복수의 제1 전극을 갖는 제1 면과, 이 제1 면의 이측(裏側)면이며 외부 기판에 접속될 수 있는 복수의 제2 전극을 갖는 제2 면을 가지며, 상기 구멍을 통과하여 상기 제1 전극과 상기 제2 전극을 접속하는 배선을 복수 개 가지는 것인 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 기판에서 상기 반도체칩에 면하는 영역의 경계인 제1 경계는 사각형인 것인 반도체 장치.
  4. 제3항에 있어서, 상기 제1 영역은 상기 제1 경계의 내측이며 또한 상기 제1 경계로부터의 거리가 미리 결정된 제1 거리 이내의 영역인 것인 반도체 장치.
  5. 제4항에 있어서, 상기 제1 거리는 상기 제2 전극의 최소 간격인 것인 반도체 장치.
  6. 제4항 또는 제5항에 있어서, 상기 제1 영역에 포함되며 또한 상기 제1 경계를 이루는 4변 중 서로 인접하는 2변으로부터의 거리가 모두 미리 결정된 제2 거리 이내의 영역인 제2 영역에 마련되는 상기 구멍의 밀도는, 상기 제1 영역 중 상기 제2 영역 이외의 영역에 마련되는 상기 구멍의 밀도보다 큰 것인 반도체 장치.
  7. 제3항에 있어서, 상기 제1 영역은, 상기 제1 경계 외측의 제2 전극의 중심을 연결하는 사각형이며 또한 가장 내측의 사각형인 제2 경계와, 상기 제1 경계 내측의 제2 전극의 중심을 연결하는 사각형 중에서 가장 외측의 사각형인 제3 경계와의 사이의 영역인 것인 반도체 장치.
  8. 제1항, 제3항 내지 제5항 또는 제7항 중 어느 한 항에 있어서, 상기 배선은 상기 제1 영역 내의 상기 구멍을 통과하는 것인 반도체 장치.
  9. 기판과 이 기판에 탑재된 반도체칩을 가지며 또한 상기 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 상기 기판을 설계하는 기판 설계 방법으로서,
    상기 기판에 대한 상기 반도체칩의 위치를 결정하고,
    결정된 상기 반도체칩의 위치에 기초하여 상기 기판에서의 복수의 구멍의 위치를 결정하며, 상기 반도체칩 주연부에 면하는 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 상기 복수의 구멍의 위치를 결정하며,
    상기 반도체칩은 복수의 신호 단자를 가지며,
    상기 기판은, 상기 반도체칩이 탑재되는 면이며 상기 신호 단자에 접속되는 복수의 제1 전극을 갖는 제1 면과, 이 제1 면의 이측면이며 외부 기판에 접속될 수 있는 복수의 제2 전극을 갖는 제2 면을 가지고,
    상기 구멍의 위치가 결정된 상기 복수의 구멍 중 일부를 통과하여 상기 제1 전극과 상기 제2 전극을 접속하는 배선의 위치를 결정하는 것인, 기판 설계 방법.
  10. 기판과 이 기판에 탑재된 반도체칩을 가지며 또한 상기 기판이 외부 기판에 접속될 수 있는 반도체 장치를 위해 상기 기판을 설계하는 기판 설계 장치로서,
    상기 기판에 대한 상기 반도체칩의 위치를 결정하는 반도체칩 위치 결정부와,
    상기 반도체칩 위치 결정부에 의해 결정된 상기 반도체칩의 위치에 기초하여 상기 기판에서의 복수의 구멍의 위치를 결정하며, 상기 반도체칩 주연부에 면한 상기 기판의 영역인 제1 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도가, 상기 기판에서의 상기 제1 영역 이외의 영역에 마련되는 상기 구멍의 상기 기판 표면에서의 밀도보다 커지도록 상기 복수의 구멍의 위치를 결정하는 구멍 위치 결정부를 포함하고,
    상기 반도체칩은 복수의 신호 단자를 가지며,
    상기 기판은, 상기 반도체칩이 탑재되는 면이며 상기 신호 단자에 접속되는 복수의 제1 전극을 갖는 제1 면과, 이 제1 면의 이측면이며 외부 기판에 접속될 수 있는 복수의 제2 전극을 갖는 제2 면을 가지고,
    상기 구멍 위치 결정부에 의해 상기 구멍의 위치가 결정된 상기 복수의 구멍 중 일부를 통과하여 상기 제1 전극과 상기 제2 전극을 접속하는 배선의 위치를 결정하는 배선 위치 결정부를 더 포함하는 기판 설계 장치.
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