JP2005309872A - 電子回路基板の設計データ作成方法、電子回路基板用ｃａｄシステムとそれに使用するコンピュータプログラムならびに電子回路基板の製造方法 - Google Patents

Abstract

【課題】 ＣＡＤシステムを用いた電子回路基板の設計データ作成方法において、ビア同士の重なり合いをスムーズに修正できる方法、また、そのような機能を持ち、電子回路基板の設計の効率化に寄与できるＣＡＤシステムを提供する。
【解決手段】 製造するべき電子回路基板の各層に対応した作図レイヤを設定する。電子回路基板を構成する基板要素としての層間接続用のビアを、電子回路基板のフリップチップ側（ＦＣ側）とＢＧＡ側との両側から作図レイヤ上に一括配置していく。ＦＣ側から配置が定められた第１ビア群と、ＢＧＡ側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定する。干渉が発生した第１ビア群または第２ビア群の移動先を探索すべき探索領域を定める。探索領域内において干渉を回避可能な位置を探索する。探索により定められた位置に干渉が発生した第１ビア群の一部または第２ビア群の一部の配置を移動する。
【選択図】 図１５

Description

本発明は、電子回路基板の設計データ作成方法、電子回路基板用ＣＡＤシステムとそれに使用するコンピュータプログラムならびに電子回路基板の製造方法に関する。

ＩＣやマイクロプロセッサ等の半導体チップは、近年高集積化が急速に進んでいることから、チップの入出力部の端子数も大幅に増大しつつある。これを受けて、そのようなチップを接続するための電子回路基板も配線の数が急増しており、高分子材料やセラミック等の誘電体層を介して多層の配線を作り込んだ積層型のパッケージ基板が増えてきている。最近では、このような電子回路基板の設計を効率よく行なうために、コンピュータ作図処理を用いた設計システム、いわゆるＣＡＤ（Computer Aided Design）システムが使用されている（下記特許文献１）。これは、表示装置上に作図画面を開き、配線、グランド用あるいは電源用の面導体パターン、異なる導体層同士を接続するビア、あるいは配線端子部をなすパッドやランドなどの基板要素を、ＣＡＤデータとして、マウス等の入力装置を用いて作図レイヤ上に描くことにより基板設計図を得るものである。

ＩＣパッケージ等に使用する電子回路基板は多層構造を有している。図１に示すように、チップをフリップチップ接続する側の端子パッド５（ＦＣパッドともいう）と、メインボード等に接続する側の端子パッド１３（ＢＧＡパッドともいう）との電気的な接続は、層間のビア９によって確保される。
特開２０００−２７６５０５号公報

ＣＡＤシステム上で電子回路基板の設計図を作成する際において、ビア９（ビアパッドを含む）の配置は、チップ側と、ＢＧＡ側との両方から定めていくことができる。たとえば、予め定めた配置規則に則って、ＢＧＡパッドから何層上の電源層に導通するビア群を一括配置し、ＦＣパッドから何層下のシグナル層に導通するビア群を一括配置するといった手順が採用される。このような設計手順は、ＦＣパッド５あるいはＢＧＡパッド１３の配置を基準にビアの配置を定めていくため、ＬＧＡなどのエリアアレイ型パッケージにおけるパッドオンビア構造の設計に好都合である。

しかしながら、上記のような設計手順を採用すると、ビアが上下方向で重なる可能性が出てくる。その可能性は、高密度複数フリップチップ基板で特に高くなる。ビア同士の重なりが発生した場合には、設計ルールチェックでエラーとなるので、ビアの配置を修正する必要がある。従来のシステムでは、ビアの重なり合いに基づく設計エラーは、オペレータがケースバイケースで修正するようにしている。ただ、高密度複数フリップチップ基板では、かなり大幅な設計修正が必要な場合も出てくるので、オペレータの技量や経験度によって作業効率が大きく変化する。そのため、誰が行なっても同じように作業できる設計環境がＣＡＤシステムに望まれている。

本発明の課題は、ＣＡＤシステムを用いた電子回路基板の設計データ作成方法において、ビア同士の重なり合いをスムーズに修正できる方法、また、そのような機能を持ち、電子回路基板の設計の効率化に寄与できるＣＡＤシステムを提供することにある。また、そのＣＡＤシステムの機能をコンピュータ上にて実現するためのコンピュータプログラム、さらに、電子回路基板用ＣＡＤシステムで設計したＣＡＤデータに基づいて電子回路基板の製造する方法を提供する。

課題を解決するための手段および発明の効果

上記課題を解決するために本発明は、誘電体層と導体層とが交互に積層された構造を有する電子回路基板の設計データをＣＡＤシステム上において作成する方法であって、製造するべき電子回路基板の各層に対応した作図レイヤを設定する処理ステップと、電子回路基板を構成する基板要素としての層間接続用のビアを、電子回路基板の第１主面側と第２主面側との両側から作図レイヤ上に一括配置していく処理ステップと、第１主面側から配置が定められた第１ビア群と、第２主面側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定する処理ステップとを含み、干渉が発生した第１ビア群または第２ビア群の配置を部分的に基板面内方向に移動させることによって干渉を回避するために、第１ビア群または第２ビア群の移動先を探索すべき探索領域を定める処理ステップと、探索領域内において干渉を回避可能な位置を探索する処理ステップと、探索により定められた位置に干渉が発生した第１ビア群または第２ビア群の配置を移動する処理ステップとを行なうことを主要な特徴とする。

上記本発明の方法では、第１主面側から内層に向けて打ち込んだビア（第１ビア群）と、第２主面側から内層に向けて打ち込んだビア（第２ビア群）との空間的な干渉が発生した場合に、その一方または両方を部分的に基板面内方向にずらす処理を行なう。このとき、第１ビア群または第２ビア群の移動先を探索すべき探索領域を定める点に特徴を有する。このようにすれば、コンピュータにビアの移動先を選定させることが可能となるので、ビア同士の重なり合いをスムーズに修正（解消）できるようになる。これにより、電子回路基板の設計の効率向上を見込める。探索領域の設定は、オペレータが行なう入力により決定されることが望ましい。なお「設計ルール」には、移動先にシグナル配線等の別の基板要素が配置されていないことや、別の基板要素との距離が規定値よりも大きいこと等の項目が含まれる。

好適な態様において、探索領域内に複数の移動候補位置を設定する処理ステップをさらに含み、複数設定された移動候補位置の各々に探索順位を定め、該探索順位に基づいて上記干渉を回避可能かつ所期の設計ルールを充足可能な位置を順次的に探索する手順を採用することができる。このようにすれば、探索領域内を隈なく探索できるとともに、一度探索した位置を再度探索することがないので効率が良い。所期の設計ルールは、たとえば許容できる配線−配線間距離の最小値など、いわゆるデザインルールを含む。

また、上記課題を解決するために本発明は、製造するべき電子回路基板の設計データを作成するための電子回路基板用ＣＡＤシステムであって、電子回路基板に形成すべき導体層および誘電体層に対応する複数の作図レイヤを設定する作図レイヤ設定手段と、電子回路基板を構成する基板要素としての層間接続用のビアを、電子回路基板の第１主面側と第２主面側との両側から作図レイヤ上に一括配置するビア配置手段と、第１主面側から配置が定められた第１ビア群と、第２主面側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定するビア干渉判定手段と、干渉が発生した第１ビア群または第２ビア群の配置を部分的に基板面内方向に移動させることによって干渉を回避するために、第１ビア群または第２ビア群の移動先を探索すべき探索領域を定めるビア探索領域設定手段と、探索領域内において前記干渉を回避可能な位置を探索するビア探索手段と、ビア探索手段により定められた位置に、干渉が発生した第１ビア群または第２ビア群の配置を部分的に移動させるビア配置移動手段とを備えることを主要な特徴とする。ビア配置手段は、電子回路基板を構成する基板要素のうち、作図対象として予め定められたものを作図対象要素として、それら作図対象要素の設計上の寸法、形状および配置位置を特定するためのＣＡＤデータを、作図レイヤ上に入力するＣＡＤデータ入力手段に含めてもよい。

上記本発明のＣＡＤシステムは、第１主面側から内層に向けて打ち込んだビア（第１ビア群）と、第２主面側から内層に向けて打ち込んだビア（第２ビア群）との空間的な干渉が発生した場合に、その一方または両方を部分的に基板面内方向にずらす処理を実行する手段を備える。これとともに、第１ビア群または第２ビア群の移動先を探索すべき探索領域を定める手段を設けた。これにより、ビアの移動先を選定することが可能となり、ビア同士の重なり合いをスムーズに修正（解消）できる。

好適な態様において、探索領域内に複数の移動候補位置を設定する移動候補位置設定手段と、複数設定された移動候補位置の各々に探索の探索順位を定める探索順位設定手段とをさらに設けることができる。この場合、上記したビア探索手段は、設定された探索順位に基づいて移動候補位置を順次的に探索するように構成されることとなる。この構成によれば、探索領域内を隈なく探索できるとともに、一度探索した位置を再度探索することがない。

また、ビア探索領域設定手段は、第１ビア群または第２ビア群の基板面内方向への最大移動長さを設定する最大移動長さ設定手段と、基準軸周りにおける第１ビア群または第２ビア群の最大角度変化量を設定する最大角度変化量設定手段とを含むものとすることができる。移動候補位置設定手段は、最大移動長さ設定手段と最大角度変化量設定手段とによって定められる探索領域内に複数の移動候補位置を設定し、ビア探索手段は、それら移動候補位置への第１ビア群または第２ビア群の移動にかかる干渉の有無の判定を探索順位に基づいて実行するように構成することができる。この構成によれば、探索領域を限定した範囲に予め定めるので、ＣＡＤシステムを支えるコンピュータの処理負荷が軽減する。

また、ビア配置移動手段は、予め指定された探索層において第１ビア群の一部または第２ビア群の一部を上下で分割する形にて、干渉が発生しているビアの配置を移動するように構成することができる。このような構成によれば、ビア群の位置を根こそぎ移動させずに済むため、ビアの真上に外部接続用の端子パッドが配置される構造、すなわちパッドオンビア構造（図１参照）を保持できる。

また、設計中の電子回路基板が持つグランド層と導通するビアについての分割はそのグランド層が探索層となるように設定され、設計中の電子回路基板が持つ電源層と導通するビアについての分割はその電源層が探索層となるように設定されるようにすることができる。通常、電源層やグランド層は面導体パターンとして特定の層に形成される。したがって、これら電源層またはグランド層に導通するビアを移動しても、再配線の必要性が無いので好都合である。一方、ビア配置移動手段は、オペレータにより予め指定された探索層がシグナル層の場合、分割後において第１ビア群または第２ビア群が相互間の導通を保つためのシグナル配線を自動生成することができる。これにより、ビア移動後のシグナル配線の作図を省略できる。

また、課題を解決するための本発明のコンピュータプログラムは、コンピュータにインストールすることにより、上記した電子回路基板用ＣＡＤシステムを構成する各手段として当該コンピュータを機能させることを主要な特徴とする。

また、課題を解決するための本発明の電子回路基板の製造方法は、上記した電子回路基板用ＣＡＤシステムを用い、得るべき電子回路基板に必要な作図対象要素を作図レイヤ上にＣＡＤデータとして入力することにより、電子回路基板の設計情報をＣＡＤデータの集合として作成する電子回路基板設計工程と、ＣＡＤデータに基づいてＣＡＭデータを作成し、そのＣＡＭデータに基づいて電気回路製造用機器を制御し、電子回路基板を製造する電子回路基板製造工程とを含むことを主要な特徴とする。

以下、添付の図面を参照しつつ本発明の実施形態について説明する。
図２は本発明の電子回路基板用ＣＡＤ／ＣＡＭシステム１００（以下、単にＣＡＤ／ＣＡＭシステム、ＣＡＤシステムともいう）の一実施例の全体構成を示すブロック図である。ＣＡＤ／ＣＡＭシステム１００は、ＣＰＵ１０３と、ＲＯＭ１０４、ＲＡＭ１０５、入出力インターフェース１０２等からなるコンピュータ本体１１２を備え、これに周辺機器として、キーボード１０６あるいはマウス１０７等の入力手段、ＣＤ−ＲＯＭドライブ１０８あるいはフレキシブルディスクドライブ１０９等の記録媒体読取手段、ハードディスクドライブ（以下、ＨＤＤと記す）１１０、モニタ制御部１１１を介して接続されるモニタ１１３、プリンタ１１４等が接続されたコンピュータシステムとして、全体が構築されている。電子回路基板用ＣＡＤ／ＣＡＭシステム１００は、単に電子回路基板用ＣＡＤシステム１００でもある。

なお、ＣＰＵ１０３は、後述する作図レイヤ設定手段、ＣＡＤデータ入力手段、ＣＡＭデータ変換手段、ビア配置手段、ビア干渉判定手段、ビア探索領域設定手段（最大移動長さ設定手段、最大角度変化量設定手段）、ビア探索手段、ビア配置移動手段、移動候補位置設定手段、探索順位設定手段およびＣＡＭデータ出力手段等の主体をなすものである。また、キーボード１０６あるいはマウス１０７は、ＣＰＵ１０３とともにＣＡＤデータ入力手段の主体をなすものである。さらに入出力インターフェース１０２は、作図が終了した電子回路基板の設計図面を印刷出力する図面出力手段の他、ＣＡＭデータ変換手段がＣＡＤデータに基づいて変換・作成したＣＡＭデータを出力するＣＡＭデータ出力手段として機能する。

ＨＤＤ１１０には、オペレーティングシステムプログラム（以下、ＯＳという）６１およびアプリケーションプログラム（以下、アプリケーションという）６２が格納されている。アプリケーション６２は、ＣＡＤ／ＣＡＭシステム１００の機能を実現するためのコンピュータプログラムであり、ＯＳ６１上にてアプリケーションワークメモリ５２を作業領域とする形で作動するものである。これは、たとえばＣＤ−ＲＯＭ１２０等にコンピュータ読み取り可能な状態で記憶され、ＨＤＤ１１０上の所定の記憶領域にインストールされるものである。また、ＨＤＤ１１０には、作成済の図面のデータファイル（ＣＡＤデータファイル）６３と、それに基づいて変換・生成されたＣＡＭデータファイル６４が記憶されている。一方、ＲＡＭ１０５には、ＯＳ６１のワークメモリ５１、およびアプリケーションのワークメモリ５２がそれぞれ形成される。

図１は、ＣＡＤ／ＣＡＭシステム１００の適用対象となるセラミック配線基板（電子回路基板）の一例を断面構造にて示している。セラミック配線基板２はセラミック誘電体層７と導体層８とが積層された基板本体３を有し、その主表面ＭＰ１には、電子部品４を、半田接続部６を介してフリップチップ実装するための端子パッド５（ＦＣパッド５ともいう）が、複数配列する形で設けられている。導体層８は、シグナル配線層、電源層およびグランド層を含んで構成されるものである。一方、電子部品４が配置される側とは反対側（主裏面ＭＰ２）には、当該セラミック配線基板２とメインボード等との接続を行なうための半田ボール１２がＢＧＡパッド１３の上に搭載されている。ＦＣパッド５は層間ビア９を介してＢＧＡパッド１３に導通している。

電子部品４は電極端子１０を有し、セラミック配線基板２のＦＣパッド５にこれら電極端子１０が半田接続部６を介して接続されることにより、セラミック配線基板２の基板本体３の主表面に面実装される。電子部品４は、ＩＣやＬＳＩなど、電極端子１０を多数有した半導体集積回路部品であり、基板本体３の第１主表面上には、それら電極端子１０に対応する複数のＦＣパッド５が、縦横所定の間隔で配列したパッドアレイを形成している。同様に、基板本体３の第２主表面上には、複数のＢＧＡパッド１３が、縦横所定の間隔で配列したパッドアレイを形成している。なお、電子部品４は、トランジスタ、ＦＥＴ、ダイオード、コンデンサ、コイルなどのディスクリート部品を含むものであってもよい。

ＦＣパッド５およびＢＧＡパッド１３は、基板本体３の表面部をなす表面誘電体層１５，１６の主表面ＭＰ１よりもパッド主表面が引っ込んで位置するものとなるように該表面誘電体層１５中に埋設されている。本実施形態においては、表面誘電体層１５，１６を含む全てのセラミック誘電体層７，１５，１６が、同一材質のセラミック材料により形成されてなる。ただし、表面誘電体層１５，１６を二酸化珪素等の他材料で形成してもよい。また、電子部品４とセラミック配線基板２との間には樹脂アンダーフィル材１４が充填されている。

セラミック誘電体層７を構成するセラミックは、ガラス相と当該ガラス相よりも高融点のセラミック粒子を混合したガラスセラミック（低温焼成セラミック）が、以下のような利点を有しているので、本発明に好適に使用できる。（１）誘電体基板表面の焼き上げ時の表面平滑性に優れる。（２）ガラス相の軟化点と配合比率調整により、導体層の材質として特に高融点の金属（たとえばＷ、Ｍｏ）を用いなくとも、セラミックとの同時焼成が可能になる。

ガラスセラミックとしては、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラス１００質量部に、アルミナ等のセラミックフィラーを３５〜７０質量部添加した系が、導体層８との同時焼結性が良好で好ましい。また、セラミックフィラーは、アルミナ含有量を９８％以上としたアルミナ質セラミック、ムライト質セラミック、窒化アルミニウムセラミック、窒化珪素セラミックあるいは炭化珪素セラミックよりなるものを本発明に好適に使用できる。

ガラスセラミックとの同時焼成に好適な導体層８の材質としては、Ａｇ、Ａｕ、Ｃｕのいずれかを主成分とするものを好適に使用することができる。具体的には、Ａｇ系（Ａｇ単体、Ａｇ−金属酸化物（Ｍｎ、Ｖ、Ｂｉ、Ａｌ、Ｓｉ、Ｃｕ等の酸化物）、Ａｇ−ガラス添加、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ、Ａｇ−Ｒｈ等）、Ａｕ系（Ａｕ単体、Ａｕ−金属酸化物、Ａｕ−Ｐｄ、Ａｕ−Ｐｔ、Ａｕ−Ｒｈ等）、Ｃｕ系（Ｃｕ単体、Ｃｕ−金属酸化物、Ｃｕ−Ｐｄ、Ｃｕ−Ｐｔ、Ｃｕ−Ｒｈ等）等の低抵抗材料から選ばれるものを用いることができる。「主成分」は、質量％換算で最も多く含まれる成分のことを示す。

セラミック配線基板２の製造方法について簡単に説明する。まず、セラミック誘電体層７となるべきセラミックグリーンシートを用意する。該セラミックグリーンシートは、セラミック誘電体層の原料セラミック粉末、具体的には、ホウケイ酸ガラス粉末とアルミナ等のセラミックフィラー粉末との混合粉末をアセトンなどの有機溶剤、必要に応じて結合剤、可塑剤、解膠剤、界面活性剤、湿潤剤などの添加剤を配合して混練し、周知のドクターブレード法等によりシート状に成形したものである。

上記のようにして成形したセラミックグリーンシート上に、導体層８となるべき金属粉末パターンを形成する。配線層用の金属粉末パターンは、Ｃｕを主成分とする金属粉末のペーストを用いて公知のスクリーン印刷法により形成される。金属粉末のペーストは、金属粉末に、エチルセルロース等の有機バインダと、ブチルカルビトール等の有機溶剤を適度な粘度が得られるように配合・調整したものである。なお、ビア９を形成する場合は、セラミックグリーンシートのビア形成位置にドリル等を用いて穿孔しておき、そこに金属ペーストを充填するようにする。そして、金属粉末パターンとビア９が形成された複数のセラミックグリーンシートを重ね合わせて圧着し、グリーン積層体を得る。

上記のグリーン積層体を焼成することにより、基板本体３が得られる。焼成された基板本体３に、別のグリーンシートを重ね合わせて二次焼成を行なえば、表面誘電体層１５を設けることができる。本実施形態では、セラミック誘電体が前述のガラスセラミックにて構成されており、焼成温度は、低温焼成セラミックで一般的な８００℃以上１０００℃以下（たとえば９５０℃）である。ＦＣパッド５およびＢＧＡパッド１３上にＮｉメッキ層とＡｕメッキ層をこの順番に形成する。ＦＣパッド５上にスクリーン印刷等により半田ペーストを印刷し、リフローを行なって半田バンプを形成すれば、セラミック配線基板２が得られる。半田ボール１２は、適宜搭載する。

以下、ＣＡＤ／ＣＡＭシステム１００の作動について詳細に説明する。
図２のアプリケーションプログラム６２を起動させると、モニタ１１３（図２）には、図４に示すように、作図画面４０が表示される。本実施例のアプリケーションプログラム６２は、公知のＣＡＤシステムと同様にドロー系グラフィックソフトウェアとして構築されており、作図画面４０上にて、マウス１０７の操作により、電子回路基板２の基板要素（以下、エレメントともいう）の図形を、ＣＡＤデータとして個別に入力しながら作図作業を進めるものである。本実施例では、新規図面の作図画面４０を立ち上げると、別途ＨＤＤ１１０等に記憶された表示データに基づき、該作図画面４０内には、設計・作図すべき基板の主面外形線に対応した四辺形状の基準領域５１と、デフォルトエレメント図形として、基板表面に標準的に形成される基板要素（本実施形態では、パッド５３，５５）の図形が表示されるようになっている。この場合、デフォルトエレメントデータを品番と対応付けて記憶するデフォルトエレメントデータ記憶部をたとえばＨＤＤ１０に設けておき、品番をキーボード１０６（あるいはマウス１０７による画面上のソフトボタンクリック）により入力することで、対応するデフォルトエレメントデータを読み出し、これを作図画面に表示するようにしておけば、標準的に形成される基板要素上に配線部５４等の図形を直ちに作図・入力できるので便利である。

ここで、設計の対象となる基板は、複数の導体層（金属配線層）が誘電体層を介して積層されるパッケージ基板等である。そして、誘電体層と導体層のそれぞれに対応する複数の作図レイヤが作図画面４０に対して設定される。これら作図レイヤ（以下、単にレイヤともいう）は、図４においては重なっているため視覚的には判別できない。また、各レイヤに書き込まれた図形は作図画面４０上では重ね表示されるが、特定のレイヤ上の図形のみを表示させたり、あるいは色彩、明るさ、濃淡、塗りつぶしパターンの変更等により、他のレイヤ上の図形とは表示状態を異ならせたりすることが可能である。

図１２は、作図処理の流れを示すフローチャートである。まずＳ１では、エレメントを書き込みたいレイヤを選択する。このレイヤ選択は、たとえばマウス１０７（図２）により、画面上に表示されたレイヤ選択のためのソフトボタン（図示せず）をクリックすることで行なうことができる。そして、図形として入力できるのは上記したエレメントと、異レイヤ間のエレメント同士を接続するためのビアの図形であり、Ｓ２およびＳ８では、そのどちらを選択するかがコマンド入力により決定される。このコマンド入力も、エレメント入力あるいはビア入力を選択するソフトボタン（図示せず）のマウスクリックにより行なうことができる。

エレメント入力が選択されたらＳ２からＳ３に進み、エレメント描画を行なう。エレメントの描画に際しては、公知のＣＡＤシステムソフトウェアと同様に、配線描画、パッドやランドあるいは面導体パターンの描画など、描きたいエレメントの種別毎に描画ツールが用意されている。描画ツールも、画面上にソフトボタンとして形成された描画ツール選択ボタン（図示せず）のマウスクリックにより選択できる。そして、所望の描画ツールを選択したら、図４に示すように、作図位置を示すポインタＰをマウス操作により移動させつつ、マウスクリックあるいはドラッグ（マウスボタンを押したままマウスを移動させること）等の操作を組み合せながらエレメントを描いてゆく。図４では、各パッド５３と５５とをつなぐ配線部の図形をエレメントとして描き終わった状態を示している。

図６に示すように、エレメントは１つ描き終わる毎に、その図形データであるエレメント記述データが、エレメント特定データ（たとえばエレメントコード）およびレイヤ特定データ（たとえばレイヤ番号）と対応付けた形で、図２の図面データメモリ５２ｇに記憶されてゆく。エレメント記述データは、たとえば図５に示すように、エレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14等の形状、大きさおよび描画位置を、画面４０（図４）上に設定される座標平面上で規定するためのベクトルデータ、関数式データあるいは特定の基準点の座標および半径や長さ等の寸法規定データの組として表される。たとえば、エレメントＯＢ11は、基準点Ａ11（ｘ0，ｙ0）を起点として所定の向き（たとえば右回り）に周回しながら、Ａ11（ｘ1，ｙ1）、Ａ11（ｘ2，ｙ2）、Ａ11（ｘ3，ｙ3）、Ａ11（ｘ0，ｙ0）の順でベクトルを連ねることによりエレメントの外形輪郭を描いた場合の、各ベクトルの終点位置の座標のデータ組として表わされている。エレメントＯＢ12も同じである。また、パッドやランド等を表す円形のエレメントＯＢ13は、その中心座標Ｃ13と半径ｒ13とのデータ組として表わされている。さらに、たとえば幅Ｗが一定した配線部の図形であるエレメントＯＢ14などは、その起点位置B14（X0,Y0）および終点位置B14（X1,Y1）の座標と線幅Ｗ14のデータ組として表わすことができる。なお、図５では、４つのエレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14が全て同じレイヤ（Ｍ１）に描かれている。

一方、図１２においてビア入力が選択された場合には、Ｓ９に進んでビア入力処理となる。図７に示すように、ビアＶは、異導体層同士（電源層、グランド層を含む）を接続するものであるが、本実施例ではそのビアＶの図形の入力は、ビア層単位で行なわれ、複数のビア層にまたがるビアは、複数のビアが同心状に重ねられたスタックドビアの形で入力される。従って、ビアを入力すべきビア層を指定することにより、単位となるビアを一つ入力することができる。なお、３つ以上のビア層が設けられ、３つ以上のビア層にまたがるビアを入力する場合は、ビア開始層とビア終了層とを指定することにより、中間層のビアを自動発生させるようにしてもよい。そして、このビア図形（これも基板要素の一つである）のデータは、図８に示すように、ビア位置データと、ビア層に対応したレイヤの特定情報（ビア形成レイヤＶＬＹ＃＃）と、ビア径データと、ビア深さデータとの組として、ビア特定データ（たとえばビアコード）と対応付けた形で図面データメモリ５２ｇに記憶される。

図１２に戻り、エレメントの描画を行った場合はＳ４に進み、図９に示すように、同一レイヤ内にその入力したエレメントＯＢ12に部分的に重なる（すなわち、接続されている）入力済のエレメントＯＢ11が存在するか否かを判定する。ＮｏであればさらにＳ５に進み、図１０に示すように、ビアＶＡ11を介した異レイヤ間接続により別のエレメントＯＢ31に接続していないかどうかを判定する。これもＮｏであればＳ６に進み、そのエレメントＯＢ12を配線ネット図形として、たとえばエレメント特定情報のみを、図面データメモリ５２ｇ内の配線ネットデータ登録メモリ５２ｉ（図３）に、ネット特定情報（たとえばネット番号）を付与して新ネットデータとして書き込み、これを登録する。

また、図１２のＳ４あるいはＳ５においてＹｅｓの場合はともにＳ７へ進み、そのエレメントを接続先となるエレメントが属する登録済の配線ネット図形に組み込む処理、すなわち新たに描いたエレメントのエレメント特定データを、配線ネットデータ登録メモリ５２ｉ内の対応するネットデータに付加する処理を行なう（Ｓ４→Ｓ７）。また、ビアによる接続の場合は、そのビア特定データもネット特定情報に付加する（Ｓ５→Ｓ７）。こうして、図３に示すように、配線ネットデータ登録メモリ５２ｉ内には、各ネット特定情報ｎｅｔ１，ｎｅｔ２，・・と、その配線ネットに属するエレメントの特定データＯＢ11，ＯＢ12，・・あるいはビアの特定データＶＡ11，ＶＡ12，・・とが互いに対応付けられたネットデータが記憶されてゆくこととなる。

他方、図１１に示すように、異レイヤ間で重なるエレメントが発生した場合は、それらエレメント特定データの重なり先のネットデータへの付加は行われない。しかしながら、図１２のＳ１０において、新たに入力されたビア図形により互いに接続される配線ネット図形が発生した場合はＳ１１に進み、それらの配線ネット図形のネットデータ同士を統合（マージ）して、それを１つの配線ネット図形のネットデータとして再登録する処理が行われる。この場合、ネット特定情報は、統合前の配線ネット図形の一方に対応するものを残し、他方を削除してこれを欠番として扱うようにしてもよいし、両方のネット特定情報を消して新たなネット特定情報を付与するようにしてもよい。

上記のようなエレメントやビアの入力の作図入力を繰り返した後、作図作業を終了する場合は、Ｓ１２からＳ１３へ進み、図面データメモリ５２ｇ内に蓄積されている図形のデータ、すなわち図面データを、配線ネットデータ登録メモリ５２ｉ内のネットデータとともにファイル名を付与して、ＨＤＤ１１０（図２）の図面データファイル６３に書き込み、保存する。

上記のようにして作成された、各エレメント（作図対象要素）のＣＡＤデータは、ＣＡＭデータに変換される。ＣＡＭデータは、エレメントまたは該エレメントと関連付けた形で電子回路基板２に形成される付加要素（たとえばエレメントをなす半田ランド上に形成される半田バンプ）からなる製造対象要素の、製造途上での寸法、形状および配置位置、あるいは製造対象要素を製造するための治具（たとえば、ビアパターンや配線パターンを露光するためのマスクや、半田バンプ形成に使用する半田ペースト塗布用マスクなど）の、該製造対象要素に対応した部分の寸法、形状および配置位置を特定する図形データである。

ところで、図７で説明したように、層間接続用のビアの配置は複数層にまたがって一括して定める（作図する）ことができる。具体的には、ＦＣパッド５が作図される作図レイヤから複数層またがった内層の作図レイヤまで、さらには、ＢＧＡパッド１３が作図される作図レイヤから複数層またがった内層の作図レイヤまでの一括作図を、以下に示す手順にて行なうことができる。

下記の作図処理は、図１２で説明した手順に沿って行なうことができる。まず、製造するべき電子回路基板２（図１参照）の各層に対応する作図レイヤを設定する。１つのビア層（セラミック誘電体層７）もしくは１つの導体層８に対して、作図レイヤを複数設定してもよい。次に、基板本体３のＦＣパッド５の配置を一の作図レイヤに定め、図面データベース（図面データメモリ）に登録する。次に、ＢＧＡパッド１３の配置を他の作図レイヤに定め、図面データベースに登録する。この順序は逆でもよい。ＦＣパッド５は、縦横所定の間隔で配列したパッドアレイを形成する。ＢＧＡパッド１３についても同様である。ＦＣパッド５とＢＧＡパッド１３には、ビア９を介して導通するもの同士に同一配線ネットが付与される。配線ネットデータ登録メモリ５２ｉ（図３参照）には、ＦＣパッド５を特定するエレメント特定データと、ＢＧＡパッド１３を特定するエレメント特定データが、共通の配線ネットを持つものとして登録される。

次に、オペレータによるビア作図コマンドの入力に応じて、ビア層に対応する作図レイヤにビアを配置するビア作図プログラムを起動する。以下の処理は、図１３および図１４のフローチャートを参照しながら説明する。まず、図１３のフローチャートのＳＴ１に示すように、エリアアレイパッドオンビアコマンドが入力されたか否か判定する。本実施形態においては、製造するべき電子回路基板２の上下面にそれぞれ設けられる外部接続用の端子パッド（ＦＣパッド５およびＢＧＡパッド１３）の配置を定めておき、それら端子パッド５，１３の配置を基準にしてビアの配置を定めるようにしている。この手順によれば、複数のチップを高密度で搭載するような配線基板を設計するのに好都合である。基板表面の端子パッドの配置を基準にビアの配置を定める場合、ビアの上に同心状に外部接続用の端子パッドが配置される構造、すなわちパッドオンビア構造の採用が好適である。パッドオンビア構造は、余分な配線がいらず高密度配線・高密度実装を可能にする。

図１３に戻って説明する。ＳＴ１においてエリアアレイパッドオンビアコマンドが入力されると、オペレータの指示入力に応じて、チップ搭載側からのビア一括発生処理と、ＢＧＡ側からのビア一括発生処理とが実行される（ＳＴ２〜ＳＴ５）。具体的には、図１５（ａ）の概念図に示すように、ＦＣパッド５に隣接するビア層（誘電体層）の作図レイヤもしくはそのビア層の作図レイヤから複数層またがった内層の作図レイヤに至るまで、ビアまたはビア群９０が一括発生する。ＦＣパッド５の一つ一つは、シグナル、電源またはグランドの電気的属性を持つ。電子回路基板２の導体層８は、シグナル層、電源層およびグランド層に分かれた形で設計されるので、本発明にかかるＣＡＤシステム１００では、ＦＣパッド５の電気的属性等に応じて、いずれの層までビアを一括発生させるのかを予め設定できるようにしている。

以上のようにして、予め設定された配置規則に則ってビアを作図レイヤ上に作図していき、図面データベース（図面データメモリ）に登録していく（ＣＰＵ１０３：ビア配置手段）。なお、図１５の例では、複数のビアを同心状に積層したスタックドビアを発生しているが、これに限定されるわけではなく、たとえば螺旋状にビアを一括配置するようにしてもよい。また、ビアの発生とともに導体層に対応する作図レイヤにビアパッドを発生させるとよい。

チップ搭載側の入力が終了したら、それと同様にして、図１５（ｂ）に示すごとく、ＢＧＡパッド１３に隣接するビア層（誘電体層）の作図レイヤから複数層またがった内層の作図レイヤに至るまで、ビア群９１を一括発生する。そして、図１３のフローチャートのＳＴ７において、チップ搭載側から配置が定められた第１ビア群と、ＢＧＡ側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定する処理を実行する（ＣＰＵ１０３：ビア干渉手段）。図１５（ｂ）の例では、破線で示したスタックドビアが干渉する旨の判定がなされたものを示している。

図８で説明したようにビアは中心位置、径および深さの属性を持つ。これらの属性データに拠れば、一のビアについて３次元空間での占有域を特定できる。したがって、互いに異なる配線ネットを持つビア同士の重なり（干渉）は、図面データベースに登録されたビア特定データを読み出し、３次元での重なり合いを演算することで求められる。また、スタックドビアの場合には、ビアが配置されるビアパッドの重なり合いをチェックする手順でもよい。ビアパッドは深さの属性を持たないので、単純に同一レイヤ上での重なり合いを判定するとよい。一方、上下のビアが面内でずれた位置関係のコンフォーマルビアに関していえば、異なる配線ネットを持つビアパッド同士の干渉を見るようにするとよい。ビアパッドの重なり合いのチェックは、同一配線ネットを持つビアパッド同士にも適用することとする。

図１３のフローチャートのＳＴ８において、図１５（ｂ）中に破線で示すごとく、チップ搭載側から配置したビア群９０（第１ビア群）とＢＧＡ側から配置したビア群９１（第２ビア群）とが干渉している旨の判定がなされた場合には、ＳＴ９のビア探索・移動処理に進む。干渉が生じていない場合には、ビアが問題無く配置されたこととなるので、図面データメモリの内容を図面データファイルに保存して終了する。

干渉が発生した場合のビア探索・移動処理（ＳＴ９）にかかるフローチャートを図１４に示す。干渉が発生した第１ビア群９０または第２ビア群９１の配置を、ビアがそれぞれ配置されている作図レイヤ上において、部分的に基板面内方向に移動させることにより上記干渉を回避するために、以下の手順にてビア探索・移動処理が実行される。本実施形態においては、どのような手順でビアを移動させるか、オペレータが細かく設定できるようにしている。ＣＡＤシステム１００はＳＴ１１〜ＳＴ１３において、ビア探索・移動処理に用いるパラメータ（探索パラメータ）を、予め設定された設定ファイルから読む。以下、具体的に説明する。

図１６の概念図に示すように、設定ファイル５８には、ビアの移動先を探索する処理において使用する探索パラメータが変更可能な設定データとして記述されている。このような設定ファイル５８は、アプリケーションプログラムが記述されたプログラムファイル群に含まれる形でＨＤＤ１１０に記憶されている。オペレータが設定できる探索パラメータは下記の項目を含む。
・初期移動長さ…探索開始位置を定める
・最大角度変化量…探索するべき角度範囲を定める
・最大移動長さ…探索開始位置を基準とした探索範囲を定める
・角度間隔…探索時における角度間隔の単位変化量を定める
・移動間隔…探索時における単位移動長さを定める
・探索順位…探索領域内に設定される移動候補位置の探索順位（順序）を定める
・探索層…いずれの層でビア群を分離（分割）するのかを定める

図１８に示すのは、探索層に基づくビアの分離を説明する概念図である。前述したように、設定ファイル５８に記述された探索パラメータ群は、端子パッド（ＢＧＡパッド１３）から何層目のビアを上下に分離して移動させるかを定める探索層パラメータを含む。そして、図１８に示すごとく、探索層よりも上の層のビアまたはビア群は、一括して移動されることとなる。チップ搭載側から発生した第１ビア群９０の一部を移動する場合には、探索層よりも下の層のビアまたはビア群を一括移動することとなる。

設定ファイル５８の概念図に示すように、探索層は、移動するべきビアが電源の属性を持つ場合には電源層で、グランドの属性を持つ場合にはグランド層に設定される（ＣＰＵ１０３：探索層設定手段）。移動にかかるビアがシグナルの属性を持つ（シグナルの授受にかかる）ものである場合、探索層はいずれかのシグナル層に設定することとなる。電源層やグランド層は面導体パターンとして設計される。この場合、ビア群を上下分割および面内方向に移動しても、相互に接続する配線を設ける必要性がない。なお、本実施形態では、ＢＧＡ側から配置した第２ビア群９１を移動する初期設定となっているが、チップ搭載側からの第１ビア群９０を移動することで、ビア同士の干渉を避けるようにしてもよい。

図１４のフローチャートのＳＴ１１〜ＳＴ１３で設定ファイルが読み出され、読み出された探索パラメータに基づき、ＳＴ１４において、図１７に示すごとく、ビアの移動先を探索すべき領域としての探索領域が仮想的に設定される（ＣＰＵ１０３：ビア探索領域設定手段）。そして、その探索領域内での移動候補位置ならびに探索順位が設定される（ＣＰＵ１０３：移動候補位置設定手段、探索順位設定手段）。図１７に示すように、最大角度変化量は移動前ビアの中心を原点としたときの該原点と移動後ビアの中心とを結ぶ線分が、Ｙ軸方向あるいはＸ軸方向等の基準方向からどれだけ傾いてよいかを定めている（ＣＰＵ１０３：最大角度変化量設定手段）。場合によっては、もとの位置の全周囲を探索領域に設定することも可能である。

また、設定ファイル５８（図１６参照）にも記述されているように、本実施形態においては角度優先探索と移動長さ優先探索とのいずれを行なうのか、オペレータの入力により選択設定可能となっている。角度優先探索とは、図１９の概念図に示すように、移動長さを変更せずに角度の変更のみでの探索を行ない、その結果、エラーが発生しない位置を見出せなかった場合に、設定ファイルに記述された移動長さ間隔に基づいて移動長さを変更し、続いてその移動長さを保ちながら角度を順次変更していく探索方法である。この方法を採用すると、ビアの移動量を最小限にとどめることができる。他方、移動長さ優先探索とは、図２０の概念図に示すように、角度を変更せずに移動長さ変更のみでの探索を行ない、その結果、エラーが発生しない位置を見出せなかった場合に、設定ファイルに記述された角度間隔に基づいてビアの移動方向を変更し、続いてその方向を保ちながら移動長さを順次変更していく探索方法である。この方法を採用すると、ある基準方向からの角度変化量を最小限にとどめることができる。なお、図１９および図２０の例はシグナルの授受にかかるビアを示している。

図２１（ａ）〜（ｃ）の概念図に示すように、探索領域内には、予め設定された（設定ファイルに記述された）角度間隔および移動長さ間隔に応じて、探索領域内に複数の移動候補位置が放射状に設定される。さらに、複数設定された移動候補位置の各々には、角度優先探索が設定されているか移動長さ優先探索が設定されているかに応じて、探索順位が定められる。図２１（ｂ）は角度優先探索が設定されている場合であり、図２１（ｃ）は移動長さ優先探索が設定されている場合である。図中のドットの１つ１つが移動候補位置を示しており、さらにそれらドットに付した番号にて探索順位を概念的に表している。このようにして定められた移動候補位置について、順次的に探索がなされる。なお、探索開始位置はいずれの場合も等しくなるようにしている。

設定ファイルに記述された探索パラメータに基づいて、上記したように探索領域等を定めたら、次に、図１４のフローチャートのＳＴ１５に示すように、ＢＧＡ側から発生したビアを探索層にて上下分離する形で、上の部分をまず第ｎ番目の移動候補位置に配置する。ｎは自然数（ゼロ含まず）であり、初期値は「１」にセットされる。ＳＴ１６の干渉チェックは、移動候補位置にビアを移動させた場合における別のビアまたは配線等の基板要素と干渉するか否かを判定する処理とされる。干渉チェックは、移動すべきビアが干渉する可能性のある全ての作図レイヤについて、それら作図レイヤ上に配置された配線、ビア、パッド等の基板要素を探索領域に投影することによって判定できる。ＳＴ１７において、干渉有りの判定がなされた場合には、ＳＴ１８に進み、ｎが最大値よりも小さいか否かを判定する。ｎが最大値でない場合には、ＳＴ２０でｎをインクリメントしてＳＴ１５からの処理を繰り返し実行する。ｎの最大値は、図２１に示すごとく、探索領域内に設定される移動候補位置の数に等しい。図２１（ｂ）（ｃ）の例では、ｎ＝７７が最大値である。

図１４のフローチャートのＳＴ１７において干渉が発見されなかった場合には、ビアは適正に移動されたことになるので、移動したビアにかかる図面データメモリの更新処理がＳＴ２１においてなされ、図１３に示すルーチンにリターンする。以上の結果、最終的には図１５（ｃ）に示すように、ＢＧＡ側からのビア群９１を予め設定された探索層で分割し、該探索層よりもＦＣパッド寄りの一部を面内方向に配置移動する形となる。ちなみに、最後までエラーが解消できなかった場合、すなわち全ての移動候補位置が移動不可の場合には、モニタ１１３へのエラーメッセージの表示出力とともに探索処理を終了する。この場合には、オペレータは設定ファイル５８の探索パラメータを変更して、探索範囲を変更したり、探索範囲を拡大したりすることにより、再びエラー解消を試みることができる。

電子回路基板の一例を示す断面図。 本発明の電子回路基板用ＣＡＤシステムの電気的構成を示すブロック図。 配線ネットデータ登録メモリの内容を示すマップ。 本発明の電子回路基板用ＣＡＤシステムにおける作図画面上での操作過程の説明図。 エレメントの概念図。 エレメントのＣＡＤデータの概念図。 ビアの概念図。 ビア図形のＣＡＤデータの概念図。 エレメントの重なり接続状態の第一説明図。 エレメントの重なり接続状態の第二説明図。 エレメントのビア接続状態の説明図。 作図処理の流れを示すフローチャート。 ビア作図処理を示すフローチャート。 ビア作図処理の一部を構成するビア探索・移動処理を示すフローチャート。 ビア作図処理の手順を示す概念図。 ビアの移動先を探索する処理において使用するパラメータが記述された設定ファイルの概念図。 設定される探索領域を示す概念図。 探索層に基づくビアの分離を説明する概念図。 角度優先探索を説明する図。 移動長さ優先探索を説明する図。 探索領域内に設定される移動候補位置を示す概念図。

符号の説明

２ 電子回路基板
７ 誘電体層
８ 導体層
９ ビア
１００ 電子回路基板用ＣＡＤシステム
１０２ 入出力インターフェース
１０３ ＣＰＵ（作図レイヤ設定手段、ＣＡＤデータ入力手段、ＣＡＭデータ変換手段、ビア配置手段、ビア干渉判定手段、ビア探索領域設定手段（最大移動長さ設定手段、最大角度変化量設定手段）、ビア探索手段、ビア配置移動手段、移動候補位置設定手段、探索順位設定手段およびＣＡＭデータ出力手段）
１０５ ＲＡＭ
１０６ キーボード
１０７ マウス（ＣＡＤデータ入力手段）
１０８ ＣＤ−ＲＯＭドライブ
１１０ ハードディスクドライブ（記憶手段）
１１２ コンピュータ本体
１２０ ＣＤ−ＲＯＭ

Claims (4)

1. 誘電体層と導体層とが交互に積層された構造を有する電子回路基板の設計データをＣＡＤシステム上において作成する方法であって、
   製造するべき電子回路基板の各層に対応した作図レイヤを設定する処理ステップと、
   前記電子回路基板を構成する基板要素としての層間接続用のビアを、前記電子回路基板の第１主面側と第２主面側との両側から前記作図レイヤ上に一括配置していく処理ステップと、
   前記第１主面側から配置が定められた第１ビア群と、前記第２主面側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定する処理ステップとを含み、
   前記干渉が発生した前記第１ビア群または前記第２ビア群の配置を部分的に基板面内方向に移動させることによって前記干渉を回避するために、
   前記第１ビア群または前記第２ビア群の移動先を探索すべき探索領域を定める処理ステップと、
   前記探索領域内において前記干渉を回避可能な位置を探索する処理ステップと、
   前記探索により定められた位置に前記干渉が発生した前記第１ビア群または前記第２ビア群の配置を移動する処理ステップと、
   を行なうことを特徴とする電子回路基板の設計データ作成方法。
2. 製造するべき電子回路基板の設計データを作成するための電子回路基板用ＣＡＤシステムであって、
   電子回路基板に形成すべき導体層および誘電体層に対応する複数の作図レイヤを設定する作図レイヤ設定手段と、
   前記電子回路基板を構成する基板要素としての層間接続用のビアを、前記電子回路基板の第１主面側と第２主面側との両側から前記作図レイヤ上に一括配置するビア配置手段と、
   前記第１主面側から配置が定められた第１ビア群と、前記第２主面側から配置が定められた第２ビア群とが空間的に干渉しあうか否かを判定するビア干渉判定手段と、
   前記干渉が発生した前記第１ビア群または前記第２ビア群の配置を部分的に基板面内方向に移動させることによって前記干渉を回避するために、前記第１ビア群または前記第２ビア群の移動先を探索すべき探索領域を定めるビア探索領域設定手段と、
   前記探索領域内において前記干渉を回避可能な位置を探索するビア探索手段と、
   前記ビア探索手段により定められた位置に、前記干渉が発生した前記第１ビア群または前記第２ビア群の配置を部分的に移動させるビア配置移動手段と、
   を備えることを特徴とする電子回路基板用ＣＡＤシステム。
3. コンピュータにインストールすることにより、請求項２記載の電子回路基板用ＣＡＤシステムを構成する各手段として当該コンピュータを機能させることを特徴とするコンピュータプログラム。
4. 請求項２記載の電子回路基板用ＣＡＤシステムを用い、得るべき電子回路基板に必要な作図対象要素を作図レイヤ上にＣＡＤデータとして入力することにより、前記電子回路基板の設計情報を前記ＣＡＤデータの集合として作成する電子回路基板設計工程と、
   前記ＣＡＤデータに基づいてＣＡＭデータを作成し、そのＣＡＭデータに基づいて電気回路製造用機器を制御し、前記電子回路基板を製造する電子回路基板製造工程とを含むことを特徴とする電子回路基板の製造方法。

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