CN110634824B - 芯片封装结构及其制作方法 - Google Patents

芯片封装结构及其制作方法 Download PDF

Info

Publication number
CN110634824B
CN110634824B CN201810652282.1A CN201810652282A CN110634824B CN 110634824 B CN110634824 B CN 110634824B CN 201810652282 A CN201810652282 A CN 201810652282A CN 110634824 B CN110634824 B CN 110634824B
Authority
CN
China
Prior art keywords
dielectric layer
copper
layer
patterned circuit
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810652282.1A
Other languages
English (en)
Other versions
CN110634824A (zh
Inventor
何崇文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN201810652282.1A priority Critical patent/CN110634824B/zh
Publication of CN110634824A publication Critical patent/CN110634824A/zh
Application granted granted Critical
Publication of CN110634824B publication Critical patent/CN110634824B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明提供一种芯片封装结构及其制作方法。芯片封装结构包括第一介电层、至少一芯片、第一图案化线路层、至少一第一铜柱以及多个第二铜柱。第一介电层具有彼此相对的第一表面与第二表面。芯片配置于第一介电层的第一表面上。第一图案化线路层配置于第一介电层的第二表面上。第一铜柱内埋于第一介电层中且直接接触芯片的主动表面。第二铜柱内埋于第一介电层中且电性连接芯片的多个芯片接垫与第一图案化线路层。第一铜柱的第一剖面宽度大于每一个第二铜柱的第二剖面宽度。

Description

芯片封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，且特别是有关于一种芯片封装结构及其制作方法。
背景技术
一般而言，若欲形成导通孔或导电孔，可在形成一层介电层后，经由例如是激光钻孔法来形成盲孔，以暴露出此介电层下方的线路层。然后，再借由电镀的方式在盲孔内与此介电层上电镀铜层，而形成另一线路层与导通孔。然而，进行电镀制程时，由于激光钻孔法所形成的盲孔内无介电层，需要以电镀方式填入铜材来塞孔。为了避免盲孔上方的铜面形成凹陷的质量问题，现有的制程步骤需要先进行增加镀铜厚度的步骤之后，再加上减铜厚的步骤而达到平整度规格，或者使用特殊镀铜药水来减缓镀铜速率，以增加镀铜时间，进而避免上述的凹陷的情况产生。但是上述方式所需的成本较高且制程步骤也较多。此外，由激光钻孔所形成的盲孔经由电镀填孔的方式形成导通孔的制程和结构受限于其盲孔的密度不易提高，且盲孔的形状不利于作成线状或块状的凸块，因此上述的制程不易达成高功率芯片所需的散热功能。
发明内容
本发明是针对一种芯片封装结构，具有较佳的结构强度与散热效果。
本发明还针对一种芯片封装结构的制作方法，用以制作上述的芯片封装结构。
根据本发明的实施例，芯片封装结构包括第一介电层、至少一芯片、第一图案化线路层、至少一第一铜柱、多个第二铜柱、第二介电层、第二图案化线路层以及多个第三铜柱。第一介电层具有彼此相对的第一表面与第二表面。芯片配置于第一介电层的第一表面上，且具有主动表面与位于主动表面的多个芯片接垫。第一图案化线路层配置于第一介电层的第二表面上。第一铜柱内埋于第一介电层中，且直接接触芯片的主动表面，且电性连接第一图案化线路层。第二铜柱内埋于第一介电层中，且电性连接芯片接垫与第一图案化线路层。第一铜柱的第一剖面宽度大于每一个第二铜柱的第二剖面宽度。
在根据本发明的实施例的芯片封装结构中，还包括至少一第二介电层、至少一第二图案化线路层以及多个第三铜柱。第二介电层配置于第一介电层的第二表面上，且覆盖第二表面以及第一图案化线路层。第二图案化线路层配置于第二介电层相对远离第一介电层的第三表面上。第三铜柱内埋于第二介电层，且电性连接第一图案化线路层与第二图案化线路层。
在根据本发明的实施例的芯片封装结构中，第三铜柱包括至少一第一子铜柱以及至少一第二子铜柱。第一子铜柱的第三剖面宽度大于第二子铜柱的第四剖面宽度。
在根据本发明的实施例的芯片封装结构中，还包括防焊层，配置于第二介电层的第三表面上，且覆盖第二图案化线路层。防焊层具有多个防焊开口，且防焊开口暴露出部分第二图案化线路层而定义出多个焊球接垫。
在根据本发明的实施例的芯片封装结构中，还包括多个焊球，配置于防焊层的防焊开口中，且与焊球接垫电性连接。
在根据本发明的实施例的芯片封装结构中，第一介电层为玻纤浸树脂(Prepreg,PP)或味之素构成膜(Ajinomoto Build－up Film,ABF)。
在根据本发明的实施例的芯片封装结构中，第一铜柱的第一剖面宽度的范围介于0.5毫米至25毫米之间。
在根据本发明的实施例的芯片封装结构中，第二铜柱的每一个的第二剖面宽度的范围介于20微米至500微米之间。
在根据本发明的实施例的芯片封装结构中，还包括防焊层，配置于第一介电层的第二表面上，且覆盖第一图案化线路层。防焊层具有多个防焊开口，且防焊开口暴露出部分第一图案化线路层而定义出多个焊球接垫。
在根据本发明的实施例的芯片封装结构中，还包括多个焊球，配置于防焊层的防焊开口中，且与焊球接垫电性连接。
在根据本发明的实施例的芯片封装结构中，还包括封装胶体，配置于第一介电层的第一表面上，且至少包覆芯片。
在根据本发明的实施例的芯片封装结构中，第一铜柱的数量为零。
在根据本发明的实施例的芯片封装结构中，还包括电容器，内埋于第一介电层中，其中电容器透过焊料而接触芯片的主动表面。
根据本发明的实施例，芯片封装结构的制作方法，包括以下步骤：提供不锈钢板，其中不锈钢板具有彼此相对上表面与下表面、位于上表面的至少一第一凹槽以及位于下表面的至少一第二凹槽。配置多个芯片于第一凹槽与第二凹槽内，其中芯片的每一个具有主动表面与位于主动表面的多个芯片接垫。分别在芯片的每一个的主动表面上形成至少一第一铜柱与多个第二铜柱。第一铜柱直接接触主动表面，而第二铜柱直接接触芯片接垫。第一铜柱的第一剖面宽度大于第二铜柱的每一个的第二剖面宽度。分别形成第一介电层于不锈钢板的上表面上与下表面上，以覆盖上表面与下表面以及芯片的每一个的主动表面。第一铜柱与第二铜柱内埋于第一介电层内。分别形成第一图案化线路层于第一介电层上。第一铜柱电性连接第一图案化线路层，而第二铜柱电性连接芯片接垫与第一图案化线路层。
在根据本发明的实施例的芯片封装结构的制作方法中，分别形成多个第三铜柱于第一图案化线路层上。分别形成至少一第二介电层于第一介电层上，以覆盖第一图案化线路层，而第三铜柱内埋于第二介电层内。分别形成至少一第二图案化线路层于第二介电层上，其中第三铜柱电性连接第二图案化线路层与第一图案化线路层。移除不锈钢板，以暴露出芯片的每一个相对于主动表面的背面。
在根据本发明的实施例的芯片封装结构的制作方法中，第三铜柱包括至少一第一子铜柱以及至少一第二子铜柱。第一子铜柱的第三剖面宽度大于第二子铜柱的第四剖面宽度。
在根据本发明的实施例的芯片封装结构的制作方法中，还包括在分别形成第二图案化线路层于第二介电层上之后，且在移除不锈钢板之前，分别形成防焊层于第二介电层上，以覆盖第二图案化线路层。防焊层具有多个防焊开口，防焊开口暴露出部分第二图案化线路层而定义出多个焊球接垫。
在根据本发明的实施例的芯片封装结构的制作方法中，还包括在移除不锈钢板之后，形成多个焊球于防焊层的防焊开口中，其中焊球与焊球接垫电性连接。
在根据本发明的实施例的芯片封装结构的制作方法中，第一铜柱的第一剖面宽度的范围介于0.5毫米至25毫米之间。
在根据本发明的实施例的芯片封装结构的制作方法中，第二铜柱的每一个的第二剖面宽度的范围介于20微米至500微米之间。
在根据本发明的实施例的芯片封装结构的制作方法中，第一介电层为玻纤浸树脂。分别形成第一介电层于不锈钢板的上表面上与下表面上的步骤，包括：分别提供第一介电层以及位于第一介电层上方的铜皮于不锈钢板的上表面上与下表面上。第一介电层具有对应第一铜柱的至少一开口，而铜皮具有粗糙表面，且粗糙表面面向第一介电层。分别压合第一介电层及其上的铜皮于不锈钢板的上表面上与下表面上。开口暴露出第一铜柱。进行平坦化程序，以移除铜皮与部分第一介电层，而暴露出第二铜柱。
在根据本发明的实施例的芯片封装结构的制作方法中，介电层为味之素构成膜。分别形成第一介电层于不锈钢板的上表面上与下表面上的步骤，包括：分别提供第一介电层于不锈钢板的上表面上与下表面上。第一介电层具有对应第一铜柱的至少一开口。分别压贴第一介电层于不锈钢板的上表面上与下表面上，而开口暴露出第一铜柱。进行平坦化程序，以移除部分第一介电层，而暴露出第二铜柱。
在根据本发明的实施例的芯片封装结构的制作方法中，还包括在分别形成第一图案化线路层于第一介电层上之后，且在移除不锈钢板之前，分别形成防焊层于第一介电层上，以覆盖第一图案化线路层。防焊层具有多个防焊开口，防焊开口暴露出部分第一图案化线路层而定义出多个焊球接垫。
在根据本发明的实施例的芯片封装结构的制作方法中，还包括在移除不锈钢板之后，形成多个焊球于防焊层的防焊开口中，其中焊球与焊球接垫电性连接。
在根据本发明的实施例的芯片封装结构的制作方法中，还包括于移除不锈钢板之后，形成封装胶体于第一介电层上，以至少包覆芯片的每一个。
在根据本发明的实施例的芯片封装结构的制作方法中，第一铜柱的数量为零。
在根据本发明的实施例的芯片封装结构的制作方法中，分别在每一芯片的主动表面上形成电容器；以及分别形成第一介电层于不锈钢板的上表面上与下表面上时，电容器内埋于第一介电层中，且电容器透过焊料而接触每一芯片的主动表面。
基于上述，在本发明的芯片封装结构的结构中，内埋于第一介电层内的第一铜柱与第二铜柱具有不同的剖面宽度，其中第一铜柱直接接触芯片的主动表面且电性连接至第一图案化线路层，而第二铜柱电性连接芯片接垫与第一图案化线路层，以同时提供导热与导电的功能。借此，本发明的芯片封装结构可具有较佳的散热效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1A至图1F绘示为本发明的一实施例的一种芯片封装结构的制作方法的剖面示意图；
图2A至图2B绘示为本发明的另一实施例的一种芯片封装结构的制作方法的局部步骤的剖面示意图；
图3绘示为本发明的另一实施例的一种芯片封装结构的剖面示意图；
图4绘示为本发明的又一实施例的一种芯片封装结构的剖面示意图；
图5绘示为本发明的又一实施例的一种芯片封装结构的剖面示意图；
图6绘示为本发明的又一实施例的一种芯片封装结构的剖面示意图。
附图标号说明
10：不锈钢板；
11：上表面；
12：第一凹槽；
13：下表面；
14：第二凹槽；
20：黏着层；
100a、100b、100c、100d、100e：芯片封装结构；
110：芯片；
112：主动表面；
114：芯片接垫；
116：背面；
120：第一铜柱；
130：第二铜柱；
140、140’、140a、140b：第一介电层；
141：第一表面；
142、142’：开口；
143：第二表面；
145：铜皮；
146：粗糙表面；
150：第一图案化线路层；
160、160’：第三铜柱；
162、162’：第一子铜柱；
164、164’：第二子铜柱；
170：第二介电层；
171：第三表面
180：第二图案化线路层；
190、190’：防焊层；
192、192’：防焊开口；
195：封装胶体；
197：电容器；
199：焊料；
B、B’：焊球；
P、P’：焊球接垫；
X：基线；
W1：第一剖面宽度；
W2：第二剖面宽度；
W3：第三剖面宽度；
W4：第四剖面宽度。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在图式和描述中用来表示相同或相似部分。
图1A至图1F绘示为本发明的一实施例的一种芯片封装结构的制作方法的剖面示意图。请先参考图1A，依照本实施例的芯片封装结构的制作方法，首先，提供不锈钢板10，其中不锈钢板10具有彼此相对上表面11与下表面13、位于上表面11的至少一第一凹槽12(图1A中示意地绘示二个)以及位于下表面13的至少一第二凹槽14(图1A中示意地绘示二个)。不锈钢板10的材料例如是使用SUS301、SUS 304、SUS 430或其他适合的型号，本发明并不以此为限。不锈钢板10的厚度例如是介于0.15毫米至0.5毫米之间。
接着，请再参考图1A，配置多个芯片110在第一凹槽12与第二凹槽14内，其中每一个芯片110具有主动表面112与位于主动表面112的多个芯片接垫114(图1A中示意地绘示二个)。此处，芯片110与不锈钢板10之间可设置黏着层20，而芯片110透过此黏着层20而固定于不锈钢板10的第一凹槽12与第二凹槽14内。较佳地，芯片110的主动表面112与不锈钢板10的上表面11或下表面13切齐或微凹。
接着，请参考图1B，分别在每一个芯片110的主动表面112上形成至少一第一铜柱120与多个第二铜柱130。第一铜柱120直接接触芯片110的主动表面112，而第二铜柱130直接接触芯片110的芯片接垫114。特别是，第一铜柱120的第一剖面宽度W1大于每一个第二铜柱130的第二剖面宽度W2。此处，第一铜柱120的第一剖面宽度W1的范围例如是介于0.5毫米至25毫米之间，而每一个第二铜柱130的第二剖面宽度W2的范围介于20微米至500微米之间。此处，第一铜柱120与第二铜柱130是采用溅镀法、曝光、显影、镀铜而形成，其中第一铜柱120的高度与第二铜柱130的高度相同，例如是10微米至100微米之间。
接着，请参考图1C，分别提供第一介电层140a以及位于第一介电层140a上方的铜皮145于不锈钢板10的上表面11上与下表面13上。此处，第一介电层140a具有对应第一铜柱120的至少一开口142，而铜皮145，例如是超薄铜皮，其厚度为3微米或5微米，具有粗糙表面146，且粗糙表面146面向第一介电层140a。此处，第一介电层140a例如为玻纤浸树脂，可有效地提高结构强度及其均匀性。另一方面，本实施例的铜皮145其上涂有底漆的带底漆铜皮(Primer Coated Foil,PCF)。
接着，请同时参考图1C与图1D，分别压合第一介电层140a及其上的铜皮145于不锈钢板10的上表面11上与下表面13上。此时，第一介电层140a的开口142暴露出第一铜柱120。由于铜皮145的粗糙表面146面向介电层140a，因此压合时铜皮145与介电层140a之间可具有较佳地结合力。更进一步来说，若第一介电层140a的厚度小于第一铜柱120的高度时，在压合后，第一介电层140a的开口142会暴露出第一铜柱120。若开口142的孔径小于第一铜柱120的第一剖面宽度W1，则在压合后，邻近第一铜柱120周围的第一介电层140a及其上的铜皮145会略为翘起。另一方面，若第一介电层140a的厚度小于第二铜柱130的高度时，对应第二铜柱130处的第一介电层140a及其上的铜皮145会呈现凸起状。
紧接着，请再同时参考图1C与图1D，进行平坦化程序，以移除铜皮145与部分第一介电层140a，而暴露出第二铜柱130。详细来说，平坦化程序包括研磨程序。首先，先进行研磨程序，以移除部分铜皮145(即超薄铜皮)，而暴露出第二铜柱130及部分第一介电层140a。此时，位于第一铜柱120周围的第一介电层140a会被暴露出来。从俯视观之，被暴露出的第一介电层140a呈现环状且位于铜皮145与第一铜柱120之间。若后续要制作一般的线路层，以在剩余的铜皮145(即超薄铜皮)上镀化铜和电镀铜后用蚀刻法直接制作一般线路。若后续要制作细线路，则须进行蚀刻程序来移除剩余的铜皮(PCF)145。意即，用铜皮145带到介电层上的底漆上作化铜后用半加层法做线路。换言之，蚀刻程序为选择性地步骤，根据所需的线路型态来决定是否进行。至此，已分别形成第一介电层140在不锈钢板10的上表面11与下表面13上，以覆盖上表面11与下表面13以及每一个芯片110的主动表面112，而第一铜柱120与第二铜柱130内埋于第一介电层140内。
值得一提的是，此处的第一介电层140具体化为玻纤浸树脂。然而，在其他实施例中，第一介电层140亦可以是由其他具有较佳线路密度的材料所形成。举例来说，在图1B的步骤之后，请参考图2A，分别提供第一介电层140b在不锈钢板10的上表面11与下表面13上，其中第一介电层140b具有对应第一铜柱120的至少一开口142’。此处，第一介电层140b为味之素构成膜(ABF)，可提高线路密度。接着，请同时参考图2A与图2B，分别压贴第一介电层140b在不锈钢板10的上表面11与下表面13上，而开口142’暴露出第一铜柱120。当第一介电层140b的厚度小于第一铜柱120的高度时，第一介电层140b的开口142’会暴露出第一铜柱120。再者，若开口142’的孔径小于第一铜柱120的第一剖面宽度W1，则在压合后，邻近第一铜柱120周围的第一介电层140b会略为翘起。另一方面，当第一介电层140b的厚度小于第二铜柱120的高度时，对应第二铜柱130处的第一介电层140b会呈现凸起状。当然，在其他未绘示的实施例中，第一介电层140b亦可不具有开口142’。之后，进行平坦化程序，以移除部分第一介电层140b，并暴露出第二铜柱130，而完成第一介电层140’的制作。此处，平坦化程序为研磨程序。
以下再以第一介电层140为玻纤浸树脂作为举例说明。接着，请参考图1E，分别形成第一图案化线路层150于第一介电层140上，其中第一铜柱120电性连接第一图案化线路层150，而第二铜柱130电性连接芯片110的芯片接垫114与第一图案化线路层150。紧接着，分别形成多个第三铜柱160于第一图案化线路层150上。此处，第三铜柱160包括至少一第一子铜柱162以及至少一第二子铜柱164。较佳地，第一子铜柱162与第一铜柱120排列于同一基线X上，可有效地将芯片110所产生的热传递至外界。此处，第一子铜柱162的第三剖面宽度W3大于第二子铜柱164的第四剖面宽度W4，其中第一子铜柱162的第三剖面宽度W3可与第一铜柱120的第一剖面宽度，W1相同，但并不以此为限。
接着，请再参考图1E，分别形成第二介电层170在第一介电层140上，以覆盖第一图案化线路层150，而第三铜柱160内埋于第二介电层170内。在一实施例中，第二介电层170的材质不同于第一介电层140的材质，较佳地，第一介电层140的线路密度大于第二介电层170的线路密度。在另一实施例中，第二介电层170的材质亦可与第一介电层140的材质相同，此仍属于本发明所欲保护的范围。
紧接着，请再参考图1E，分别形成第二图案化线路层180于第二介电层170上，其中第三铜柱160电性连接第二图案化线路层180与第一图案化线路层150。然后，分别形成防焊层190于第二介电层170上，以覆盖第二图案化线路层180。此处，防焊层190具有多个防焊开口192，其中防焊开口192暴露出部分第二图案化线路层180而定义出多个焊球接垫P。接着，请同时参考图1E与图1F，移除不锈钢板10，以暴露出芯片110的每一个相对于主动表面112的背面116。然后，请再参考图1F，选择性地形成多个焊球B于防焊层190的防焊开口192中，其中焊球B与焊球接垫P电性连接。至此，已完成芯片封装结构100a的制作。
图3绘示为本发明的另一实施例的一种芯片封装结构的剖面示意图。请参考图3，为了更进一步保护芯片110，亦可在移除不锈钢板10(请参考图1E)之后，选择性地形成封装胶体195于第一介电层140上，以至少包覆芯片110，而完成芯片封装结构100b的制作。
在结构上，请再参考图1F，芯片封装结构100a包括第一介电层140、至少一芯片110(图1F示意地绘示一个)、第一图案化线路层150、至少一第一铜柱120(图1F示意地绘示一个)、多个第二铜柱130(图1F示意地绘示二个)、第二介电层170、第二图案化线路层180以及多个第三铜柱160(图1F示意地绘示二个)。第一介电层140具有彼此相对的第一表面141与第二表面143。芯片110配置于第一介电层140的第一表面141上，且具有主动表面112与位于主动表面112的多个芯片接垫114(图1F示意地绘示二个)。第一图案化线路层150配置于第一介电层140的第二表面143上。第一铜柱120内埋于第一介电层140中，且直接接触芯片110的主动表面112，且电性连接第一图案化线路层150。第二铜柱130内埋于第一介电层140中，且电性连接芯片110的芯片接垫114与第一图案化线路层150。第一铜柱120的第一剖面宽度W1大于每一个第二铜柱130的第二剖面宽度W2。第二介电层170配置于第一介电层140的第二表面143上，且覆盖第二表面143以及第一图案化线路层150。第二图案化线路层180配置于第二介电层170相对远离第一介电层140的第三表面172上。第三铜柱160内埋于第二介电层170，且电性连接第一图案化线路层150与第二图案化线路层180。
更进一来说，第一介电层140具体化为玻纤浸树脂。在其他实施例中，请参考图2B，第一介电层140’亦可为味之素构成膜。第二介电层170的材质可与第一介电层140的材质相同或不同，较佳地，第一介电层140的线路密度大于第二介电层170的线路密度。第三铜柱160包括至少一第一子铜柱162(图1F示意地绘示一个)以及至少一第二子铜柱164(图1F示意地绘示一个)。第一子铜柱162与第一铜柱120排列于同一基线X上，可有效地将芯片110所产生的热传递至外界。此处，第一子铜柱162的第三剖面宽度W3大于第二子铜柱164的第四剖面宽度W4，其中第一子铜柱162的第三剖面宽度W3可与第一铜柱120的第一剖面宽度W1相同，但并不以此为限。
再者，本实施例的芯片封装结构100a还包括防焊层190，其中防焊层190配置于第二介电层170的第三表面171上，且覆盖第二图案化线路层180。防焊层190具有多个防焊开口192，其中防焊开口192暴露出部分第二图案化线路层180而定义出多个焊球接垫P。此外，芯片封装结构100a还可以更包括多个焊球B，其中焊球B配置于防焊层190的防焊开口192中，且焊球B与焊球接垫P电性连接。另外，为了更进一步保护芯片110，请参考图3，芯片封装结构100b还包括封装胶体195，其中封装胶体195配置于第一介电层140的第一表面141上，且至少包覆芯片110。
值得一提的是，在另一实施例中，请参考图4，芯片封装结构100c亦可不包括第二介电层、第二图案化线路层以及第三铜柱。详细来说，芯片封装结构100c的防焊层190’是配置于第一介电层140的第二表面143上，且覆盖第一图案化线路层150。防焊层190’具有多个防焊开口192’，且防焊开口192’暴露出部分第一图案化线路层150而定义出多个焊球接垫P’。焊球B’配置于防焊层190’的防焊开口192’中，且与焊球接垫P’电性连接。此外，在又一实施例中，请参考图5，芯片封装结构100d亦可不包括第一铜柱。也就是说，芯片封装结构100d中第一铜柱的数量为零，即没有第一铜柱。
在另一实施例中，请参考图6，芯片封装结构100e亦不包括第一铜柱，但包括电容器197。详细来说，电容器197内埋于第一介电层140中，其中电容器197透过焊料199而接触芯片110的主动表面112，可降低电感以稳定电源。在制程上，在图1B的步骤中，分别在每一芯片110的主动表面112上形成电容器197。接着，在图1C与图1D的步骤中，分别形成第一介电层140在不锈钢板10的上表面11上与下表面13上时，电容器197内埋于第一介电层140中，且电容器197透过焊料199而接触每一芯片110的主动表面112。此处，电容器197的厚度例如为80微米，而电容量100nF，其中电容器197与芯片110的主动表面112的距离例如是10微米至20微米，而可有效减少电感。此外，如图6所示，第三铜柱160’的第一子铜柱162’直接接触电容器197，而第二子铜柱164’直接接触第一图案化线路层150，可大幅提升导热效能。
综上所述，在本发明的芯片封装结构的结构中，内埋于第一介电层内的第一铜柱与第二铜柱具有不同的剖面宽度，其中第一铜柱直接接触芯片的主动表面且电性连接至第一图案化线路层，而第二铜柱电性连接芯片接垫与第一图案化线路层，以同时提供导热与导电的功能。借此，本发明的芯片封装结构可具有较佳的散热效果。此外，本发明的芯片封装结构的结构中，第一介电层的线路密度大于第二介电层的线路密度。借此，位于芯片与第二介电层之间的第一介电层可视为将芯片连接垫的主分散层，而第二介电层则用玻纤树脂，可提高整体芯片封装结构的结构强度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种芯片封装结构，其特征在于，包括：
第一介电层，具有彼此相对的第一表面与第二表面，其中所述第一介电层为玻纤浸树脂；
至少一芯片，配置于所述第一介电层的所述第一表面上，且具有主动表面与位于所述主动表面的多个芯片接垫；
第一图案化线路层，直接配置于所述第一介电层的所述第二表面上，其中所述第一图案化线路层于所述第一介电层上的正投影面积大于所述至少一芯片于所述第一介电层上的正投影面积；
至少一第一铜柱，内埋于所述第一介电层中，所述至少一第一铜柱直接接触所述至少一芯片的所述主动表面；
多个第二铜柱，内埋于所述第一介电层中，其中所述第一图案化线路层包括铜皮，且以俯视观之，所述第一介电层呈现水平环状且位于所述铜皮与所述至少一第二铜柱之间，所述多个第二铜柱电性连接所述多个芯片接垫，其中所述至少一第一铜柱的第一剖面宽度大于所述多个第二铜柱的每一个的第二剖面宽度。
2.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
至少一第二介电层，配置于所述第一介电层的所述第二表面上，且覆盖所述第二表面以及所述第一图案化线路层；
至少一第二图案化线路层，配置于所述至少一第二介电层相对远离所述第一介电层的第三表面上；以及
多个第三铜柱，内埋于所述至少一第二介电层，且电性连接所述第一图案化线路层与所述至少一第二图案化线路层。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述多个第三铜柱包括至少一第一子铜柱以及至少一第二子铜柱，所述至少一第一子铜柱的第三剖面宽度大于所述至少一第二子铜柱的第四剖面宽度。
4.根据权利要求2所述的芯片封装结构，其特征在于，还包括：
防焊层，配置于所述至少一第二介电层的所述第三表面上，且覆盖所述至少一第二图案化线路层，其中所述防焊层具有多个防焊开口，所述多个防焊开口暴露出部分所述至少一第二图案化线路层而定义出多个焊球接垫。
5.根据权利要求4所述的芯片封装结构，其特征在于，还包括：
多个焊球，配置于所述防焊层的所述多个防焊开口中，且与该些焊球接垫电性连接。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述至少一第一铜柱的所述第一剖面宽度的范围介于0.5毫米至25毫米之间。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述多个第二铜柱的每一个的所述第二剖面宽度的范围介于20微米至500微米之间。
8.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
防焊层，配置于所述第一介电层的所述第二表面上，且覆盖所述第一图案化线路层，其中所述防焊层具有多个防焊开口，所述多个防焊开口暴露出部分所述第一图案化线路层而定义出多个焊球接垫。
9.根据权利要求8所述的芯片封装结构，其特征在于，还包括：
多个焊球，配置于所述防焊层的所述多个防焊开口中，且与该些焊球接垫电性连接。
10.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
封装胶体，配置于所述第一介电层的所述第一表面上，且至少包覆所述至少一芯片。
11.根据权利要求1所述的芯片封装结构，其特征在于，所述至少一第一铜柱的数量为零。
12.根据权利要求11所述的芯片封装结构，其特征在于，还包括：
电容器，内埋于所述第一介电层中，其中所述电容器透过焊料而接触所述至少一芯片的所述主动表面。
13.一种芯片封装结构的制作方法，其特征在于，包括：
提供不锈钢板，其中所述不锈钢板具有彼此相对上表面与下表面、位于所述上表面的至少一第一凹槽以及位于所述下表面的至少一第二凹槽；
配置多个芯片在所述至少一第一凹槽与所述至少一第二凹槽内，其中所述多个芯片的每一个具有主动表面与位于所述主动表面的多个芯片接垫；
分别在所述多个芯片的每一个的所述主动表面上形成至少一第一铜柱与多个第二铜柱，所述至少一第一铜柱直接接触所述主动表面，而所述多个第二铜柱直接接触所述多个芯片接垫，其中所述至少一第一铜柱的第一剖面宽度大于所述多个第二铜柱的每一个的第二剖面宽度；
分别形成第一介电层在所述不锈钢板的所述上表面与所述下表面上，以覆盖所述上表面与所述下表面以及所述多个芯片的每一个的所述主动表面，而所述至少一第一铜柱与所述多个第二铜柱内埋于所述第一介电层内，其中所述第一介电层为玻纤浸树脂，其中分别形成所述第一介电层于所述不锈钢板的所述上表面上与所述下表面上的步骤，包括：
分别提供所述第一介电层以及位于所述第一介电层上方的铜皮于所述不锈钢板的所述上表面上与所述下表面上，其中所述第一介电层具有对应所述至少一第一铜柱的至少一开口，而所述铜皮具有粗糙表面，且所述粗糙表面面向所述第一介电层；
分别压合所述第一介电层及其上的所述铜皮于所述不锈钢板的所述上表面上与所述下表面上，而所述至少一开口暴露出所述至少一第一铜柱；以及
进行平坦化程序，以移除所述铜皮与部分所述第一介电层，而暴露出所述多个第二铜柱，且以俯视观之，所述第一介电层呈现水平环状且位于所述铜皮与所述至少一第二铜柱之间；以及
分别直接形成第一图案化线路层于所述第一介电层上，其中所述至少一第一铜柱电性连接所述第一图案化线路层，而所述多个第二铜柱电性连接所述多个芯片接垫与所述第一图案化线路层，且所述第一图案化线路层于所述第一介电层上的正投影面积大于所述至少一芯片于所述第一介电层上的正投影面积。
14.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，还包括：
分别形成多个第三铜柱于所述第一图案化线路层上；
分别形成至少一第二介电层于所述第一介电层上，以覆盖所述第一图案化线路层，而所述多个第三铜柱内埋于所述至少一第二介电层内；
分别形成至少一第二图案化线路层于所述至少一第二介电层上，其中所述第三铜柱电性连接所述至少一第二图案化线路层与所述第一图案化线路层；以及
移除所述不锈钢板，以暴露出所述多个芯片的每一个相对于所述主动表面的背面。
15.根据权利要求14所述的芯片封装结构的制作方法，其特征在于，所述多个第三铜柱包括至少一第一子铜柱以及至少一第二子铜柱，所述至少一第一子铜柱的第三剖面宽度大于所述至少一第二子铜柱的第四剖面宽度。
16.根据权利要求14所述的芯片封装结构的制作方法，其特征在于，还包括：
在分别形成所述至少一第二图案化线路层于所述至少一第二介电层上之后，且在移除所述不锈钢板之前，分别形成防焊层在所述至少一第二介电层上，以覆盖所述至少一第二图案化线路层，其中所述防焊层具有多个防焊开口，所述多个防焊开口暴露出部分所述至少一第二图案化线路层而定义出多个焊球接垫。
17.根据权利要求16所述的芯片封装结构的制作方法，其特征在于，还包括：
在移除所述不锈钢板之后，形成多个焊球于所述防焊层的所述多个防焊开口中，其中所述多个焊球与该些焊球接垫电性连接。
18.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，所述至少一第一铜柱的所述第一剖面宽度的范围介于0.5毫米至25毫米之间。
19.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，所述多个第二铜柱的每一个的所述第二剖面宽度的范围介于20微米至500微米之间。
20.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，还包括：
在分别形成所述第一图案化线路层于所述第一介电层上之后，且在移除所述不锈钢板之前，分别形成防焊层于所述第一介电层上，以覆盖所述第一图案化线路层，其中所述防焊层具有多个防焊开口，所述多个防焊开口暴露出部分所述第一图案化线路层而定义出多个焊球接垫。
21.根据权利要求20所述的芯片封装结构的制作方法，其特征在于，还包括：
在移除所述不锈钢板之后，形成多个焊球于所述防焊层的所述多个防焊开口中，其中所述多个焊球与该些焊球接垫电性连接。
22.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，还包括：
在移除所述不锈钢板之后，形成封装胶体于所述第一介电层上，以至少包覆所述多个芯片的每一个。
23.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，所述至少一第一铜柱的数量为零。
24.根据权利要求13所述的芯片封装结构的制作方法，其特征在于，还包括：
分别在所述多个芯片的每一个的所述主动表面上形成电容器；以及
分别形成所述第一介电层于所述不锈钢板的所述上表面上与所述下表面上时，所述电容器内埋于所述第一介电层中，且所述电容器透过焊料而接触所述多个芯片的每一个的所述主动表面。
CN201810652282.1A 2018-06-22 2018-06-22 芯片封装结构及其制作方法 Active CN110634824B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810652282.1A CN110634824B (zh) 2018-06-22 2018-06-22 芯片封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810652282.1A CN110634824B (zh) 2018-06-22 2018-06-22 芯片封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN110634824A CN110634824A (zh) 2019-12-31
CN110634824B true CN110634824B (zh) 2021-11-26

Family

ID=68967268

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810652282.1A Active CN110634824B (zh) 2018-06-22 2018-06-22 芯片封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN110634824B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244046B (zh) * 2020-01-20 2021-09-21 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN113811991A (zh) * 2020-03-31 2021-12-17 深圳市汇顶科技股份有限公司 芯片封装体及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817796B2 (ja) * 2005-10-18 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
CN106233459A (zh) * 2015-04-07 2016-12-14 野田士克林股份有限公司 半导体器件
CN107342264A (zh) * 2017-07-21 2017-11-10 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3451020B2 (ja) * 1998-08-24 2003-09-29 新光電気工業株式会社 半導体装置の製造方法
US8058723B2 (en) * 2008-03-19 2011-11-15 Phoenix Precision Technology Corporation Package structure in which coreless substrate has direct electrical connections to semiconductor chip and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817796B2 (ja) * 2005-10-18 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
CN106233459A (zh) * 2015-04-07 2016-12-14 野田士克林股份有限公司 半导体器件
CN107342264A (zh) * 2017-07-21 2017-11-10 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法

Also Published As

Publication number Publication date
CN110634824A (zh) 2019-12-31

Similar Documents

Publication Publication Date Title
JP4840373B2 (ja) 半導体装置およびその製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP3945483B2 (ja) 半導体装置の製造方法
US10886264B2 (en) Manufacturing method of light-emitting diode package structure
TWI437647B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之散熱增益型半導體組體
JP5120342B2 (ja) 半導体パッケージの製造方法
US7839650B2 (en) Circuit board structure having embedded capacitor and fabrication method thereof
JP4285707B2 (ja) 半導体装置
KR101009123B1 (ko) 반도체 장치의 제조방법
CN110634824B (zh) 芯片封装结构及其制作方法
JP4438389B2 (ja) 半導体装置の製造方法
US11393761B2 (en) Circuit board and its manufacturing method
JP5172590B2 (ja) 積層配線基板の樹脂封止方法及び樹脂封止装置
KR101574019B1 (ko) 인쇄회로기판의 제조 방법
JP4062305B2 (ja) 半導体装置の製造方法
JP4316623B2 (ja) 半導体装置の製造方法
JP4321758B2 (ja) 半導体装置
CN110536538B (zh) 基板结构及其制作方法
JP4596053B2 (ja) 半導体装置の製造方法および半導体構成体組立体
JP4913372B2 (ja) 半導体装置
JP4990492B2 (ja) 半導体装置
CN112151433B (zh) 基板结构、封装结构及其制作方法
JP2004221418A (ja) 半導体装置およびその製造方法
JP2008060298A (ja) 半導体構成体およびその製造方法並びに半導体装置およびその製造方法
JP4209341B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant