JP4817796B2 - 半導体装置及びその製造方法 - Google Patents
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Description
半導体装置の構成例(1)
まず、半導体装置10の構成例について、図1、図2及びを図3参照して説明する。
半導体装置10の別の構成例について、図2を参照して説明する。
上述した半導体装置10の構成例(1)及び(2)の変形例について、図3を参照して説明する。
次に、図1、図2及び図3を参照して説明したこの発明の半導体装置の製造方法について、図4を参照して説明する。ここでは、構成例(1)の製造方法につき説明する。
図5、図6及び図7を参照して、搭載基板の構成例につき説明する。
半導体装置積層構造体の構成例について、図8及び図9を参照して説明する。
10:半導体装置(半導体チップ)
12:半導体基板(半導体ウェハ)
12a:第1の面
12aa:高温領域
12b:第2の面
13:高発熱領域
16:電極パッド
18:チップ絶縁膜
20:第1絶縁膜
21:開口部
22:再配線層
24:熱伝導配線部
24a:第1領域
24b:第2領域
24c:延長接続領域
25:熱伝導導通配線部
26:配線部
28:第2絶縁膜
28a:表面
30:柱状電極
30a:頂面
32:熱伝導体
32a:露出面
34:熱伝導端子
34a:表面
36:搭載端子
50:搭載基板
50a:第1主面
50b:第2主面
52:チップ搭載領域
54:配線層
54a:上側配線層(第1配線層)
54b:第2配線層
54c:第3配線層
54d:下側配線層(第4配線層)
56:配線接続部
58:層間絶縁膜
58a:第1層間絶縁膜
58b:第2層間絶縁膜
58c:第3層間絶縁膜
60:放熱構造体
62:貫通熱伝導部
62a:第1貫通熱伝導部
62b:第2貫通熱伝導部
62c:第3貫通熱伝導部
63:ヴィアホール(スルーホール)
63a:埋込みヴィア(埋込み部)
64:配線熱伝導部
64a:第1配線熱伝導部
64b:第2配線熱伝導部
65:熱伝導ヴィアホール
65a:第1熱伝導ヴィアホール
65b:第2熱伝導ヴィアホール
65c:第2熱伝導ヴィアホール
66:搭載端子接続パッド
68:熱伝導端子接続パッド
69:放熱パッド
70:外部端子
72:放熱体
72a:熱伝導外部端子
Claims (22)
- 第1の面及び該第1の面に対向する第2の面を有しており、回路素子が作り込まれていて、かつ動作時に発熱する1箇所又は2箇所以上の高発熱領域が存在する半導体基板と、
前記半導体基板上に設けられていて、前記回路素子に接続されている複数の電極パッドを前記第1の面の端縁に沿って配列させて露出させるチップ絶縁膜と、
前記電極パッドの一部分を露出させて前記チップ絶縁膜上に設けられている第1絶縁膜と、
一端部が前記電極パッドに電気的に接続されるとともに、他端部が前記高発熱領域に相当する前記第1絶縁膜の高温領域上に存在する複数の配線部、及び前記配線部に設けられていて、前記第1絶縁膜の前記高温領域上に延在し、開放部を有する環状であり、前記他端部の周囲を囲み、前記配線部と離間する熱伝導配線部を含み、前記配線部は前記開放部を経て延在する再配線層と、
前記熱伝導配線部の一部分及び前記配線部の一部分を露出して、前記第1絶縁膜上に設けられている第2絶縁膜と、
前記第2絶縁膜から露出しており、前記熱伝導配線部に接続されている熱伝導端子と、
前記第2絶縁膜から露出しており、前記配線部の一部分に電気的に接続されている複数の搭載端子と
を具えていることを特徴とする半導体装置。 - 前記熱伝導配線部は前記高温領域の一部分を覆い、かつ該高温領域外に延在して設けられており、前記熱伝導端子は前記高温領域外に延在している前記熱伝導配線部の一部分上に設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記高温領域に対応する領域は前記電極パッド及び前記配線部のいずれか一方又は両方の全部又は一部分を含んでおり、前記熱伝導配線部は前記電極パッド、前記配線部及び前記搭載端子とは非接触とされていることを特徴とする請求項2に記載の半導体装置。
- 前記熱伝導配線部は、接地されるべき配線であって、第1端部が前記電極パッドに電気的に接続されており、第2端部には前記第2絶縁膜から露出させて、接地されるべき端子である前記熱伝導端子が接続されていることを特徴とする請求項2に記載の半導体装置。
- 前記配線部に電気的に接続して設けられている柱状電極及び前記熱伝導配線部上に接続して設けられている熱伝導体をさらに具えており、
前記搭載端子は前記柱状電極の前記頂面上に電気的に接続されており、かつ前記熱伝導端子は前記熱伝導体の一部分に接続されていることを特徴とする請求項1〜4のいずれか一項に記載の半導体装置。 - 前記配線部の一部分に電気的に接続して設けられている柱状電極及び前記熱伝導配線部に接続して設けられている熱伝導体をさらに具えており、
複数の前記搭載端子の一部は前記柱状電極の前記頂面上に電気的に接続されており、前記熱伝導端子は前記熱伝導体の一部分に接続されていることを特徴とする請求項5に記載の半導体装置。 - 前記第2絶縁膜から露出する1又は2以上の前記熱伝導配線部の一部分それぞれの面積は、前記第2絶縁膜から露出する前記配線部の面積よりも大きい面積であることを特徴とする請求項1〜6のいずれか一項に記載の半導体装置。
- 前記第2絶縁膜から露出する1個又は2個以上の前記熱伝導体それぞれの面積は、前記第2絶縁膜から露出する前記柱状電極の頂面の面積よりも大きい面積であることを特徴とする請求項5又は6に記載の半導体装置。
- 第1の面及び該第1の面に対向する第2の面を有しており、回路素子が作り込まれていて、かつ1箇所又は2箇所以上の動作時に発熱する高発熱領域を有する半導体基板、前記半導体基板上に設けられていて、前記回路素子に接続されている複数の電極パッドを前記第1の面の端縁に沿って配列させて露出させるチップ絶縁膜、前記電極パッドの一部分を露出させて前記チップ絶縁膜上に設けられている第1絶縁膜、一端部が前記電極パッドに電気的に接続されるとともに、他端部が前記高発熱領域に相当する前記第1絶縁膜の高温領域上に存在する複数の配線部、及び前記配線部に設けられていて、前記第1絶縁膜の前記高温領域上に延在し、開放部を有する環状であり、前記他端部の周囲を囲み、前記配線部と離間する熱伝導配線部を含み、前記配線部が前記開放部を経て延在する再配線層、前記熱伝導配線部の一部分及び前記配線部の一部分を露出して、前記第1絶縁膜上に設けられている第2絶縁膜、該第2絶縁膜から露出しており、前記熱伝導配線部に接続されている熱伝導端子、前記第2絶縁膜から露出しており、前記配線部の一部分に電気的に接続されている複数の搭載端子を具えている半導体装置と、
第1主面及び該第1主面と対向する第2主面を有し、前記第1主面から前記第2主面に至る1個又は2個以上の放熱構造体を含むチップ搭載領域を有する搭載基板であって、前記第1主面上に設けられていて、複数の配線部を有する上側配線層及び前記第2主面上に設けられていて、複数の配線部を有する下側配線層を含む複数の配線層、複数の前記配線層をそれぞれ互いに離間させ、かつ電気的に分離する1層又は2層以上の層間絶縁膜、前記層間絶縁膜を貫通して前記配線層同士を互いに電気的に接続する配線接続部、前記上側配線層と電気的に接続されて前記チップ搭載領域に設けられていて、前記半導体装置の前記搭載端子と接続されている搭載端子接続パッド、前記半導体装置の前記熱伝導端子と接続されている熱伝導端子接続パッドを有し、該熱伝導端子接続パッドに接続されていて1層又は2層以上の前記層間絶縁膜をそれぞれ貫通して熱伝導可能に互いに接続されている1個又は2個以上の貫通熱伝導部を有し、該貫通熱伝導部に接続されていて前記第2主面上に設けられている1個又は2個以上の放熱パッドを有している前記放熱構造体、前記下側配線層に接続されており、実装媒体に接続される外部端子を含む前記搭載基板と
を具えている半導体装置積層構造体。 - 前記熱伝導配線部は接地されるべき配線であり、前記熱伝導端子は接地されるべき端子であることを特徴とする請求項9に記載の半導体装置積層構造体。
- 前記配線部の一部分に電気的に接続して設けられている柱状電極及び前記熱伝導配線部上に接続して設けられている熱伝導体をさらに具えており、
前記搭載端子は前記柱状電極の前記頂面上に電気的に接続されており、
前記熱伝導端子は前記熱伝導体の一部分に接続されていることを特徴とする請求項9又は10に記載の半導体装置積層構造体。 - 前記放熱構造体は、前記配線層とは非接続とされていることを特徴とする請求項9〜11のいずれか一項に記載の半導体装置積層構造体。
- 前記放熱構造体は、各層間絶縁膜を貫通して設けられている複数の貫通熱伝導部を含んでいることを特徴とする請求項9〜12のいずれか一項に記載の半導体装置積層構造体。
- 前記放熱パッドに接続される放熱体をさらに含むことを特徴とする請求項9〜13のいずれか一項に記載の半導体装置積層構造体。
- 前記放熱体は、放熱シート、放熱フィンを含む外部環境に放熱できる部材であることを特徴とする請求項14に記載の半導体装置積層構造体。
- 前記放熱体は、前記放熱パッドに接続され、かつ実装媒体に熱伝導可能に接続される熱伝導外部端子であることを特徴とする請求項14に記載の半導体装置積層構造体。
- 第1の面及び該第1の面に対向する第2の面を有している半導体基板に、複数のチップ形成領域をマトリクス状に設定し、該チップ形成領域それぞれに回路素子を形成するとともに、動作時に発熱する1箇所又は2箇所以上の高発熱領域を設ける工程と、
前記回路素子を覆い該回路素子に接続される複数の電極パッドを前記チップ形成領域内で前記チップ形成領域の端縁に沿って配列して形成し、当該電極パッドを露出させるチップ絶縁膜を形成する工程と、
前記チップ絶縁膜上に、前記電極パッドの一部分を露出させる第1絶縁膜を形成する工程と、
一端部が前記電極パッドに電気的に接続されるとともに、他端部が前記高発熱領域に相当する前記第1絶縁膜の高温領域上に存在する複数の配線部、及び前記配線部に設けられていて、前記第1絶縁膜の前記高温領域上に延在し、開放部を有する環状であり、前記他端部の周囲を囲み、前記配線部と離間する熱伝導配線部を含み、前記配線部は前記開放部を経て延在する再配線層を形成する工程と、
前記熱伝導配線部の一部分及び前記配線部の一部分を露出して、前記第1絶縁膜上に設けられている第2絶縁膜を形成する工程と、
前記第2絶縁膜から露出しており前記熱伝導配線部に接続される熱伝導端子、及び前記第2絶縁膜から露出しており前記配線部の一部分に電気的に接続される搭載端子を形成する工程と、
隣接するチップ形成領域同士の間のスクライブラインを研削して個片化する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記再配線層を形成する工程は、前記熱伝導配線部を前記高温領域の一部分を覆い、かつ該高温領域外に延在する配線部として形成する工程であり、
前記熱伝導端子及び前記搭載端子を形成する工程は、前記熱伝導端子を前記高温領域外に延在している前記熱伝導配線部の一部分上に形成する工程であることを特徴とする請求項17に記載の半導体装置の製造方法。 - 前記再配線層を形成する工程は、前記高温領域に対応する領域が前記電極パッド及び前記配線部のいずれか一方又は両方の全部又は一部分を含んでおり、前記熱伝導配線部を前記電極パッド、前記配線部及び前記搭載端子とは非接触として形成する工程であることを特徴とする請求項18に記載の半導体装置の製造方法。
- 第1の面及び該第1の面に対向する第2の面を有している半導体基板に、複数のチップ形成領域をマトリクス状に設定し、該チップ形成領域それぞれに回路素子を形成するとともに、動作時に発熱する1箇所又は2箇所以上の高発熱領域を設ける工程と、
前記回路素子を覆い該回路素子に接続される複数の電極パッドを前記チップ形成領域内で前記チップ形成領域の端縁に沿って配列して形成し、当該電極パッドを露出させるチップ絶縁膜を形成する工程と、
前記チップ絶縁膜上に、前記電極パッドの一部分を露出させる第1絶縁膜を形成する工程と、
一端部が前記電極パッドに電気的に接続されるとともに、他端部が前記高温領域に延在する前記第1絶縁膜上に存在する複数の配線部、及び前記配線部に設けられていて、前記高温領域に延在する前記第1絶縁膜上に延在し、開放部を有する環状であり、前記他端部の周囲を囲み、前記配線部と離間する熱伝導配線部を含み、前記配線部は前記開放部を経て延在する再配線層を形成する工程と、
前記配線部に電気的に接続される柱状電極及び前記熱伝導配線部上に接続される熱伝導体を形成する工程と、
前記柱状電極の頂面及び前記熱伝導体の一部分を露出して、前記第1絶縁膜上に設けられている第2絶縁膜を形成する工程と、
前記第2絶縁膜から露出しており前記熱伝導配線部に接続される熱伝導端子を前記熱伝導体の一部分に接続して形成し、及び前記第2絶縁膜から露出しており前記配線部の一部分に電気的に接続される搭載端子を前記柱状電極の前記頂面上に電気的に接続して形成する工程と、
隣接するチップ形成領域同士の間のスクライブラインを研削して個片化する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記再配線層を形成する工程は、前記熱伝導配線部を前記電極パッドに電気的に接続して形成する工程であり、
前記熱伝導端子及び前記搭載端子を形成する工程は、前記熱伝導配線部に前記第2絶縁膜から露出させて前記熱伝導端子及び前記搭載端子の両方を接続して形成し、及び前記第2絶縁膜から露出しており前記配線部の一部分に電気的に接続される前記搭載端子を形成する工程であることを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記再配線層を形成する工程後であって、前記第2絶縁膜を形成する工程前に、前記配線部に電気的に接続される柱状電極及び前記熱伝導配線部上に接続される熱伝導体を形成する工程をさらに具え、
前記第2絶縁膜を形成する工程は、前記第2絶縁膜を前記柱状電極の頂面及び前記熱伝導体の一部分を露出させて形成する工程であり、
前記熱伝導端子及び前記搭載端子を形成する工程は、前記搭載端子を前記柱状電極の前記頂面上に電気的に接続し、前記熱伝導端子を前記第2絶縁膜から露出する前記熱伝導体の一部分に接続する工程であることを特徴とする請求項21に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005303149A JP4817796B2 (ja) | 2005-10-18 | 2005-10-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005303149A JP4817796B2 (ja) | 2005-10-18 | 2005-10-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007115760A JP2007115760A (ja) | 2007-05-10 |
JP4817796B2 true JP4817796B2 (ja) | 2011-11-16 |
Family
ID=38097703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005303149A Active JP4817796B2 (ja) | 2005-10-18 | 2005-10-18 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4817796B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110634824A (zh) * | 2018-06-22 | 2019-12-31 | 何崇文 | 芯片封装结构及其制作方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5123597B2 (ja) * | 2007-07-31 | 2013-01-23 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
JP4571679B2 (ja) * | 2008-01-18 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体装置 |
CN102171816B (zh) | 2008-10-03 | 2013-09-25 | 松下电器产业株式会社 | 配线板、半导体装置及其制造方法 |
US9490201B2 (en) * | 2013-03-13 | 2016-11-08 | Intel Corporation | Methods of forming under device interconnect structures |
US20200404803A1 (en) * | 2017-12-14 | 2020-12-24 | Autonetworks Technologies, Ltd. | Circuit assembly and electrical junction box |
JP7124795B2 (ja) * | 2019-06-27 | 2022-08-24 | 株式会社村田製作所 | 電子部品モジュール、電子部品ユニット、および、電子部品モジュールの製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3446826B2 (ja) * | 2000-04-06 | 2003-09-16 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP4012496B2 (ja) * | 2003-09-19 | 2007-11-21 | カシオ計算機株式会社 | 半導体装置 |
-
2005
- 2005-10-18 JP JP2005303149A patent/JP4817796B2/ja active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110634824A (zh) * | 2018-06-22 | 2019-12-31 | 何崇文 | 芯片封装结构及其制作方法 |
CN110634824B (zh) * | 2018-06-22 | 2021-11-26 | 何崇文 | 芯片封装结构及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007115760A (ja) | 2007-05-10 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080728 |
|
A711 | Notification of change in applicant |
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|
RD03 | Notification of appointment of power of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110328 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110708 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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