KR100969947B1 - 3차원 ｉｃ 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법 - Google Patents

3차원 ｉｃ 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법 Download PDF

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Abstract

본 발명에서, 우수한 정밀도의 웨이퍼 얼라인먼트를 수행할 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 개시한다. 본 발명에 따른 방법은, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 층 웨이퍼와 본딩하는 단계; j) 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계; k) 상부 층 웨이퍼를 패터닝하는 단계로 이루어진 것을 특징으로 한다.
3차원, 집적화, 트랜지스터, 웨이퍼, 본딩, 얼라인먼트

Description

3차원 ＩＣ 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법{Wafer alignment method that is independent of thickness and under-layer structure in 3-dimensional IC integration}
본 발명은 웨이퍼 얼라인먼트 방법에 관한 것으로, 더욱 상세하게는 기존에 형성된 얼라인먼트 키를 그대로 활용함으로써, 동일한 원점과 좌표를 그대로 사용하여 구현되는 최소 선폭의 정밀도 보다 높은 수준의 정밀도를 얻을 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법에 관한 것이다.
일반 IC 분야에서 웨이퍼 본딩 기술은 웨이퍼를 3차원적으로 적층하기 위한 것이 주된 목적으로서, 집적도를 증가시키거나 이종의 IC를 통합한 복합칩의 제조에 주로 사용된다. 반면에 센서/MEMS 분야에서 웨이퍼 본딩 기술은 다이어프램(diaphragm)과 같은 기계적으로 매우 취약한 구조체와 센서 등 외부 환경으로부터의 오염에 민감한 소자를 보호할 목적으로 주로 이용된다. 따라서 소자의 밀봉을 제공하는 수단이 추가적으로 요구되는 경우가 많다.
웨이퍼 본딩에 의한 패키징에 있어서, 소자를 구동하고 반응을 추출하기 위한 전극을 본딩된 웨이퍼의 본딩면으로부터 본딩 웨이퍼의 반대편으로 연결하는 수단은 일반 IC용과 센서/MEMS용에 공통적으로 요구된다. 단지 일반 IC에서는 필요한 전극의 수가 많은 반면에 센서/MEMS에서는 필요한 전극의 수가 적은 경우가 많다.
웨이퍼 본딩에 의한 패키지 웨이퍼에서 웨이퍼의 본딩면으로부터 반대편으로의 인터커넥션의 연결을 위한 방안으로, 근래 실리콘 반도체 소자의 3차원 집적회로(3-D IC)구현은 하부 층과 상부 층에 IC 회로를 각각 구현하고 두 층을 bonding 하는 multi-chip package(MCP) 형태로서 package 공정에서 상하층의 독립된 회로를 와이어 본딩(wire bonding)이나 ball bonding 하는 package 기술이 주종을 이루고 있다.
그러나, 고집적 회로일수록 본딩 와이어 수의 증가로 인하여 회로 또는 시스템 전체의 속도가 본딩 와이어 부분에서 병목을 이루는 기술적 문제점을 갖고 있다. 따라서, 서로 다른 층간의 짧은 배선길이와 배선 수의 증가를 해결하기 위하여 현재 많이 연구되는 기술은 "Through-Si-Via(TSV)"라 불리는 기술로서 2층을 수직으로 관통하여 배선의 길이를 최소화하고 있다.
그러나, 이 기술도 여전히 관통하는 배선의 직경크기에 따라 배선 수가 제한을 받는 문제점과 함께 bonding 시 정밀한 얼라인먼트를 만족시켜야 하는 문제를 가지고 있을 뿐만 아니라, bonding 물질과 방법이 구체적으로 정확히 제시되지 않거나 제시된 방법을 특정한 칩에는 적용 불가능 하거나 많은 비용을 발생시키는 점 등 추가적으로 산적한 문제가 너무나 많다. 따라서, 개발에 따르는 상당한 시간과 노력과 비용의 투입을 필요로 하고 있는 실정이다.
본 발명은 이와 같은 문제점을 해결하기 위해 창출된 것으로, 본 발명의 목적은 기존에 이미 만들어져 있는 얼라인먼트 키를 그대로 활용함으로써 동일한 원점과 좌표를 그대로 사용하여 구현되는 최소 선폭의 정밀도 보다 높은 수준의 정밀도를 얻을 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 제공함에 있다.
본 발명의 다른 목적은, 얼라인먼트의 정밀도를 높임으로써, 상하층의 IC 회로를 연결하던 와이어 bonding을 상층 IC 회로를 구현하는 금속배선공정에서 동시에 진행할 수 있는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 관점에 따른 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법은, 3차원 집적회로 집적화 시 웨이퍼 얼라인먼트 방법에 있어서, a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계; b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계; c) 상기 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계; d) 상기 하부 층 기판 전면에 산화 막을 CVD방법 으로 증착하고 CMP 방법으로 광역 평탄화하는 단계; e) 상기 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계; f) 상기 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계; g) 상기 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계; h) 상기 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계; i) 상부 층 웨이퍼와 본딩하는 단계; j) 상기 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계; k) 상기 상부 층 웨이퍼를 패터닝 하고, 상기 a) 내지 i) 단계를 반복하여 3차원 집적회로를 집적화하여 임의의 소자를 구현하는 단계로 이루어진 것을 특징으로 한다.
본 발명은, 종래 웨이퍼 얼라인먼트 장비를 사용하던 기술로 얻을 수 있는 정밀도 보다 우수한 정밀도를 얻게 되어 기술의 신뢰성이 높아짐은 물론, 종래의 멀티 칩 패키지 (MCP) 기술에서 3차원 IC를 구현할 때 상하층을 연결하던 배선인 와이어 bonding공정을 상층 IC를 구현할 때 동시에 구현할 수 있게 되어 패키지 공정에서 진행하던 와이어 bonding 공정 없이 상하층을 연결할 수 있는 효과를 갖는다. 또한, 와이어 bonding에서 갖고 있던 배선 수와 배선 길이 문제를 해결할 수 있게 되었고, TSV 기술에서 제약을 받았던 상하층 연결의 배선 수 부족문제를 해결할 수 있는 해결책을 제시함으로써 향후 3-D IC 기술이 많은 기술적인 발전을 이룰 수 있는 막대한 파급효과를 갖는다.
본 발명에서는, 공정상의 단계가 간단해 지고 전용장비 투자가 불필요해짐으로써, 직접적인 경제적 효과를 얻을 수 있을 뿐만 아니라, 기술이 제공하는 신뢰성과 파급 효과 등은 간접적인 경제적 효과를 갖는다.
이하, 본 발명의 바람직한 실시 예를 첨부된 예시도면에 의거 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 하부 층 기판에서의 트랜지스터 공정을 설명하기 위한 도면이다. 도시된 바와 같이, 먼저 하부 층 기판(11)의 소정영역에 트랜지스터(12)를 형성한다. 이러한 트랜지스터(12) 형성은 소자간 분리를 위한 STI을 형성하는 과정과, 감광막 패턴을 이용한 n형(또는 p형) 불순물 주입 과정을 거쳐, 기판(11) 전면에 산화 막을 성장시키고 게이트 폴리 실리콘 층을 증착시킨다.
그리고, 게이트 폴리 실리콘 층에 감광막 패턴을 이용한 불순물 주입, 감광막 패턴을 이용한 폴리 실리콘과 산화 막의 건식식각, 감광막 패턴을 이용한 NLDD(또는 PLDD)용 불순물 주입 과정과, 산화 막 또는 질화 막(또는 산화 막과 질화 막)의 증착 및 건식식각을 이용한 스페이서 형성 과정, 감광막 패턴을 이용한 불순물 주입에 의한 소오스/드레인 영역 형성 과정, 급속 열처리 공정을 이용한 불순물 활성화 과정을 거친다. 여기서, 스피드를 필요로 하는 소자의 경우 Salicide 공정을 거쳐 트랜지스터를 형성한다.
이와 같이 하부 기판(11) 상으로 트랜지스터가 형성되면, 도 5에 도시된 절 차와 같이, S601 단계에서 PMD(Pre Metal Dielectric) 산화 막(13)을 증착한다. 이는 PMD 산화 막 증착 공정은 CMP(chemlcal mechanical polishing) 방법에 의해 광역 평탄화하여 PMD 산화막을 형성하는 것으로, 상기 CMP 공정은 평면상을 회전 또는 편심 운동하는 연마 테이블표면에 연마 패드를 붙이고 여기에 연마제가 포함된 슬러리를 공급하면서 웨이퍼 앞면을 마찰시켜 평탄화시키는 공정이다.
그리고, S603 단계로 진입하여, 감광막 패턴과 건식 식각 공정을 이용하여 게이트 전극/소오스/드레인 영역에 금속배선이 소정부분 노출되도록 콘택홀을 형성하고, 상기 산화 막(13)과 콘택 홀에 금속 배리어 막과 금속 텅스텐을 증착한 후, 에치백(etchback)하여 콘택(14)을 형성한다. S605 단계에서, 금속 막을 기판 전면에 증착하고 감광막 패턴을 이용하여 건식 식각 공정을 통해, 금속 배선에 필요한 제 1 금속 배선(15)을 형성한다.
이후, S607 단계에서 금속 배선간 전기적 절연을 형성하기 위한 층간 절연막 즉, IMD(Inter Metal Dielectric) 층(16)을 형성한다. IMD 층 형성은 기판 전면에 산화 막을 증착하고 CMP 공정을 통해, 불필요한 박막층을 고효율적으로 연마하여 광역 평탄화함으로써, 금속 배선 간에 상호 전기적 절연을 형성하는 것이다. S609 단계로 진입하여, 감광 막 패턴과 건식 식각 법을 이용하여 제 1 금속 배선(15)의 소정 부분을 노출시키도록 상기 제1 금속 배선(15)의 상부에 관통 홀(17)을 형성한다.
S611 단계에서, 상기 관통 홀(17)의 형성 과정 이후, 관통 홀(17)에 금속 배리어 막과 금속 텅스텐을 증착하고 에치백한 후, 제 2 금속배선(18)을 형성한다. S613 단계에서 금속 배선 간 전기적 절연을 형성하는데, 이는 제 2금속배선(18)이 완료된 기판전면에 산화 막(19)을 증착하고, 0.35미크론 이하의 초미세 회로형성시 발생하는 인터커넥트를 제거하기 위한 CMP 공정을 통해 불필요한 박막층을 연마하여 광역 평탄화함으로써 금속 배선간 전기적 절연을 형성한다.
이후 S615 단계로 진입하여 기판 전면에 질화 막(또는 산화 막)을 추가 증착 하고, S617 단계와 같이 상부 층 웨이퍼와의 bonding 을 형성한다. 여기서, 웨이퍼 본딩은 본딩을 위한 금속(합금 또는 기타 박막재료:21)을 증착하고, 열 또는 압력, 또는 열과 압력을 동시에 가하여 하부 층과 상부 층 기판(22)을 본딩하는 것으로, 1~100 psi 압력과 200~500℃의 온도에서 1분 내지 100분 진행함이 바람직할 것이다. 이와 같이, 웨이퍼의 본딩이 이루어지면, S619 단계에서, 상부 층 웨이퍼를 하부 층 웨이퍼와 얼라인먼트를 형성하기 위한 준비 과정을 갖는다.
이는 도 2와 같이 포토 리쏘그래피 및 식각 공정을 통하여 하부 얼라인 먼트 키(20)가 새겨진 영역의 상부에 있는 반도체 물질 층을 제거하고, 도 3과 같이 산화물(24)을 화학기상 증착법으로 증착한 후, 도 4와 같이 CMP 공정으로 광역 평탄화함으로써, 상하 층 웨이퍼 간 얼라인먼트를 형성한다. 그리고, S621 단계로 진입하여, 도 5에 도시된 바와 같이 상부 층에 상부 층 트랜지스터를 형성하기 위하여 포토 마스크(25)를 놓고 웨이퍼 얼라인먼트를 형성한다.
웨이퍼 얼라인먼트는 포토 리쏘그래피 장비에서 빛을 노광하여 하부 층에 남아있는 얼라인먼트 키와 버어니어 정보를 읽어 들이고, 상부 층에 칩을 형성하기 위하여 포토 레지스터를 상부 층에 코팅한 후, 포토 마스크에 빛을 노광하는 과정 을 갖는다. 이후, 현상과정과, 구현된 결과를 CD SEM에서 측정하는 과정과, 측정값을 하부 층에서 이미 읽어 들인 정보와 비교하여 보정 값을 얻는 과정 및 보정 값을 적용하는 과정으로 이루어진다.
이후, S623 단계에서 상부 층 웨이퍼를 패터닝 하고, S625 단계에서 상부 층 웨이퍼에 앞서 전술한 S601 단계 내지 S615의 모든 단계를 다시 상부 층에 구현한다. 그리고, 2개 층을 관통하는 관통 via를 상부 층의 via를 형성할 때 동시에 형성함으로써 웨이퍼 얼라인먼트를 실현한다.
따라서, 본 발명은 종래에 가지고 있었던 포토 리쏘그래피 기술과 식각기술을 응용하여 간단한 추가 공정을 적용함으로써, 상부와 하부 층간의 bonding 물질, 적층 수, 적층 물질, 상부 실리콘 층의 두께 및 가공기술에 무관하게 3차원 집적회로를 장비투자 없이, 간단하게, 저비용, 최고 정밀도로 구현할 수 있을 뿐만 아니라, 층 수에 무관하게 원하는 층 수를 계속하여 쌓을 수 있으며 각 층간의 얼라인먼트를 고정밀도로 이룰 수 있어, 반도체 산업에 충분히 이바지할 것으로 판단된다.
도 1은 본 발명의 실시 예로 적용되는 트랜지스터 형성 과정을 설명하는 도면이다.
도 2는 상부 층 기판의 반도체 물질 층 제거 과정을 설명하는 도면이다.
도 3은 산화물 증착 공정을 설명하는 도면이다.
도 4는 광역 평탄화 공정을 설명하기 위한 도면이다.
도 5는 웨이퍼 얼라인먼트 형성을 설명하는 도면이다.
<주요 도면에 대한 부호의 설명>
11 : 하측 기판 12 : 트랜지스터
13 : PMD 산화막 14 : 콘택
15 : 제1 금속배선 16 : IMD
17 : 관통 비아 홀 18 : 제2 금속배선
19 : 산화막 22 : 상측 기판

Claims (6)

  1. 3차원 집적회로 집적화 시 웨이퍼 얼라인먼트 방법에 있어서,
    a) 하부 층 기판에 트랜지스터를 형성하고 PMD 산화 막을 형성하는 단계;
    b) 감광막 패턴과 건식 식각 법을 이용하여 게이트 전극/소오스/드레인 영역에 콘택 홀 형성하고 금속 배리어 막과 금속 텅스텐을 증착하고 에치백(etchback)하여 콘택을 형성하는 단계;
    c) 상기 하부 층 기판의 전면에 제 1 금속 배선을 형성하는 단계;
    d) 상기 하부 층 기판 전면에 산화 막을 CVD방법으로 증착하고 CMP 방법으로 광역 평탄화하는 단계;
    e) 상기 하부 층 기판의 전면에 관통 비아 홀을 형성하는 단계;
    f) 상기 하부 층 기판의 전면으로 상기 관통 비아 홀과 연결되는 제 2 금속 배선을 형성하는 단계;
    g) 상기 하부 층 기판의 전면에 산화 막을 형성하고 CMP 방법으로 광역 평탄화하는 단계;
    h) 상기 하부 층 기판의 전면에 질화 막 또는 산화 막을 추가 증착하는 단계;
    i) 상부 층 웨이퍼와 본딩하는 단계;
    j) 상기 상부 층 웨이퍼 상으로 상부 층 트랜지스터를 형성하기 위하여 포토 마스크를 놓고 웨이퍼 얼라인먼트를 형성하는 단계;
    k) 상기 상부 층 웨이퍼를 패터닝 하고, 상기 a) 내지 i) 단계를 반복하여 3차원 집적회로를 집적화하여 임의의 소자를 구현하는 단계로 이루어진 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
  2. 제 1 항에 있어서,
    상기 i) 단계는 i-1) bonding을 위한 금속, 합금, 박막재료 중 어느 하나를 증착 하는 단계; 및
    i-2) 열 또는 압력, 또는 열과 압력을 동시에 가하여 하부 층과 상부 층 기판을 bonding 하는 단계로 이루어진 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
  3. 제 1 항에 있어서,
    상기 j) 단계는 j-1) 포토 리쏘그래피 및 식각 공정을 통하여 하부 얼라인 먼트 키가 새겨진 영역의 상부에 있는 반도체 물질 층을 제거하는 단계;
    j-2) 산화물을 화학기상 증착 법으로 증착하는 단계; 및
    j-3) CMP 공정으로 광역 평탄화하는 단계를 포함하는 웨이퍼 얼라인먼트 준비 과정이 더 포함되는 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
  4. 제 3 항에 있어서,
    상기 j-3) 단계 이후에,
    j-4) 포토 리쏘그래피 장비에서 빛을 노광하여 하부 층에 남아있는 얼라인먼트 키와 버어니어 정보를 읽어 들이는 단계;
    j-5) 상부 층에 칩을 형성하기 위하여 포토 레지스터를 상부 층에 코팅하는 단계;
    j-6) 포토 마스크에 빛을 노광하는 단계;
    j-7) 현상하는 단계;
    j-8) 구현된 결과를 CD SEM에서 측정하는 단계;
    j-9) 측정값을 이미 하부 층에서 읽어 들인 정보와 비교하여 보정 값을 얻는 단계; 및
    j-10) 보정 값을 적용하여 웨이퍼 얼라인먼트를 실현하는 단계로 이루어진 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
  5. 제 1 항에 있어서,
    상기 관통 비아 홀은 하부 측 via를 형성할 때, 동시에 이루어지는 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
  6. 제 5 항에 있어서,
    상기 관통 비아의 크기는 상하층 각각에서 금속배선에 적용된 배선기술과 deep submicron 디자인 룰을 적용하는 것을 특징으로 하는 3차원 IC 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법.
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