KR20090128376A - 적층형 패키지 - Google Patents

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KR20090128376A
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테세라, 인코포레이티드
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Abstract

마이크로전자 어셈블리(34)는 제1 배면(16)을 가지는 제1 마이크로전자 소자(12)를 포함한다. 마이크로전자 어셈블리는 제2 배면(16a)을 가지는 제2 마이크로전자 소자(12a)를 더 포함한다. 제2 마이크로전자 소자(12a)는 제1 마이크로전자 소자(12)에 부착되어 적층형 패키지(34)를 형성한다. 제1 마이크로전자 소자(12)의 제1 배면(16)은 제2 마이크로전자 소자(12a)의 제2 배면(16a)에 대향한다.

Description

적층형 패키지{STACKED PACKAGES}
본 출원은 2006년 12월 28일에 출원된 미국특허출원 No. 11/648,172의 우선권을 주장하는 바이다.
본 발명은 일반적으로 적층형 마이크로전자 패키지에 관한 것이며, 특히 웨이퍼 레벨에서 제조된 적층형 마이크로전자 패키지 및 이러한 패키지의 제조 방법에 관한 것이다.
반도체 칩은, 칩 자체의 내부 전기 회로에 접촉부가 접속되어 있는 전면에 배치된 평평한 본체이다. 반도체 칩은 칩 접촉부에 전기적으로 접속되는 단말기를 가지는 마이크로전자 패키지를 형성하기 위해 통상적으로 기판과 함께 패키지화된다. 그런 다음 이 패키지는 그 패키지화된 디바이스가 원하는 성능 표준을 충족하는 지를 결정하기 위해 테스트 설비에 연결된다. 테스트 후, 패키지는 더욱 큰 회로에 접속될 수 있는데, 예를 들어 컴퓨터 또는 셀 폰과 같은 전자 제품 내의 회로에 접속될 수 있다.
반도체 칩을 패키지화하는데 사용되는 기판 재료는 패키지를 형성하는데 사용되는 프로세스와의 그 호환성을 위해 선택된다. 예를 들어, 납땜 동작 또는 그외 접합 동작 동안, 기판에 강한 열이 인가될 수 있다. 따라서, 금속 리드 프레임 이 기판으로서 사용되어 왔다. 적층 기판도 마이크로전자 디바이스를 패키지화하는데 사용되어 왔다. 이러한 기판은 유리섬유 및 에폭시로 이루어지는 2 내지 4 교대층을 포함하며, 연속의 유리섬유 층은 교차하여, 예를 들어, 수직의 방향으로 놓일 수 있다. 선택적으로, 비스말레이미드 트리아진(bismaleimide triazine; BT)와 같은 내열성 화합물이 이러한 적층 기판에 부가될 수 있다.
더 얇은 마이크로전자 패키지를 제공하기 위해 테이프가 기판으로서 사용되어 왔다. 이러한 테이프는 통상적으로 시트(sheets) 또는 시트의 롤(rolls of sheets) 형태로 제공된다. 예를 들어, 단면 시트 또는 양면 시트의 구리-온-폴리이미드(copper-on-polyimide)가 흔히 사용된다. 폴리이미드 기반의 막은 우수한 열적 화학적 안정성 및 낮은 유전 상수를 제공하는 반면, 높은 신장력(tensile strength), 연성(ductility), 굴곡성(flexure)을 가진 구리는 플렉시블 회로 및 칩 스케일 패키징 응용 모두에 이롭게 사용되어 왔다. 그렇지만, 이러한 테이프는 특히 리드 프레임 및 적층 기판에 비해 상대적으로 고가이다.
마이크로전자 패키지는 또한 웨이퍼 레벨 패키지를 포함하며, 이것은 다이가 여전히 웨이퍼 형태로 있는 동안에 제조되는 반도체 구성요소에 패키지를 제공한다. 웨이퍼는 패키지 구조를 형성하기 위해 일련의 부가적인 프로세스 단계들을 거쳐야 하고, 그런 다음 부가적인 제조 단계가 필요함이 없이, 웨이퍼는 자유롭게 개별적인 다이로 다이싱된다. 웨이퍼 레벨 프로세스는 패키징 프로세스의 비용이 웨이퍼 상의 다양한 다이 중에 분할되고, 결과적으로 다이와 구성요소 사이의 가격 차가 매우 낮아 지게 되는 이점을 제공한다. 또한, 패키지 풋프린트(package footprint)는 실질적으로 다이 크기와 유사하며, 그 결과 다이가 결국 부착될 인쇄회로기판(PCB) 상의 영역을 매우 효과적으로 활용하게 된다. 이러한 특징의 결과로, 이러한 방식으로 패키지화된 다이를 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package; WLCSP)라고 한다.
공간을 줄이기 위해, 특정한 종래의 설계에서는 복수의 마이크로전자 칩이 패키지 내에 적층되어 있다. 이에 의해, 이 적층에서 칩의 전체 표면 영역보다 작은 기판 상의 표면 영역을 패키지가 차지하게 된다.
위와 같은 이점에도 불구하고, 웨이퍼-스케일 패키지 및 특히 적층형 웨이퍼-스케일 패키지를 신뢰성 있고 제조 비용이 경제적으로 향상시킬 필요가 있다.
본 발명은 제1 배면을 가진 제1 마이크로전자 어셈블리를 포함하는 마이크로전자 어셈블리에 관한 것이다. 마이크로전자 어셈블리는 제2 배면을 가지는 제2 마이크로전자 소자를 더 포함한다. 제2 마이크로전자 소자는 상기 제1 마이크로전자 소자에 부착되어 적층 패키지를 형성한다. 상기 제1 마이크로전자 소자의 제1 배면은 상기 제2 마이크로전자 소자의 제2 배면에 대향한다.
또한, 마이크로전자 어셈블리는 적어도 하나의 브릿징 소자를 포함한다. 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자 각각은 전면 및 상기 전면에서 노출된 복수의 접촉부를 가진다. 상기 적어도 하나의 브릿징 소자는 상기 제1 마이크로전자 소자의 상기 복수의 접촉부와 상기 제2 마이크로전자 소자의 상기 복수의 접촉부 사이를 연장하여 상기 제1 마이크로전자 소자와 상기 제2 마이크로전자 소자를 전기적으로 접속한다.
하나의 관점에서, 상기 제1 마이크로전자 소자는 상기 제1 마이크로전자 소자의 상기 전면으로부터 상기 배면으로 연장하는 제1 에지 및 제2 에지를 포함한다. 상기 적어도 하나의 브릿징 소자는 상기 제1 에지 및 상기 제2 에지를 벗어나서 배치된다. 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자의 각각의 전면 상에 노출된 복수의 트레이스도 마찬가지로 포함된다. 상기 복수의 트레이스 중 적어도 일부는 상기 제1 마이크로전자 소자 상의 상기 복수의 접촉부의 적어도 일부로부터 상기 적어도 하나의 브릿징 소자로 연장하며, 상기 복수의 트레이스 중 적어도 일부는 상기 제2 마이크로전자 소자 상의 상기 복수의 접촉부의 적어도 일부로부터 상기 적어도 하나의 브릿징 소자로 연장한다.
소정의 실시예에서의 마이크로전자 어셈블리는, 상기 제1 마이크로전자 소자를 상기 제2 마이크로전자 소자에 부착하는 접착제를 포함한다. 다른 관점에서, 상기 제1 마이크로전자 어셈블리는 제1 에지 미 제2 에지를 포함한다. 상기 적어도 하나의 브릿징 소자는 상기 제1 에지와 상기 제2 에지 사이에 위치한다. 또한, 상기 제2 마이크로전자 소자는 제1 에지 및 제2 에지를 가지고 있어서, 상기 적어도 하나의 브릿징 소자는 상기 제2 마이크로전자 소자의 상기 제1 에지와 상기 제2 에지 사이에 위치한다.
다른 관점에서, 상기 제1 마이크로전자 어셈블리는 상기 전면으로부터 상기 배면으로 연장하는 복수의 비아를 포함하며, 상기 적어도 하나의 브릿징 소자는 상기 복수의 비아 중 적어도 하나 내에 위치한다.
마이크로전자 어셈블리는 전면 및 배면을 가지는 제3 마이크로전자 소자 및 배면을 가지는 제4 마이크로전자 소자를 더 포함한다. 상기 제3 마이크로전자 소자 및 상기 제4 마이크로전자 소자는, 상기 제3 마이크로전자 소자의 배면이 상기 제4 마이크로전자 소자의 배면에 대향하도록 부착된다. 상기 제3 마이크로전자 소자는 또한 상기 제3 마이크로전자 소자의 전면이 상기 제2 마이크로전자 소자의 전면에 대향하도록 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자에 부착된다.
본 발명은 또한 적층형 마이크로전자 어셈블리를 조립하는 조립 방법에 관한 것이며, 상기 방법은, 복수의 마이크로전자 소자를 포함하는 제1 서브어셈블리를 복수의 마이크로전자 소자를 포함하는 제2 서브어셈블리 위에 적층함으로써 마이크로전자 어셈블리를 형성하는 단계를 포함한다. 상기 제1 서브어셈블리의 배면과 상기 제2 서브어셈브리의 배면이 서로 대향한다. 다음, 상기 제1 서브어셈블리의 전면에 노출된 복수의 접촉부와 상기 제2 서브어셈블리의 전면에 노출된 복수의 접촉부를 전기적으로 접속한다.
상기 제1 서브어셈블리 및 상기 제2 서브어셈블리 각각은 상기 마이크로전자 어셈블리를 형성하는 단계 동안 정렬되는 톱니 레인(saw lanes)을 포함한다.
또한, 상기 방법은 개별의 적층 유닛을 형성하기 위해 상기 제1 서브어셈블리 및 상기 제2 서브어셈블리의 톱니 레인을 통해 다이싱하는 단계를 더 포함한다. 상기 제1 서브어셈블리와 상기 제2 서브어셈블리의 복수의 마이크로전자 소자 중 적어도 일부는 각각의 접촉부로부터 제1 서브어셈블리 및 제2 서브어셈블리 각각의 톱니 레인으로 연장하는 트레이스들을 가지되, 상기 다이싱 단계 후 상기 트레이스들은 노출된다.
도 1a는 본 발명의 일실시예에 따른 서브어셈블리의 평면도이다.
도 1b는 도 1a의 서브어셈블리의 단면도이다.
도 2는 적층 어셈블리를 서로 형성하도록 부착된 복수의 서브어셈블리의 단면도이다.
도 3은 적층 어셈블리가 개별의 유닛으로 다이싱된 도 2의 서브어셈블리의 단면도이다.
도 4는 서로의 위에 적층된 도 3의 개별 유닛들의 단면도이다.
도 5a는 본 발명의 일실시예에 따른 서브어셈블리의 평면도이다.
도 5b는 도 5a의 서브어셈블리의 단면도이다.
도 6은 나중의 스테이지의 어셈블리에서 도 5b의 서브어셈블리의 단면도이다.
도 7은 적층 어셈블리를 형성하도록 부착된 도 6의 복수의 서브어셈블리의 단면도이다.
도 8은 적층 어셈블리가 개별의 유닛으로 다이싱된 도 7의 적층 어셈블리의 단면도이다.
도 9는 서로 적층된 도 8의 개별 유닛들의 단면도이다.
도 1a 및 도 1b를 참조하면, 웨이퍼 또는 제1 서브어셈블리(10)의 평면도 및 단면도를 각각 도시한다. 도시된 바와 같이, 제1 웨이퍼 또는 서브어셈블리(10)의 일부는 복수의 마이크로전자 소자(12)를 포함하며, 각각의 마이크로전자 소자는 나란히 서로 인접하여 위치한다. 제1 서브어셈블리는 바람직하게 많은 행렬로 X-축 및 Y-축을 따라 정렬된 많은 행의 마이크로전자 소자(12)를 포함한다. 마이크로전자 소자(12)는 종래의 반도체 프로세스 기술을 이용하여 서로 일체로 형성된다. 본 발명은 또한 재구성된 웨이퍼에도 적용 가능하다.
각각의 마이크로전자 소자(12)는 전면(14) 및 이에 대향하는 배면(16)을 포함한다. 마이크로전자 소자(12)는 또한 제1 에지(18), 제2 에지(20), 제3 에지(19), 제4 에지(21)를 포함하며, 각각의 에지는 마이크로전자 소자(12)의 전면(14)으로부터 배면(16)으로 연장한다. 도 1a 및 도 1b에 도시된 바와 같이, 하나의 마이크로전자 소자(12)의 제1 에지(18)는 인접하는 제2 마이크로전자 소자(12)의 제2 에지(20)에 부착되어 있다. 그러므로 제1 서브어셈블리(10)의 중간 안에 위치하는 마이크로전자 소자(12)는 도 1a에 도시된 바와 같이 모든 네 개의 에지에서 마이크로전자 소자(12)에 의해 경계를 이룬다. 웨이퍼의 제1 단부(11), 제2 단부(13), 제3 단부(15) 또는 제4 단부(17)에 위치한 마이크로전자 소자(12)는 부가적인 마이크로전자 소자에 의해 방해되지 않는 적어도 하나의 에지를 가진다.
도면에서는 설명의 간략화를 위해 에지가 도시되어 있지만, 실제로 에지는 볼 수 없다. 오히려, 이 스테이지에서, 인접하는 마이크로전자 소자(12)가 서로 접촉하고 있는 에지 또는 스트립(strip)은, 개별의 마이크로전자 소자에 손상을 입 히지 않고 웨이퍼가 컷팅될 수 있는 톱니 레인(saw lane) 또는 스트립이다. 예를 들어, 도 1b에 도시된 바와 같이, 마이크로전자 소자(12')의 제2 에지(20')는 마이크로전자 소자(12")의 제1 에지(18")와 접경하고 톱니 레인(23)을 형성한다. 마찬가지로, 웨이퍼(10')를 통하여, 마이크로전자 소자(12)들이 서로 접경하는 위치에 톱니 레인(23)이 위치한다. 제1 웨이퍼/서브어셈블리(10)는 하나 또는 원하는 만큼을 포함하는 임의 개수의 마이크로전자 소자를 포함할 수 있다.
서브어셈블리(10) 내의 마이크로전자 소자(12) 각각은 또한 자신들 각각의 전면(16)에 노출된 복수의 접촉부(22)를 포함한다. 또한, 접촉부(22)는 접촉부(22)로부터 마이크로전자 소자의 에지로 연장하는 트레이스(24)에 부착되어 있다. 예를 들어, 마이크로전자 소자(12')는 접촉부(22') 및 트레이스(24')를 포함하되, 트레이스(24')는 접촉부(22')로부터 마이크로전자 소자(12')의 제1 에지(18')로 연장한다. 마찬가지로, 마이크로전자 소자(12")는 접촉부(22') 및 트레이스(24")를 포함하되, 트레이스(24")는 접촉부(22")로부터 마이크로전자 소자(12")의 제2 에지(20")로 연장한다. 일실시예에서, 트레이스(24' 및 24")는 실제로 인접하는 마이크로전자 소자(12', 12")의 접촉부(22', 22") 사이에 연장하는 단일의 구조체이다. 그러므로 트레이스(24' 및 24")는 마이크로전자 소자(12' 및 12")의 부착 포인트에서 또는 톱니 레인(23')에서 만난다. 그렇지만, 트레이스들이 실제로 서로 접촉하기는 하지만 이 트레이스들(24)이 단순히 마이크로전자 소자(12)의 각각의 단부 쪽으로 그리고 톱니 레인의 폭으로 연장할 필요는 없다.
도 2에 도시된 바와 같이, 적층 어셈블리(3)를 생성하기 위해, 제1 어셈블리 가 제2 웨이퍼/서브어셈블리(10a) 아래에 위치한다. 제2 서브어셈블리(10a)도 제1 서브어셈블리(10)와 유사하게 구성되며, 그러므로 다르게 특정되지 않는 한 동일한 도면부호는 동일한 소자를 나타낸다.
도 2에 도시된 바와 같이, 제2 어셈블리(10a)는, 마이크로전자 소자(12a)의 전면(14a)에 노출된 접촉부(22a)가 서브어셈블리(10)의 접촉부(22)와 대향하는 반대의 방향으로 마주하도록 반전되어 있다. 그러므로 도 2에 도시된 바와 같이, 서브어셈블리(10a)의 배면(16a)은 서브어셈블리(10)의 배면(16)과 대향한다. 각각의 서브어셈블리(10, 10a)가 위치할 때, 마이크로전자 소자(12)는 마이크로전자 소자(12a)와 정렬된다. 각각의 마이크로전자 소자(12, 12a)의 각각의 제1 에지, 제2 에지, 제3 에지, 제4 에지는 각각의 세로축을 따라 정렬된다. 각각의 서브어셈블리(10, 10a)의 각각의 톱니 레인(23, 23a)도 정렬된다. 적층 어셈블리(30)는 많은 행렬로 배향되고 정렬된 복수의 마이크로전자 소자(12, 12a)로 이루어진다.
두 개의 서브어셈블리(10, 10a)를 부착하기 위해, 배면(16, 16a) 사이에 접착층(32)이 위치하여 이들 사이에 부착된다. 접착층(32)은 바람직하게 접착제, 에폭시 등으로 이루어지며, 일단 경화되면, 두 개의 서브어셈블리(10, 10a) 사이의 연결성을 유지하여 이 서브어셈블리들은 서로 부착되어 적층 어셈블리(30)를 형성한다. 두 개의 서브어셈블리(10, 10a)는, 제2 서브어셈블리(10a)의 배면(16a)에 서브어셈블리(10)의 배면(16)을 직접 부착시키는 것과 같이 접착제를 사용하지 않는 다른 방법을 이용하여 부착될 수도 있다. 예를 들어, 납땜 결합, 공융 결합(eutectic bonding), 확산 결합 또는 그외의 공지된 결합 과정이 사용될 수 있 다.
다음, 적층 어셈블리(30)는 도면에 도시되지 않은 기계적 컷팅 도구를 사용하여 개별의 적층 유닛(34)을 형성하도록 다이싱된다. 이러한 기계적 컷팅 도구의 예가 미국특허 No. 6,646,289 및 No. 6,972,480에 개시되어 있으며, 이 문헌들의 내용은 본 명세서에 원용된다. 적층 어셈블리(30)는 개별의 서브어셈블리(10, 10a)가 톱니 레인(23, 23a) 및 마이크로전자 소자(12, 12a)의 다양한 에지에 대응하는 위치에서 다이싱된다. 접촉부(22, 22a)로부터 떨어져 있는 트레이스(24, 24a)의 단부들이 톱니 레인(23, 23a) 내에 위치하고 있기 때문에, 적층 어셈블리(30)의 다이싱으로 인해 이러한 단부들이 노출된다.
각각의 개별 적층 유닛(34)은, 마이크로전자 소자(12) 위에서 노출되고 접착층(32)에 의해 부착되는 마이크로전자 소자(12a)를 포함한다. 마이크로전자 소자(12, 12a)의 각각의 전면(14, 14a)은 각각의 마이크로전자 소자의 접촉부(22, 22a)에서와 같이 대향하는 방향으로 마주한다. 또한, 개별의 적층 유닛(34)은 마이크로전자 소자(12 및 12a)의 전면(14, 14a) 사이에서 연장하는 제1 측벽(36) 및 제2 측벽(38)을 포함한다. 양 측벽(36, 38)에는 다이싱 프로세스 후에 노출되는 트레이스(24, 24a)의 단부들이 인접한다.
그런 다음 트레이스 브릿지(40)와 같은 브릿징 소자가 측벽(36, 38) 상에 형성된다. 트레이스 브릿지(40)는 트레이스(40)로부터 측벽(36) 또는 측벽(38)을 가로질러 트레이스(24a)로 연장하고, 이에 의해 개별의 적층 유닛(34)의 대향하는 면 상에 배치된 두 개의 트레이스를 전기적으로 상호접속한다. 트레이스 브릿지는 마 이크로전자 소자의 에지뿐만 아니라, 다이싱 프로세스의 결과로 노출되는 접착층(32)의 에지와 관련해서도 연장한다. 트레이스 브릿지(40)의 결과로서, 접촉부(22)는 접촉부(22a)와 전기적 접속 상태에 있다. 원한다면 마이크로전자 소자의 본체와 트레이스 브릿지를 분리하기 위해, 트레이스 브릿지(40)가 형성되기 전에, 마이크로전자 소자 및 접착층의 노출된 에지 상에 유전체 층(41)이 배치될 수 있다.
도 3을 계속 참조하면, 개별의 적층 유닛(34)이 회로 패널 등과 같은 기판에 전기적으로 접속될 수 있도록 하기 위해 대량의 도전성 재료(42)가 접촉부(22)에 배치될 수 있다. 이 대량의 도전성 재료(42)는 솔더 볼 또는 이와 유사한 재료일 수 있다.
본 발명의 한 관점에 따르면, 개별의 적층 유닛(34 및 34')은 서로의 위에 적층되어, 도 4에 도시된 바와 같이, 개별의 적층 유닛(34)의 접촉부가 개별의 적층 유닛(34')의 접촉부에 전기적으로 접속될 수 있다. 예를 들어, 개별의 적층 유닛(34, 34')을 전기적으로 접속하기 위해, 적층 유닛(34)의 하부 표면에 노출된 접촉부(50)는 적층 유닛(34')의 상부 표면(54')에 노출된 접촉부(50')에 정렬된다. 그런 다음 접촉부(50 및 50')는 납땜과 같은 대량의 도전성 재료(56)를 사용하여 전기적으로 접속되거나 당업자에게 공지된 그외 방법들을 이용하여 서로 부착될 수 있다.
본 발명의 한 관점에서, 복수의 마이크로전자 소자(112)를 포함하는 서브어셈블리(110)는 도 5a 및 도 5b에 도시된 바와 같이 제공될 수 있다. 서브어셈블 리(110)도 서브어셈블리(10)와 유사하게 구성되며 많은 동일한 특징부를 포함한다. 이러한 이유로, 다르게 특정되지 않는 한 동일한 도면부호는 동일한 소자를 나타낸다. 서브어셈블리(110)의 마이크로전자 소자(112)는 전면 및 이와 대향하는 배면(116)을 포함한다.
또한, 각각의 마이크로전자 소자(112)는 전면(114) 및 배면(116) 사이에 연장하는 제1 에지(118), 제2 에지(120), 제3 에지(119), 제4 에지(121)를 포함한다. 제1 마이크로전자 소자의 하나의 에지가 제2 마이크로전자 소자의 에지와 접경하는 위치들은 톱니 레인(123)을 형성한다. 서브어셈블리(10)와 관련해서 설명한 바와 같이, 톱니 레인은 서브어셈블리(110)의 개별의 마이크로전자 소자(112)에 손상을 입히지 않으면서 컷팅될 수 있다. 설명의 간략화를 위해 도 5a 및 도 5b에 경계 설정이 도시되어 있지만, 실제로는 인접하는 마이크로전자 소자(112) 사이의 명확한 분리를 인식되지 않는다. 각각의 마이크로전자 소자(112)는 또한 자신들의 각각의 전면(114)에서 노출된 복수의 접촉부(122)를 포함한다. 서브어셈블리(110)가 네 개의 행 및 세 개의 열의 마이크로전자 소자를 갖는 것으로 도시되어 있지만, 마이크로전자 소자의 수는 하나일 수도 있고 원하는 만큼 많을 수도 있다.
다음, 도 6을 참조하면, 서브어셈블리(110)에 대해 기계적 컷팅 프로세스가 수행되어, 각각의 마이크로전자 소자(112)를 통해 비아(130)가 뚫리게 된다. 비아는 각각의 마이크로전자 소자의 배면(116)으로부터 전면(114)으로 연장한다. 각각의 비아(130)는 바람직하게 각각의 마이크로전자 소자(112)의 전면(114) 위에 노출된 접촉부(122)와 정렬되는데, 이 접촉부(122)가 전면(114)에서 노출될 뿐만 아니 라 배면(116)에서도 노출되도록 정렬된다.
비아(130)가 형성된 후, 비아는 금속과 같은 도전성 재료(131)로 채워진다. 도전성 재료(131)는 예를 들어 구리 또는 구리/금 합금으로 형성될 수 있다.
도 7에 도시된 바와 같이, 적층 어셈블리(132)는 제1 서브어셈블리(110)를 제2 서브어셈블리(110')에 부착함으로써 조립될 수 있다. 제2 서브어셈블리(110')도 마찬가지로 서브어셈블리(10)와 같이 구성되며 다르게 특정되지 않는 한 동일한 소자에 대해 동일한 도면부호를 사용하여 나타낸다. 적층 어셈블리(132)를 형성하기 위해, 제2 서브어셈블리(110')의 마이크로전자 소자(112')의 배면(116')이 마이크로전자 소자(112)의 배면(116)과 대향하도록 제2 서브어셈블리(110')가 반전된다. 두 개의 서브어셈블리를 정렬할 때, 서브어셈블리(110)의 톱니 레인(123)은 제2 서브어셈블리(110')의 톱니 레인(123')과 정렬하고 각각의 서브어셈블리의 비아(130, 130')도 정렬된다. 비아(130)를 비아(130')와 정렬함으로써, 마이크로전자 소자(112)의 접촉부(122)는 제2 서브어셈블리의 접촉부(122')와 정렬되고 각각의 비아(130, 130')의 도전성 재료(131, 131')는 서로 근접하게 된다.
제2 서브어셈블리(110')를 서브어셈블리(110)에 부착하기 위해, 제2 도전성 재료(137)를 사용할 수 있다. 예를 들어, 납땜과 같이, 대량의 제2 도전성 재료(137)가 마이크로전자 소자(112)의 배면(116)에 근접하는 비아(130) 내에 그리고 주위에 배치되고 이 비아 내에 포함된 도전성 재료(131)와 접촉하여 배치된다. 그런 다음 서브어셈블리(110)는 제2 도전성 재료(137)가 비아(130')에 근접하고 제2 서브어셈블리의 도전성 재료(131')와 접촉하도록 제2 서브어셈블리(110')와 근접하 게 된다. 도 7에 도시된 바와 같이, 이러한 구성에 의해, 접촉부(122)는 비아(130, 130') 내에 배치된 다양한 도전성 재료를 통해 접촉부(122')와 전기적으로 접속되며 이에 따라 도전성 재료(131, 131')는 접촉부(122, 122') 사이의 전기적 브릿지로서 작용한다. 인캡슐란트(encapsulant) 재료(134) 또는 접착제와 같은 되메우기 재료(backfill)는 두 개의 서브어셈블리(110, 110') 사이에 위치하여 적층 어셈블리(132)에 부가적인 강도(rigidit)를 제공한다.
대안의 실시예에서, 도면에는 도시되지 않았지만, 어셈블리(110)의 도전성 재료(131)는 제2 어셈블리(110')의 도전성 재료(131')에 직접 부착될 수 있다. 예를 들어, 도전성 재료(130, 130')가 구리인 경우, 각각의 비아(130, 130') 내의 구리는 리플로우(reflow)되고 정렬된 비아 내의 구리와 접촉될 수 있다. 일단 응고되면, 인접하는 비아(130, 130')는 서브어셈블리들 사이의 부착 영역뿐만 아니라 접촉부(122, 122') 사이의 전기적 접속도 형성한다.
적층 어셈블리(132)는 개별의 적층 유닛(140)으로 다이싱될 준비가 되어 있다. 이를 위해, 이미 설명된 유사한 기계적 도구(도면에는 도시되지 않음)가 각각의 서브어셈블리(110, 110')의 톱니 레인(123, 134')에 근접하게 된다. 기계적 도구 톱니 레인(123, 123')에 대응하는 위치에서 적층 어셈블리(132)를 통과하고, 이에 의해 적층 어셈블리를 개별의 적층 유닛(140)으로 절단한다. 물론, 적층 어셈블리(132)는, 절단 단계가 필요하지 않은 단일의 마이크로전자 소자만을 포함한 서브어셈블리와 함께 생성된다. 대량의 납땜(142) 또는 다른 도전성 재료가 노출 접촉부(122 또는 122') 상에 배치되어 개별의 적층 유닛(140)이 회로 패널과 같은 기 판에 부착될 수 있다.
적층 어셈블리(132)는 또한 원한다면 개별의 유닛으로 다이싱됨이 없이 회로 패널에 부착될 수 있다.
본 발명의 한 관점에 따르면, 개별의 적층 유닛(140, 140')은 서로의 위에 적층될 수 있는데, 개별의 적층 유닛(140)의 접촉부가 개별의 적층 유닛(140')의 접촉부에 전기적으로 접속된다. 예를 들어, 개별의 적층 유닛(140, 140')에 전기적으로 접속하기 위해, 적층 유닛(140)의 하부 표면(152)에 노출된 접촉부(150)는 적층 유닛(140')의 상부 표면(154')에 노출된 접촉부(150')와 정렬된다. 그런 다음 접촉부(150 및 150')는 납땜과 같은 대량의 도전성 재료(156)를 사용하여 전기적으로 부착될 수 있거나 당업자에게 공지된 다른 방법들을 이용하여 서로 부착될 수 있다. 전체 어셈블리(160)는 도전성 패드(172)를 포함하는, 도 9에 도시된 회로 패널(170)과 같은 기판에 부착될 수 있다.
여기에서 본 발명을 특정한 실시예를 참조하여 서술하였으나, 이러한 실시예는 본 발명의 원리 및 응용을 단지 예시한 것에 지나지 않는다는 것은 당연하다. 그러므로 예시적 실시예에 대해 많은 변형이 이루어질 수 있으며 첨부된 청구의 범위에 의해 정의된 바와 같이 본 발명의 정신 및 범주를 벗어남이 없이 다른 배치가 고안될 수 있다는 것은 당연하다.

Claims (19)

  1. 마이크로전자 어셈블리에 있어서,
    제1 배면을 가지는 제1 마이크로전자 소자;
    제2 배면을 가지며, 상기 제1 마이크로전자 소자에 부착되어 적층 패키지를 형성하는 제2 마이크로 전자 소자로서, 상기 제1 마이크로전자 소자의 제1 배면은 상기 제2 마이크로전자 소자의 제2 배면에 대향하는, 상기 제2 마이크로전자 소자; 및
    적어도 하나의 브릿징 소자
    를 포함하며,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자 각각은 전면 및 상기 전면에서 노출된 복수의 접촉부를 가지며, 상기 적어도 하나의 브릿징 소자는 상기 제1 마이크로전자 소자의 상기 복수의 접촉부와 상기 제2 마이크로전자 소자의 상기 복수의 접촉부 사이를 연장하여 상기 제1 마이크로전자 소자와 상기 제2 마이크로전자 소자를 전기적으로 접속하는, 마이크로전자 어셈블리.
  2. 제1항에 있어서,
    상기 제1 마이크로전자 소자는 상기 제1 마이크로전자 소자의 상기 전면으로부터 상기 배면으로 연장하는 제1 에지 및 제2 에지를 포함하며, 상기 적어도 하나의 브릿징 소자는 상기 제1 에지 및 상기 제2 에지를 벗어나서 배치되는, 마이크로 전자 어셈블리.
  3. 제2항에 있어서,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자의 각각의 전면 상에 노출된 복수의 트레이스를 더 포함하며,
    상기 복수의 트레이스 중 적어도 일부는 상기 제1 마이크로전자 소자 상의 상기 복수의 접촉부의 적어도 일부로부터 상기 적어도 하나의 브릿징 소자로 연장하며, 상기 복수의 트레이스 중 적어도 일부는 상기 제2 마이크로전자 소자 상의 상기 복수의 접촉부의 적어도 일부로부터 상기 적어도 하나의 브릿징 소자로 연장하는, 마이크로전자 어셈블리.
  4. 제3항에 있어서,
    상기 제1 마이크로전자 소자를 상기 제2 마이크로전자 소자에 부착하는 접착제를 더 포함하는 마이크로전자 어셈블리.
  5. 제1항에 있어서,
    상기 제1 마이크로전자 어셈블리는 제1 에지 미 제2 에지를 포함하며,
    상기 적어도 하나의 브릿징 소자는 상기 제1 에지와 상기 제2 에지 사이에 위치하는, 마이크로전자 어셈블리.
  6. 제5항에 있어서,
    상기 제2 마이크로전자 소자는 제1 에지 및 제2 에지를 가지며,
    상기 적어도 하나의 브릿징 소자는 상기 제2 마이크로전자 소자의 상기 제1 에지와 상기 제2 에지 사이에 위치하는, 마이크로전자 어셈블리.
  7. 제6항에 있어서,
    상기 제1 마이크로전자 어셈블리는 상기 전면으로부터 상기 배면으로 연장하는 복수의 비아를 포함하며,
    상기 적어도 하나의 브릿징 소자는 상기 복수의 비아 중 적어도 하나 내에 위치하는, 마이크로전자 어셈블리.
  8. 제1항에 있어서,
    전면 및 배면을 가지는 제3 마이크로전자 소자 및 배면을 가지는 제4 마이크로전자 소자를 더 포함하며,
    상기 제3 마이크로전자 소자 및 상기 제4 마이크로전자 소자는, 상기 제3 마이크로전자 소자의 배면이 상기 제4 마이크로전자 소자의 배면에 대향하도록 부착되며, 상기 제3 마이크로전자 소자는 또한 상기 제3 마이크로전자 소자의 전면이 상기 제2 마이크로전자 소자의 전면에 대향하도록 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자에 부착되는, 마이크로전자 어셈블리.
  9. 적층형 마이크로전자 어셈블리를 조립하는 조립 방법에 있어서,
    복수의 마이크로전자 소자를 포함하는 제1 서브어셈블리를 복수의 마이크로전자 소자를 포함하는 제2 서브어셈블리 위에 적층함으로써 마이크로전자 어셈블리를 형성하되, 상기 제1 서브어셈블리의 배면과 상기 제2 서브어셈브리의 배면이 서로 대향하는, 상기 마이크로전자 어셈블리를 형성하는 단계;
    상기 제1 서브어셈블리의 전면에 노출된 복수의 접촉부와 상기 제2 서브어셈블리의 전면에 노출된 복수의 접촉부를 전기적으로 접속하는 단계
    를 포함하는 조립 방법.
  10. 제9항에 있어서,
    상기 제1 서브어셈블리 및 상기 제2 서브어셈블리 각각은 상기 마이크로전자 어셈블리를 형성하는 단계 동안 정렬되는 톱니 레인(saw lanes)을 포함하는, 조립 방법.
  11. 제10항에 있어서,
    개별의 적층 유닛을 형성하기 위해 상기 제1 서브어셈블리 및 상기 제2 서브어셈블리의 톱니 레인을 통해 다이싱하는 단계를 더 포함하며,
    상기 제1 서브어셈블리와 상기 제2 서브어셈블리의 복수의 마이크로전자 소자 중 적어도 일부는 각각의 접촉부로부터 제1 서브어셈블리 및 제2 서브어셈블리 각각의 톱니 레인으로 연장하는 트레이스들을 가지되, 상기 다이싱 단계 후 상기 트레이스들은 노출되는, 조립 방법.
  12. 제11항에 있어서,
    상기 제1 서브어셈블리의 복수의 접촉부와 상기 제2 서브어셈블리의 복수의 접촉부를 전기적으로 접속하는 단계는, 상기 제1 서브어셈블리와 상기 제2 서브어셈블리의 트레이스들 사이에 브릿징 소자를 형성하는 단계를 포함하는, 조립 방법.
  13. 제12항에 있어서,
    상기 브릿징 소자는 상기 제1 서브어셈블리와 상기 제2 서브어셈블리의 마이크로전자 소자의 에지 상에 배치되는, 조립 방법.
  14. 적층형 패키지를 조립하는 조립 방법에 있어서,
    제12항에 따른 제1 개별의 적층 유닛 및 제2 개별의 적층 유닛을 형성하는 단계는 포함하며,
    상기 제1 개별의 적층 유닛의 접촉부의 적어도 일부와 상기 제2 개별의 적층 유닛의 적어도 일부를 전기적으로 접속하는 단계를 더 포함하는, 조립 방법.
  15. 제9항에 있어서,
    상기 제1 서브어셈블리 및 상기 제2 서브어셈블리 모두에 복수의 비아를 형성하는 단계를 더 포함하며,
    상기 복수의 비아는 상기 제1 서브어셈블리 및 상기 제2 서브어셈블리의 배면으로부터 상기 제1 서브어셈블리 및 상기 제2 서브어셈블리 모두의 전면으로 연장하고, 상기 제1 서브어셈블리 및 상기 제2 서브어셈블리의 접촉부와 정렬하여 각각의 서브어셈블리의 배면에 상기 접촉부가 노출되는, 조립 방법.
  16. 제15항에 있어서,
    상기 복수의 트레이스에 도전성 재료가 증착되는, 조립 방법.
  17. 제16항에 있어서,
    마이크로전자 어셈블리를 형성하기 전에, 상기 제1 서브어셈블리의 복수의 비아 내의 도전성 재로는 상기 제2 서브어셈블리의 복수의 비아 내의 도전성 재료와 정렬되는, 조립 방법.
  18. 제17항에 있어서,
    상기 제1 서브어셈블리의 접촉부와 상기 제2 서브어셈블리의 접촉부를 전기적으로 접속하는 단계는, 상기 제1 서브어셈블리의 복수의 비아 내에 배치된 도전성 재료와 상기 제2 서브어셈블리의 복수의 비아 내의 도전성 재료를 전기적으로 접속하는 단계를 포함하는, 조립 방법.
  19. 제18항에 있어서,
    개별의 적층 유닛을 형성하기 위해 미리 결정된 위치에서 상기 마이크로전자 어셈블리를 다이싱하는 단계를 더 포함하는 조립 방법.
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