JP4635209B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP4635209B2
JP4635209B2 JP2007514522A JP2007514522A JP4635209B2 JP 4635209 B2 JP4635209 B2 JP 4635209B2 JP 2007514522 A JP2007514522 A JP 2007514522A JP 2007514522 A JP2007514522 A JP 2007514522A JP 4635209 B2 JP4635209 B2 JP 4635209B2
Authority
JP
Japan
Prior art keywords
wiring
electrode
semiconductor
substrate
cut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007514522A
Other languages
English (en)
Other versions
JPWO2006117961A1 (ja
Inventor
政道 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Institute of Technology NUC
Original Assignee
Kyushu Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Institute of Technology NUC filed Critical Kyushu Institute of Technology NUC
Publication of JPWO2006117961A1 publication Critical patent/JPWO2006117961A1/ja
Application granted granted Critical
Publication of JP4635209B2 publication Critical patent/JP4635209B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、基板の一方の側に位置する配線部と、他方の側に位置する配線部とを、ナノ金属粒子を用いてインクジェット方式により側面で配線接続する半導体パッケージの製造方法に関する。
ＬＳＩチップの高集積化に伴い、パッケージサイズの縮小化も強く要求されており、様々な実装パッケージ構造が提案されている。近年、半導体ベアチップに貫通電極を形成して積層しようとする開発が盛んに行われている。一方、リアルサイズの両面電極パッケージもこれから製品化される可能性が高い。いずれの技術においても、従来の両面電極パッケージは常に貫通電極構造を必要としているが、現在の貫通孔の絶縁方法は、高温で処理されるため半導体の実装プロセスへの適用は困難であった。このように、半導体基板への貫通孔の形成とその絶縁方法にはまだ課題が残されていて、貫通電極を必要とせずに配線することが望まれる。
一方、近年、ナノ金属粒子が開発されている。材料としては銅、銀、金等がある。これらの微粒子はインクジェット方式で直接描画できることに大きな特長がある。有機溶媒中にナノ金属粒子が含有されており、それをプリンターで実用されているインクジェット法で所望のパターンを描く方法である。銀や金のような貴金属はもともと酸化されにくいが、銅の場合は銀や金と比較すると酸化されやすい性質を持つ。配線パターン描画後は、有機溶媒を蒸発させ、さらに銅粒子同士を付着させる熱処理（200〜300℃程度）が必要である。しかしながら、その熱処理中にも銅の表面は酸化されてしまう。ナノ金属粒子では表面部分の原子の割合が大きいので、表面酸化銅形成により配線抵抗が大きくなるという問題点がある。
また、熱処理だけでは有機溶媒を十分に取り除くことができないため、銅配線の抵抗率を下げられずに、配線として利用できないのが現状である。描画後の低抵抗化に関して、特に銅ではまだ十分な解決法が見出されていない。
インクジェット方式等の直描方式ではなく、レジストに混合してリソグラフィを使う技術においては、銅の低抵抗化は色々と提案されており、例えば、特許文献１が知られている。ここで使っている還元熱処理技術は、４％以下の分子状（Ｈ２）水素を含んだ不活性ガス中（または真空中）で、２００〜４５０℃の温度で行っている。このように、この技術は、銅の微粒子は使用するものの、直描方式ではなく、還元の温度が200〜450℃と高くなっている。これだけ高温だと半導体の実装領域では使用することは困難である。
特開２００２−７５９９９号公報
本発明は、係る問題点を解決して、貫通電極技術を必要とすること無く、容易に両面電極パッケージを製造し、供給することを目的としている。これによって、ウエハレベルタイプ両面電極パッケージ、リードフレームタイプ両面電極パッケージ、或いは有機基板型両面電極パッケージ（ＢＧＡタイプ）の製造を可能にして、従来の携帯電話への応用以外に各種センサー（音、磁気、圧力、等）用パッケージとしても有効となる。
また、本発明は、ナノ金属粒子を用いたインクジェット方式で側面配線を形成する。特に、銅を用いた際には、表面酸化銅形成により配線抵抗が大きくなるという問題点を解決して、描画後の低抵抗化を図り、半導体に実装可能にすることを目的としている。
本発明の半導体パッケージの製造方法は、基板の一方の側に位置する第１の配線部と、他方の側に位置する第２の配線部とを配線接続する。第１の配線部に接続される側面電極を形成し、第２の配線部を、基板の上に形成した絶縁層の上に形成する。個々の半導体パッケージに個片化するよう完全に切断した際に形成される第２の配線部の露出端と、側面電極をナノ金属粒子を用いてインクジェット方式により配線する。インクジェット方式による配線を行うナノ金属粒子は、ナノ銅金属粒子であり、このナノ銅金属粒子による配線を、原子状水素により金属表面酸化膜の還元、及び又は、有機物の除去の処理をする。
本発明の半導体パッケージの製造方法は、ＬＳＩ形成面及び第１の配線部が位置する基板の一方の側において、側面電極を、該第１の配線部に接続されるポスト電極と同じ高さにして、該ポスト電極と同時に形成し、かつ、ウエハから個々のチップに切断したときに露出するようにチップ端とスクライブラインの両方に跨るように配置する。個々の半導体パッケージに個片化するよう完全に切断する際、スクライブラインにはみ出した側面電極も同時に切断することにより、パッケージ端面に側面電極を露出させて形成する。
基板の一方の側には、イメージセンサー形成面と、その上に透明絶縁膜を形成し、この透明絶縁膜を通して外部からの光線が、イメージセンサー形成面の受光素子領域に入射できるようにして、イメージセンサーパッケージを構成することができる。
また、本発明の半導体パッケージの製造方法は、基板を、有機基板及びその上に接着された半導体チップから構成する。第１の配線部は、有機基板の最上層に形成されている金属パッド部に接続される側面電極を含み、有機基板の配線パターンと電気的接続した半導体チップの上を、一括モールドにより封止して絶縁層を形成し、かつ、該絶縁層上に第２の配線部を配線する。個々の半導体パッケージに個片化するよう完全に切断した際に形成される第２の配線部の露出端と、側面電極との間を、インクジェット方式により配線する。
また、本発明の半導体パッケージの製造方法は、基板を、リードフレーム及びそのダイパッド上に接着された半導体チップから構成する。第１の配線部は、リードフレームのインナーリード部及びアウターリード部を含み、該リードフレームのインナーリード部と電気的接続した半導体チップの上を、一括モールドにより封止して絶縁層を形成し、かつ、該絶縁層上に第２の配線部を配線する。リードフレームを周囲の回路と電気的に接続するためのアウターリード部は、その先端断面が、リードフレーム裏面だけでなく、側面にも露出させて側面電極とする。個々の半導体パッケージに個片化するよう完全に切断した際に形成される第２の配線部の露出端と、側面電極との間を、インクジェット方式により配線する。
本発明によれば、貫通孔を形成しなくても両面電極パッケージが可能となるため、従来の携帯電話への応用以外に各種センサー（音、磁気、圧力、等）用パッケージとしても有効となる。
本発明は、携帯電話等、高密度実装を必要としている機器において、比較的大きなチップサイズ（例えば5mm□以上）で貫通電極技術を必要とすること無く、容易にウエハレベルタイプ両面電極パッケージを製造し、供給することができる。
また、本発明によれば、チップサイズが小さくウエハレベルでは対応できない分野にも対応可能なリードフレームタイプ両面電極パッケージ或いは有機基板型両面電極パッケージ（ＢＧＡタイプ）を提供して、例えばマイク直結のＤＳＰ用パッケージや磁気センサー、圧力センサーなど処理プロセッサーのチップサイズが小さいＬＳＩに有効である。通常のリードフレーム技術が使えるので安いコストで提供可能となる。
また、本発明によれば、Hot-Wire法の金属触媒で分解した原子状の水素（H）で、減圧下で還元を行うので、その還元活性が分子状の水素より遥かに高く、そのために、還元温度はより低温で可能となる。これによって、本発明は、半導体装置の製造に適用して、特に、銅を用いて配線描画した後の低抵抗化を図ることが可能となる。
本発明の両面電極パッケージを、ウエハレベル半導体に適用した第１の例を示すチップ上面図及び側面図である。 本発明の両面電極パッケージを、ウエハレベル半導体に適用した第１の例を示すチップ裏面図及び側面図である。 半導体装置をポスト電極部で切断した断面図である。 半導体ウエハの裏面に対して、ナノ金属粒子を用いてインクジェットで行う再配線を示す図である。 チップの切断を説明する図である。 ハーフカットがなされている場合について、完全に切断した状態のチップ切出し後を示す図（Ａ）、及びシリコン基板切断側面の全面に絶縁を施した後に側面配線した完成図（Ｂ）である。 図６と同様な図であるが、ハーフカットすること無く完全に切断した場合のチップ切出し後を示す図（Ａ）、及び絶縁後に側面配線した完成図（Ｂ）である。 図７と同様な図であるが、シリコン基板切断側面の絶縁を必要な箇所のみに施した図（Ａ）、及び側面配線後の完成図（Ｂ）を示している。 本発明の両面電極パッケージを、リードフレームに適用した第２の例を示す斜視図及び側面図である。 リードフレームの内部、及び断面を示す図である。 リードフレームの下面図及び側面図である。 島形状に一括モールドした状態のリードフレームを例示する図である。 モールドおもて面に形成される配線及びバンプ電極について説明する図である。 切断された状態のリードフレームパッケージを例示する図である。 １個の配線のみが終了した途中経過図である。 本発明の両面電極パッケージを、有機基板型のものに適用した第３の例を示す斜視図及び断面図である。 本発明の両面電極パッケージを、イメージセンサーパッケージに適用した第３の例を示す斜視図及び側面図である。 銅配線洗浄装置として用いた処理装置の断面の概略図である。
以下、例示に基づき本発明を説明する。図１及び図２は、本発明の両面電極パッケージを、ウエハレベル半導体に適用した第１の例を示すチップ上面図及び裏面図をそれぞれ示している。半導体装置の製造においては、厚さ数１００μｍの半導体基板を用意した後、この半導体基板の上面（第１の主面）のＬＳＩ形成面に回路（回路素子）を形成する。また、半導体基板の上面には多層配線部が形成される。以下の説明において、半導体（Ｓｉ）基板上に形成されるＬＳＩ形成面及び多層配線部が位置する側を、上面側と称し、その反対側を裏面（第２の主面）側と称している。
例示の両面電極パッケージは、上面側と裏面側を接続する側面配線に特徴を有している。Ｓｉ基板の上面側においては、ＬＳＩ形成面及び多層配線部（ＬＳＩ上面再配線）が形成され（図示省略）、さらに、このＬＳＩ上面再配線上の所定位置に接続するために、そこに柱状のＣｕポスト電極（図３参照）を複数形成する。このポスト電極は、上面絶縁層で覆うと共に、その先端には、外部接続用のバンプ電極が設けられる。
一方、図２に例示するＳｉ基板の裏面側においては、裏面絶縁層を塗布する。この裏面絶縁層の上に、裏面再配線を実施する。この裏面再配線は、本発明の特徴とする側面配線を通して、上面側の多層配線部の所望箇所に接続される。この側面配線は、上面側に形成された側面電極と、裏面側において形成された裏面電極をインクジェット方式により接続することにより行われるが、その詳細は後述する。裏面再配線の上に、保護膜が塗布される。さらに、再配線上のバンプ形成部上の保護膜に開口を設け、ここに、バンプ電極を形成する。
これによって、上面側と裏面側の両面に外部接続用のバンプ電極を備えて、他の半導体装置等と積層して用いることのできる積層型半導体装置が構成される。
次に、このような積層型半導体装置の製造について、半導体装置をポスト電極部で切断した断面図を示す図３を参照してさらに説明する。半導体装置の製造においては、厚さ数１００μｍの半導体（Ｓｉ）基板を用意した後、この半導体基板の上面側のＬＳＩ形成面に回路（回路素子）を形成し、またその上には、リソグラフィ、インクジェット等の手段により多層配線部（再配線部）が形成される（図示省略）。この多層配線部を介して、後述するように形成されるポスト電極と側面電極が接続される。
この半導体基板の上面側において、多層配線部の所定位置に接続するために、そこに柱状のＣｕポスト電極、及びそれと同じ高さの側面電極（図１或いは図６参照）をそれぞれ複数同時に形成する。側面電極は、ウエハから個々のチップに切断したときに露出するようにチップ端とスクライブラインの両方に跨るように配置される。
つぎに、図３に示すように、半導体基板の上面に上面絶縁層を形成する。ポスト電極は上面絶縁層に覆われる。上面絶縁層は、エポキシ樹脂やポリイミド樹脂等絶縁性の有機樹脂が使用される。上面絶縁層は、例えば、プラスチックモールド（ウエハ上面モールド）によって形成する。つぎに、上面絶縁層の表面を、ポスト電極の先端が露出するように研磨する。研磨量が多ければ、ポスト電極の厚さが短くなり、上面絶縁層の厚さも薄くなる。
後の工程で行われる側面配線は、シリコン基板の側面でインクジェット方式により行われるために、シリコン基板を研削する必要は必ずしもないが、上面モールド面を支持体にしてシリコン基板を、例えば100μm前後まで研削して、シリコン基板厚さを薄くしても、上面絶縁層が厚く剛性作用が働きウエハ全体の強度が維持できる。
つぎに、半導体基板の裏面側において、裏面絶縁層を形成する。裏面絶縁層の厚さは、最低でも電気的絶縁を図ることができる厚さにする。この段階で、この裏面絶縁層を上にして、ウエハからチップをハーフカットしても良い。但し、ハーフカットにより形成された溝内に、後の工程で入り込んだ配線材料がシリコン基板とショートすることが無いように、ハーフカットは裏面絶縁層の途中までにする。
次に、この裏面絶縁層の上に、裏面電極用配線（再配線）を実施する。この裏面電極用配線は、インクジェット方式により行う。上述のハーフカットがなされている場合は、ハーフカットにより形成された溝内にも配線材料が入り込む。半導体装置の製造においては、一般に、面積が広い半導体ウエハが用意され、その後、各処理を経て、最終的には縦横に切断分離して多数の半導体素子（半導体チップ）を形成することになるが、図４は、この半導体ウエハの裏面に対して、ナノ金属粒子を用いてインクジェットで行う再配線を示している。或いは、この再配線はスクリーン印刷でも行うことができる。
つぎに、チップは完全に切断される。図５は、このようなチップの切断を説明する図である。面積が広い半導体ウエハの上面に、所定の回路素子を含む単位回路が形成される。この単位回路はウエハの上面に縦横に整列配置形成される。その後も、ウエハレベルで、上述したポスト電極、側面電極の形成とか絶縁膜の形成を含む各処理を行う。そして、最終的には縦横に切断分離して多数の半導体素子（半導体チップ）を形成することになる。側面電極は、上述したように、ウエハから個々のチップに切断したときに露出するようにチップ端とスクライブラインの両方に跨るように配置されている。
図６は、ハーフカットがなされている場合について、完全に切断した状態のチップ切出し後を示す図（Ａ）、及びシリコン基板切断側面の全面に絶縁を施した後に側面配線した完成図（Ｂ）を示している。図７は、図６と同様なチップ切出し後を示す図（Ａ）、及び絶縁後に側面配線した完成図（Ｂ）を示しているが、ハーフカットすること無く完全に切断した場合を示している。図８は、図７と同様な図であるが、シリコン基板切断側面の絶縁を必要な箇所のみに施した図（Ａ）、及び側面配線後の完成図（Ｂ）を示している。
上述したハーフカットが、図６に示すようになされている場合、この完全切断時のブレードの歯は、ハーフカットより狭いものを用いる。また、図７及び図８に示すように、ハーフカットすること無く、個々のチップに完全に切断することも可能である。いずれの場合も、完全に切断したときにはスクライブラインにはみ出した側面電極も同時に切断し、チップ端面に側面電極が露出する。裏面電極とは、ハーフカットされることなく完全切断された場合は、切断により露出した裏面電極用配線（再配線）の端面（図７（Ａ）及び図８（Ａ）参照）を意味し、また、予めハーフカットされている場合は、ハーフカットにより形成された溝内に、配線材料が入り込むことにより形成された電極部分（図６（Ａ）参照）を意味している。
図６〜図８に示すいずれの場合も、チップ切り出し後、側面配線する前にシリコン基板切断面を絶縁する。この絶縁は、図６（Ｂ）或いは図７（Ｂ）に示すように、シリコン基板切断側面の全面に絶縁膜を形成することにより行うことができる。或いは、図８（Ａ）に示すように、後に側面配線される箇所のみに部分的に絶縁膜を形成することができる。これら絶縁膜の形成は、例えば、絶縁材（例えば、エポキシ系樹脂）をインクジェット方式により塗布する。
図６〜図８に示すいずれの場合も、シリコン基板側面の絶縁後に側面配線をする。この側面配線は、チップ上面側に形成された側面電極と、チップ裏面側に形成された裏面電極とを、ナノ金属粒子を用いたインクジェット方式により接続することにより行う。
側面配線を行うインクジェット方式は、ナノ金属粒子、例えば、銅以外に、金、銀、白金、パラジウム、タングステン、ニッケル、タンタル、ビスマス、鉛、インジウム、すず、亜鉛、チタン、或いはアルミニウム等の低抵抗の金属を用いて行う。特に、ナノ銅金属粒子を用いたインクジェット方式で形成した銅配線の有機溶媒による汚れや酸化物は、室温以上200℃以下の低温で除去する。その詳細は、後述する。そして、チップ側面と裏面再配線の上にソルダーレジストを塗布する。
つぎに、裏面側及び上面側のそれぞれにおいて、バンプ電極を形成する。これは、それぞれの側において、バンプ形成部上の絶縁膜に開口を設け、ここに、バンプ電極を形成する。上面側及び裏面側それぞれに形成されるバンプ電極は、例えば、半田ボール，金ボール，表面が金メッキされた銅ボール等によるバンプ電極、スクリーン印刷と加熱による突起電極、またはインクジェットによる凸部形成による電極等である。
以上に説明した半導体装置は、上面と裏面の両面に外部接続用のバンプ電極を備えるベアチップ積層構造を例として説明した。このような半導体装置は、この上面或いは下面、若しくはその両方に他の半導体装置を積層することが可能となっている。積層すべき半導体装置のアライメントを行って接続部分が重なるようにし、炉体を通して接続部分の突起電極を一時的に加熱溶融して接合させる。この積層固定によって、積層型半導体装置を製造することができる。
図９は、本発明の両面電極パッケージを、リードフレーム型両面電極パッケージに適用した第２の例を示す斜視図及び側面図を示している。なお、リードフレーム型両面電極パッケージにおいて、リードフレームの上に位置する半導体チップ側をおもて面、その反対のリードフレーム側を下面と称している。例示のリードフレームタイプ両面電極パッケージは、おもて面配線と側面に露出するリードフレームの先端を接続する側面配線に特徴を有している。リードフレーム端面（側面電極）と、おもて面の配線の間の必要な箇所の側面配線は、インクジェット方式に行われる。そして、側面とおもて面にソルダーレジストを塗布すると共に、外部接続用のバンプ電極が形成されている。以下、このリードフレーム型両面電極パッケージについて、さらに説明する。
図１０は、リードフレームの内部、及び断面を示す図である。また、図１１は、同じリードフレームの下面図及び側面図を示している。図示したように、半導体チップは、ダイパッド上にＡｇペースト等により接着されている（チップダイボンド）。１個の半導体チップを例示したが、複数のチップを積層することも可能である。リードフレームのインナーリードと、半導体チップは、Ａｕワイヤーにより接続される（ワイヤボンド）。或いは、フリップチップボンドとすることも可能である。このリードフレームを周囲の回路と電気的に接続するためのアウターリード部は、その先端断面が、リードフレーム下面だけでなく、側面にも露出している。ワイヤボンド後、リードフレームを外界からの応力、汚染から守るためにエポキシ樹脂により封止される。図１２は、島形状に一括モールドした状態のリードフレームを例示している。
つぎに、チップ個片化のためのハーフカット（凹状やＶ字カット）が行われる。リードフレームは、例えば、ＰｄメッキしたＣｕ合金のような金属板から、多数個同時に形成される。
つぎに、図１３に示すように、モールドおもて面に配線とバンプ電極が形成される（バンプ電極の形成は後でもよい）。この配線は、インクジェット方式、或いはスクリーン印刷により行う。また、この配線は、側面のハーフカット部（形成された溝内）に一部が迫出している構造にすることによって、後のリードフレーム端面（側面電極）との配線接続が容易になる。
つぎに、チップを完全に切断する。このときのブレードの歯は、上述のハーフカットより狭いものを用いる。図１４は、切断された状態のリードフレームパッケージを例示している。リードフレーム端面（側面電極）と、おもて面の配線の間は、未だ接続されていない。
つぎに、図１５に示すように、ナノ金属粒子、特に、ナノ銅金属粒子を用いたインクジェット方式により、必要な箇所の側面配線を行う。ナノ銅金属粒子を用いたインクジェット方式で形成した銅配線の有機溶媒による汚れや酸化物の除去についての詳細は、後述する。図１５は、１個の配線のみが終了した途中経過図を示している。配線終了後、側面とおもて面にソルダーレジストを塗布する。そして、この段階で、バンプ形成部を開口して、バンプ電極を形成することもできる。
図１６は、本発明の両面電極パッケージを、有機基板型のものに適用した第３の例を示す斜視図及び断面図である。図１６は、多層有機基板を用いたＢＧＡタイプの両面電極パッケージを例示し、（Ａ）はおもて面図を、（Ｂ）は下面図を、（Ｃ）は、ワイヤボンド接続方式について（Ａ）中のラインＡ−Ａ’で切断した断面図を、（Ｄ）は（Ｃ）と同様であるがフリップチップ接続方式の断面図を、それぞれ示している。なお、有機基板型両面電極パッケージにおいて、有機基板の上に位置する半導体チップ側をおもて面、その反対の有機基板側を下面と称している。
図１６（Ｃ）のワイヤボンド接続方式の断面図に示されるように、ＬＳＩチップは、多層有機基板上に絶縁性のダイボンド材により接着されている（チップダイボンド）。１個のＬＳＩチップを例示したが、複数のチップを積層することも可能である。
多層または単層有機基板は、単層や複数層から成る基板の各層に、それぞれ配線パターンを形成した後これらの基板を貼り合わせ、必要に応じて各層の配線パターンを接続するためのスルーホールを形成したものである。このスルーホールの内部には導体層が形成され、この導体層が下面側に形成された端面電極部であるランドと接続されている。即ち、スルーホールの導体層は、必ずしもそのままランドにはならない。さらに、このランドには、ハンダ材料を付着させて、外部接続用のバンプを形成することができる。このような多層または単層有機基板は、例えば、「ハンダボール」と呼ばれる小さいハンダ材料を丸めたもの（バンプ）を下面に実装した（BGA：Ball Grid Array）一括封止有機基板として公知である。
多層または単層有機基板の最上層の配線パターンに、ボンディングワイヤ接続電極となる金属パッド部が形成されると共に、該電極への配線が形成されている。この多層または単層有機基板の上面の金属パッド部と、ＬＳＩチップは、図１０を参照して説明したリードフレーム型と同様に、Ａｕワイヤーにより接続される（ワイヤボンド）。
或いは、図１６（Ｄ）に示すように、ＬＳＩチップは、フリップチップ接続とすることも可能である。この場合、ＬＳＩチップは、多層または単層有機基板の最上層の配線パターンを通して接続される。
そして、図１６（Ｃ）或いは（Ｄ）に示す構成において、多層有機基板の最外側位置で、側面電極が、多層または単層有機基板の最上層に形成されている金属パッド部に接続される。側面電極は、スタッドバンプ又はボールボンドにより形成することができる。従来より、半導体チップの電極に突起状のバンプ（スタッドバンプ）を形成し、このバンプを実装基板に形成された電極に直接接合する技術が知られている。本発明は、このようなそれ自体公知の技術を用いて、スタッドバンプを側面電極として形成することができる。或いは、それ自体公知の技術のように、例えば、金等のワイヤーの先端を加熱溶融してボールを形成した後、金属パッド部にそのボールを超音波併用熱圧着し、その後、ワイヤーを切断することによって側面電極として装着する。これらの側面電極の配置はウエハレベル半導体と同じように有機基板の切断領域にはみ出させ、切断時にその切断面が露出する位置に配置する。
側面電極接続後、図１２を参照して説明したリードフレームの場合と同様に、外界からの応力、汚染から守るためにエポキシ樹脂により封止される。つぎに、図１３を参照して説明したリードフレームの場合と同様に、モールドおもて面に配線とバンプ電極が形成される（バンプ電極の形成は後でもよい）。この配線は、インクジェット方式或いはスクリーン印刷により形成する。
次に、チップを個片化するために切断する。なお、エポキシ樹脂による封止後、配線前にチップ個片化のためのハーフカット（凹状やＶ字カット）を行うこともできる。これによって、側面のハーフカット部（形成された溝内）に一部が迫出している構造にして、後の側面電極との配線接続が容易になる。
つぎに、チップを完全に切断した後、前述したリードフレームの場合と同様にして、ナノ金属粒子、特に、ナノ銅金属粒子を用いたインクジェット方式により、必要な箇所の側面配線を行う。配線終了後、側面とおもて面にソルダーレジストを塗布する。そして、この段階で、バンプ部を開口して、バンプ電極を形成することもできる。
図１７は、本発明の両面電極パッケージを、イメージセンサーパッケージに適用した第４の例を示す斜視図及び側面図を示している。このようなイメージセンサーチップパッケージは、例えば、画像センサーＬＳＩ、赤外線センサーＬＳＩ、温度センサーＬＳＩ等用のパッケージである。
半導体（Ｓｉ）基板の上面（図中の下側面）にはイメージセンサー形成面が形成される。イメージセンサー形成面とは、センサーを構成するＣＭＯＳ回路素子或いはＣＣＤ等の受光素子と、それを制御する制御部が多層配線で形成され、その多層配線部内の所定の配線層が、側面電極に接続される。さらに、半導体基板の上面には、透明絶縁膜が形成される。この透明絶縁膜を通して外部からの光線が、イメージセンサー形成領域の受光素子領域に入射できるように構成されている。
チップ裏面側の構成は、図１〜図８を参照して説明した第１の例と同様に構成することができる。即ち、Ｓｉ基板の裏面側においては、裏面絶縁層を塗布する。この裏面絶縁層の上に、裏面再配線を実施する。この裏面再配線は、本発明の特徴とする側面配線を通して、上面側の多層配線部の所望箇所に接続される。この裏面再配線の上に、保護膜が塗布される。さらに、再配線上のバンプ形成部上の保護膜に開口を設け、ここに、バンプ電極を形成する。
本発明は、ナノ金属粒子を用いるものであるが、特に、ナノ銅金属粒子を用いたインクジェット方式で形成した場合の、銅配線の有機溶媒による汚れや酸化物は、室温以上200℃以下の低温で除去する。以下、これについて、説明する。
(1)インクジェット法で銅配線を形成する。
有機溶媒中にナノ銅金属粒子が含有されており、それをプリンターで実用されているインクジェット法で所望のパターンを描く。その後、有機溶剤を蒸発させた熱処理が行われる。
本発明は、このように形成された銅配線に対して、有機溶媒による汚れや酸化物を除去する。有機溶剤を蒸発させる熱処理を行った場合、銅の表面酸化によって酸化銅が形成されてしまうが、これも後の原子状水素処理によって除去ができる。或いは、本発明は、有機溶剤を蒸発させる熱処理を行わない場合にも適用できる。熱処理を行わない場合は、有機溶剤を含有した状態になるが、後に行う原子状水素処理によって有機溶媒の除去も可能となる。
(2)次に、銅配線洗浄装置中で原子状水素もしくはアンモニア分解種で銅酸化物および有機溶媒汚染物を除去する。
図１８は、銅配線洗浄装置として用いた処理装置の断面の概略図である。反応室の上面のガス流入口からは、原子状水素もしくはアンモニア分解種の原料として、水素、アンモニア、ヒドラジン等の水素を含んだ原料を、クリーニングガス供給機構を通して送り込む。
反応室外の直下部にはヒータ等の基板加熱機構を設置し、この加熱機構直上の反応室内の試料ステージ上に、試料（基板）が、被着面を上に向けて設置される。ガス流入口からのガスを拡散させるシャワーヘッドと、試料の中間に、例えばタングステン線からなる触媒体を設置し、該触媒体を触媒体加熱機構により高温に加熱して流入したガスを分解する。これによって、原子状水素もしくはアンモニア分解種が、加熱触媒による接触分解反応により生成される。銅配線の酸化物は原子状水素の還元により取り除かれ、有機汚染物は原子状水素と炭素の反応により炭化水素が形成されることで除去できる。
原子状水素もしくはアンモニア分解種の原料である上述の水素を含む化合物として、窒素も含む化合物、例えば、アンモニア、ヒドラジンを用いることができる。この場合、該化合物気体を加熱された触媒体に接触させることにより原子状水素と同時に原子状窒素が発生し、原子状水素による金属表面酸化膜の還元、及び又は、有機物の除去とともに、原子状窒素により金属表面の窒化処理を行うことができる。
触媒体材料としては、上述のタングステン以外にも、タンタル、モリブデン、バナジウム、レニウム、白金、トリウム、ジルコニウム、イットリウム、ハフニウム、パラジウム、イリジウム、ルテニウム、鉄、ニッケル、クロム、アルミニウム、シリコン、炭素のいずれか１つの材料、これら材料の単体の酸化物、これら材料の単体の窒化物、これら材料（炭素を除く）の単体の炭化物、これらの材料から選択された２種類以上からなる混晶または化合物の酸化物、これらの材料から選択された２種類以上からなる混晶または化合物の窒化物、又は、これらの材料（炭素を除く）から選択された２種類以上からなる混晶または化合物の炭化物の何れか１つを用いることができる。また、触媒体の温度は、例えば、タングステン触媒体の場合は、1000℃から2200℃の温度範囲が適当である。
なお、図１８中の原料供給機構は、必要に応じて、例えば、SiN系膜を堆積するために用いられるヘキサメチルジシラザンやシラン等を供給するためのものである。また、真空系は、反応残余ガスを排出するためのものである。
このような銅配線洗浄装置を用いて、試料（基板）として、ナノ銅金属粒子を用いたパターニング配線或いは側面配線を形成したウエハ、基板などを、試料ステージに設置する。そして、ナノ銅金属粒子を用いた配線による汚染を除去するため、水素ガスを流量30sccmで10分間流入し、この処理により、汚染の除去を行う。

Claims (8)

  1. 基板の一方の側に位置する第１の配線部と、他方の側に位置する第２の配線部とを配線接続する半導体パッケージの製造方法において、
    前記第１の配線部に接続される側面電極を形成し、
    前記第２の配線部を、基板の上に形成した絶縁層の上に形成し、
    個々の半導体パッケージに個片化するよう完全に切断した際に形成される前記第２の配線部の露出端と、前記側面電極をナノ金属粒子を用いてインクジェット方式により配線したことから成る半導体パッケージの製造方法。
  2. インクジェット方式による配線を行う前記ナノ金属粒子は、ナノ銅金属粒子であり、このナノ銅金属粒子による配線を、原子状水素により金属表面酸化膜の還元、及び又は、有機物の除去の処理をしたことから成る請求項１に記載の半導体パッケージの製造方法。
  3. 前記側面電極は、ＬＳＩ形成面及び前記第１の配線部が位置する基板の一方の側において、該第１の配線部に接続されるポスト電極と同じ高さにして、該ポスト電極と同時に形成し、かつ、ウエハから個々のチップに切断したときに露出するようにチップ端とスクライブラインの両方に跨るように配置し、
    個々の半導体パッケージに個片化するよう完全に切断する際、スクライブラインにはみ出した側面電極も同時に切断することにより、パッケージ端面に側面電極を露出させて形成することから成る請求項１に記載の半導体パッケージの製造方法。
  4. 基板の一方の側には、イメージセンサー形成面と、その上に透明絶縁膜を形成し、この透明絶縁膜を通して外部からの光線が、イメージセンサー形成面の受光素子領域に入射できるようにして、イメージセンサーパッケージを構成することから成る請求項３に半導体パッケージの製造方法。
  5. 前記基板は、有機基板及びその上に接着された半導体チップからなり、
    前記第１の配線部は、前記有機基板の最上層に形成されている金属パッド部に接続される前記側面電極を含み、
    前記有機基板の配線パターンと電気的接続した半導体チップの上を、一括モールドにより封止して前記絶縁層を形成し、かつ、該絶縁層上に前記第２の配線部を配線し、
    個々の半導体パッケージに個片化するよう完全に切断した際に形成される前記第２の配線部の露出端と、前記側面電極との間を、インクジェット方式により配線したことから成る請求項１に記載の半導体パッケージの製造方法。
  6. 前記絶縁層を形成した後、チップ個片化のための一括モールド部のハーフカットをし、前記第２の配線部は、該ハーフカット部を含めた前記絶縁層上に配線することにより、配線材料を側面の一部に迫出させ、
    前記側面電極は、このハーフカット部に迫出した配線との間で配線したことから成る請求項５に記載の半導体パッケージの製造方法。
  7. 前記基板は、リードフレーム及びそのダイパッド上に接着された半導体チップからなり、
    前記第１の配線部は、リードフレームのインナーリード部及びアウターリード部を含み、該リードフレームのインナーリード部と電気的接続した半導体チップの上を、一括モールドにより封止して前記絶縁層を形成し、かつ、該絶縁層上に前記第２の配線部を配線し、
    リードフレームを周囲の回路と電気的に接続するためのアウターリード部は、その先端断面が、リードフレーム裏面だけでなく、側面にも露出させて前記側面電極とし、
    個々の半導体パッケージに個片化するよう完全に切断した際に形成される前記第２の配線部の露出端と、前記側面電極との間を、インクジェット方式により配線したことから成る請求項１に記載の半導体パッケージの製造方法。
  8. 前記絶縁層を形成した後、チップ個片化のための一括モールド部のハーフカットをし、前記第２の配線部は、該ハーフカット部を含めた前記絶縁層上に配線することにより、配線材料を側面の一部に迫出させ、
    前記側面電極は、このハーフカット部に迫出した配線との間で配線したことから成る請求項７に記載の半導体パッケージの製造方法。
JP2007514522A 2005-04-26 2006-04-04 半導体パッケージの製造方法 Expired - Fee Related JP4635209B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005127266 2005-04-26
JP2005127266 2005-04-26
PCT/JP2006/307087 WO2006117961A1 (ja) 2005-04-26 2006-04-04 半導体パッケージ及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2006117961A1 JPWO2006117961A1 (ja) 2008-12-18
JP4635209B2 true JP4635209B2 (ja) 2011-02-23

Family

ID=37307767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007514522A Expired - Fee Related JP4635209B2 (ja) 2005-04-26 2006-04-04 半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US7838983B2 (ja)
JP (1) JP4635209B2 (ja)
KR (1) KR101189100B1 (ja)
TW (1) TW200703589A (ja)
WO (1) WO2006117961A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939916B2 (en) * 2007-01-25 2011-05-10 Analog Devices, Inc. Wafer level CSP packaging concept
US7843046B2 (en) * 2008-02-19 2010-11-30 Vertical Circuits, Inc. Flat leadless packages and stacked leadless package assemblies
JP5033682B2 (ja) * 2008-03-12 2012-09-26 株式会社テラミクロス 半導体素子およびその製造方法並びに半導体装置およびその製造方法
JP2009277969A (ja) * 2008-05-16 2009-11-26 Fujikura Ltd 半導体装置及びその製造方法並びに半導体装置積層体
JP2009277970A (ja) * 2008-05-16 2009-11-26 Fujikura Ltd 回路配線基板実装体
JP5266009B2 (ja) * 2008-10-14 2013-08-21 株式会社フジクラ 部品内蔵形回路配線基板
CN101930929B (zh) * 2009-06-26 2012-07-18 日月光半导体（上海）股份有限公司 具有侧表面线路的封装用基板制造方法
CN102804379B (zh) * 2010-05-24 2015-12-09 全视科技有限公司 双面图像传感器
EP2622635B1 (en) 2010-09-29 2018-09-05 Nexperia B.V. Singulation of ic packages
FR2967814A1 (fr) * 2010-11-23 2012-05-25 St Microelectronics Grenoble 2 Dispositif semi-conducteur a puce sur plaque support
US9153507B2 (en) * 2012-01-31 2015-10-06 Broadcom Corporation Semiconductor package with improved testability
JP2014120612A (ja) * 2012-12-17 2014-06-30 Toshiba Corp 半導体装置、およびそれを用いた半導体モジュール
JP6278251B2 (ja) * 2013-09-27 2018-02-14 富士電機株式会社 接合組立装置
US9881962B2 (en) * 2013-12-10 2018-01-30 Sony Corporation Semiconductor apparatus, solid state imaging device, imaging apparatus and electronic equipment, and manufacturing method thereof
US9972558B1 (en) 2017-04-04 2018-05-15 Stmicroelectronics, Inc. Leadframe package with side solder ball contact and method of manufacturing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005005488A (ja) * 2003-06-12 2005-01-06 Dainippon Printing Co Ltd 半導体モジュールおよびそれらの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847930A (en) * 1995-10-13 1998-12-08 Hei, Inc. Edge terminals for electronic circuit modules
JP3599950B2 (ja) * 1997-04-16 2004-12-08 株式会社アルバック 金属ペーストの焼成方法
JP2002075999A (ja) 2000-08-31 2002-03-15 Ulvac Japan Ltd 銅配線パターンの形成方法
US7177137B2 (en) * 2002-04-15 2007-02-13 Avx Corporation Plated terminations
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
JP2005340647A (ja) * 2004-05-28 2005-12-08 Nec Compound Semiconductor Devices Ltd インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
JP2004342883A (ja) * 2003-05-16 2004-12-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005005488A (ja) * 2003-06-12 2005-01-06 Dainippon Printing Co Ltd 半導体モジュールおよびそれらの製造方法

Also Published As

Publication number Publication date
TW200703589A (en) 2007-01-16
WO2006117961A1 (ja) 2006-11-09
TWI305034B (ja) 2009-01-01
JPWO2006117961A1 (ja) 2008-12-18
US7838983B2 (en) 2010-11-23
US20090140364A1 (en) 2009-06-04
KR101189100B1 (ko) 2012-10-10
KR20080003832A (ko) 2008-01-08

Similar Documents

Publication Publication Date Title
JP4635209B2 (ja) 半導体パッケージの製造方法
TWI229435B (en) Manufacture of semiconductor device
TWI429048B (zh) 半導體承載元件的製造方法及應用其之半導體封裝件的製造方法
JP5624649B2 (ja) 基板に取り付けられたスタッドバンプを伴う、フリップチップパッケージング用の可融性入出力相互接続システムおよび方法
JP3942190B1 (ja) 両面電極構造の半導体装置及びその製造方法
US7399683B2 (en) Manufacturing method of semiconductor device
CN101771013A (zh) 半导体装置及其制造方法
US10269583B2 (en) Semiconductor die attachment with embedded stud bumps in attachment material
JP4783906B2 (ja) パッケージングされた積層型半導体装置及びその製造方法
CN105938802B (zh) 树脂密封型半导体装置及其制造方法
JP2006210758A (ja) 貫通電極を形成した半導体装置及びその製造方法
JP4215571B2 (ja) 半導体装置の製造方法
JP2005109427A (ja) 半導体装置及びその製造方法
JP2012190939A (ja) 半導体装置およびその製造方法
TW201737463A (zh) 半導體裝置及其製造方法
JP2006202974A (ja) 電子装置及びその製造方法
US6415973B1 (en) Method of application of copper solution in flip-chip, COB, and micrometal bonding
JP6937283B2 (ja) 半導体装置の製造方法
JP4483136B2 (ja) 半導体デバイスの実装方法及び半導体装置の製造方法
JP4286264B2 (ja) 半導体装置及びその製造方法
JP4668608B2 (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
CN104051421A (zh) 结合基板通孔与金属凸块的半导体晶片结构及其制程方法
JP2003031722A (ja) 半導体装置およびその製造方法
TW201113959A (en) Method of fabricating package structure
JPS63147348A (ja) はんだバンプの形成方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4635209

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees