WO2007018237A1 - 半導体装置及びその製造方法 - Google Patents

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lead frame
frame material
plating
connection terminal
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Keiji Takai
Tetsuyuki Hirashima
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Mitsui High-Tec, Inc.
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Definitions

  • the present invention relates to, for example, a CSP (chip size package) semiconductor device, and more particularly to a semiconductor device in which an external connection terminal portion protrudes to the bottom surface side of a sealing resin and a method for manufacturing the same.
  • CSP chip size package
  • FIGS. 7A to 7C An example of a method for manufacturing this semiconductor device is shown in FIGS. 7A to 7C.
  • the front and back surfaces of the lead frame material 10 that can also be a Cu, Cu alloy, or iron-nickel alloy (for example, 42 alloy) material.
  • a predetermined lead pattern is exposed and then developed to form an etching pattern 12 for the plating mask.
  • plating masks 13 and 14 are formed on the front and back sides (A to D).
  • the protrusion 17 will protrude.
  • the element mounting part 16 and the wire bonding part 1 The surface of 7 is covered with a mating mask 13 (E, F above).
  • the semiconductor element 18 is mounted on the element mounting portion 16, and wire bonding between each electrode pad portion of the semiconductor element 18 and the wire bonding portion 17 is performed. Thereafter, the semiconductor element 18, the bonding wire 20 and the wire bonding part 17 are sealed with grease. 21 represents a sealing resin (G, H above).
  • each external connection terminal portion 22 (and the wire bonding portion 17 communicating therewith) is independently connected to each electrode pad portion of the semiconductor element 18. Is electrically connected.
  • a plurality of these semiconductor devices 23 are arranged in a lattice and manufactured simultaneously, so that the individual semiconductor devices 23 are manufactured by cutting and separating (solidifying) (the above I, J).
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-24135
  • the above-described conventional semiconductor device is configured as shown in FIG. 8 with plating masks 13 and 14. That is, the plating masks 13 and 14 have a Ni base plating 24 having a thickness of 1 ⁇ m, for example, on the front surface (including the back surface) of the lead frame material 10, and a noble metal having a thickness of about 0.2 / zm thereon. I'm doing a Metsuki (for example, Au) 25.
  • the noble metal plating 25 on the upper layer side far from the lead frame material 10 !, the upper layer is the upper layer, the nearer layer, the lower layer is the lower layer! /, U) has etching solution resistance, so etching is in progress.
  • the lead frame material 10 that also has copper or copper alloy strength and the Ni undercoat 24 on the lower layer side will be eroded by the etching solution as shown in Fig. 9 (A).
  • the periphery of the noble metal plating 25 is foil-like and adheres to the periphery of the wire bonding part 17, element mounting part 16, and external connection terminal part 22. (Plating foil piece) 26.
  • plating burr 26 peels off in the wire bonding process, the resin sealing process (that is, the molding process), etc. This may cause defects in semiconductor devices such as shorts.
  • the present invention has been made in view of strong circumstances, and a method of manufacturing a semiconductor device with few defective products by suppressing or removing the generation of plating dust, and a semiconductor manufactured thereby.
  • An object is to provide an apparatus.
  • a method for manufacturing a semiconductor device according to the first invention that meets the above-described object (Claim 1) is provided with a noble metal plating layer as an uppermost layer at a predetermined position on the front surface side or the back surface side of the lead frame material.
  • the lead frame material is sequentially etched using the metal mask as a resist mask to electrically communicate with the semiconductor elements disposed inside the sealing resin.
  • a base metal plating or noble metal plating having etching liquid resistance is applied to the bottom layer of the masking mask.
  • the lowermost plating of the plating mask refers to an adhesion layer that is in direct contact with the surface (and back surface) of the lead frame material, and the uppermost plating is the furthest layer from the lead frame material. Refers to the plating layer.
  • the plating mask is thick, for example, 1 to: LO / zm.
  • the plating layer for example, a Ni plating layer
  • the plating layer is eroded by the etching solution, so that the total thickness is 9Z10 or less ( Preferably, 4Z5 or less.
  • tin plating is not easily eroded by the etching solution, it can be used in place of the lowermost noble metal plating layer (the same applies to the following inventions).
  • a base metal having etching solution resistance is used.
  • tin plating tin bismuth plating, lead solder plating, lead-free solder plating
  • the method for manufacturing a semiconductor device according to the second invention includes a wire bonding portion formed around the semiconductor element portion on the surface side of the lead frame material, and the wire A first step of forming a plating mask having a noble metal adhesive layer on the uppermost layer on the external connection terminal portion formed on the back surface side of the lead frame material corresponding to the bonding portion, and on the back surface side of the lead frame material After the etching resist film is formed, a surface-side force is applied to the lead frame material by using the metal mask formed on the surface side as a resist mask, and the lead frame material is etched to a predetermined depth so that the wire bonding portion protrudes.
  • a table of the lead frame material including a process, the semiconductor element, the bonding wire, and the wire bonding portion;
  • Base metal plating or noble metal plating having etching solution resistance was applied to the bottom layer of the plating mask.
  • the etching resistant resist film formed on the back surface side of the lead frame material is an adhesive to the tape material, and may be removed after etching (Claim 3).
  • an element mounting portion is formed in the center of the lead frame material independently of the external connection terminal portion (Claim 4). There is also. Further, in this method of manufacturing a semiconductor device, there is a case where a terminal for heat dissipation is provided immediately below the semiconductor element (claim 5).
  • the method for manufacturing a semiconductor device according to the third invention is provided on the electrode pad portion disposed on the front and back of the lead frame material and below the semiconductor element mounted on the front surface side.
  • First step of forming a plating mask having a noble metal adhesion layer strength on the corresponding position, and after forming an etching resist film on the back side of the lead frame material, the adhesion formed on the front side An internal connection that performs etching processing of a predetermined depth on the lead frame material from the surface side using the mask as a resist mask and makes electrical connection with the electrode pad portion
  • a method for manufacturing a semiconductor device comprising: a fourth step of projecting and independent of an external connection terminal portion that communicates integrally with the internal connection terminal portion.
  • Base metal plating or noble metal plating having etching solution resistance was applied to the bottom layer of the plating mask.
  • the etching resistant resist film formed on the back side of the lead frame material is an adhesive to the tape material, and may be removed after etching (Claim 7).
  • a semiconductor device according to a fourth invention (claim 8) is manufactured by the method for manufacturing a semiconductor device according to the first to third inventions.
  • the semiconductor device according to the fifth invention (Claim 9) is a semiconductor device having an external connection terminal portion that is electrically connected to a grease-sealed semiconductor element and projects to the back surface side.
  • Connection terminal portion (wire bonding portion) electrically connected to the electrode pad portion of the semiconductor element
  • the top layer is composed of a noble metal plating layer, and the bottom layer is also resistant to etchants.
  • a base metal or a precious metal is used.
  • a method for manufacturing a semiconductor device includes an internal connection terminal portion electrically connected to an electrode pad portion of a semiconductor element mounted on the surface side of the lead frame material, and A first step of forming a plating mask having a noble metal adhesion layer on the uppermost layer on the external connection terminal portion formed on the back surface side of the lead frame material corresponding to the internal connection terminal portion; Then, after forming the etching resist film on the back side of the lead frame material, the lead frame material is etched to a predetermined depth from the surface side using the masking mask formed on the front side as a resist mask, A second step of projecting the internal connection terminal portion, and after mounting the semiconductor element on the lead frame material, electrically connect between the electrode pad portion of the semiconductor element and the corresponding internal connection terminal portion.
  • Etching force is applied to the back side of the material using the formed mask as a resist mask to project the external connection terminal portion, and the external connection.
  • the etching resistant resist film formed on the back surface side of the lead frame material is a film to which a tape material is adhered, and may be peeled off after etching (claim 11).
  • the removal of plating burr and the cleaning are performed when the plating residue generated by etching, for example, when the surface peripheral force of the internal connection terminal portion is separated by applying ultrasonic force during cleaning. If the water jet is removed by spraying on the burrs during cleaning, the plating burrs are removed mechanically with a brush, etc., and then the separated burrs are removed. There is a combination of rinsing and rinsing after immersing the product after washing, or a combination of these.
  • the internal connection terminal portion of the conductor terminal includes a wire bonding portion and is arranged around the semiconductor element with a gap therebetween! In some cases (claim 12).
  • an element mounting portion for mounting the semiconductor element is formed in the center of the lead frame material separately from the conductor terminal, and the front and back surfaces of the element mounting portion are formed.
  • the metal mask is formed, There is a case in which after the etching process in the second step and the fifth step, the generated burrs are removed in the burrs removal and cleaning step (claim 13).
  • a heat radiating terminal for mounting the semiconductor element in a grid array is provided separately from the conductor terminal,
  • the tack mask is also formed on the front and back surfaces of the heat dissipation terminal in the first step, and the plating burr removal and cleaning steps occur after the etching process in the second step and the fifth step. In some cases, burrs are removed (claim 14).
  • the semiconductor device is a flip chip type semiconductor device, and the internal connection terminal portion of the conductor terminal is disposed below the semiconductor element. In some cases, it is connected to the pad section (claim 15).
  • the uppermost layer of the connection terminal portion and the external connection terminal portion that are electrically connected to the electrode pad portion of the semiconductor element is formed of a noble metal plating layer.
  • the bottom layer is plated with a base metal or a noble metal having an etching solution resistance, the plating thickness is ensured, and a semiconductor device with less quality and defective products can be provided.
  • FIG. 1 is an explanatory diagram of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing details of a wire bonding portion.
  • FIGS. 3A to 3C are explanatory diagrams of a semiconductor device to which the first embodiment is applied.
  • FIG. 4 is an explanatory diagram of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing details of a wire bonding portion.
  • FIGS. 6A to 6C are explanatory views of a semiconductor device to which the second embodiment is applied.
  • FIG. 7] (A) to ⁇ are explanatory views of a method of manufacturing a semiconductor device according to a conventional example.
  • FIG. 8 is an explanatory diagram of a plating mask according to a conventional example.
  • FIG. 9 (A) and (i) are explanatory diagrams showing the state of occurrence of snapping burrs.
  • Plating mask 15: Etching-resistant resist film, 16: Device mounting part, 17: Wire bonding part, 18: Semiconductor element, 20: Bonding wire, 21: Sealing grease, 22: External connection terminal part, 23: Semiconductor Equipment: 24: Ni base plating, 25: Precious metal plating, 26: Metal plating burr, 28: Semiconductor device, 29: Conductor terminal, 30: Electrode pad part, 32: Copper conductor, 3 3: Gold plating, 34 : Surface finish, 35: Gold finish, 36: Substrate, 38, 39: Plating
  • FIG. 1 is an explanatory view of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing details of a wire bonding portion
  • FIG. 1 is an explanatory view of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing details of a wire bonding portion
  • FIG. 1 is an explanatory view of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing details of a wire bonding portion
  • FIGS. 7A to 7C are explanatory diagrams of a semiconductor device to which the semiconductor device manufacturing method according to the first embodiment of the present invention is applied.
  • FIGS. 7A to 7C are explanatory diagrams of a semiconductor device to which the semiconductor device manufacturing method according to the first embodiment of the present invention is applied.
  • the semiconductor device 28 shown in FIG. 1 will be described, but the same components as those in the semiconductor device shown in FIG. 7 and the manufacturing method thereof will be assigned the same reference numerals and detailed description thereof will be omitted.
  • the semiconductor device 28 As shown in FIG. 1, the semiconductor device 28 according to the first embodiment of the present invention Conductor elements 18 are arranged in the form of an area array around them, and conductor terminals 29 with the upper side (front side) as the wire bonding part 17 and the lower side (back side) as the external connection terminal part 22 are arranged. ing.
  • the wire bonding part 17 and each electrode pad part 30 of the semiconductor element 18 are electrically connected by a bonding wire 20, and the upper half of the semiconductor element 18, the bonding wire 20, and the conductor terminal 29 is a sealing resin 21. Sealed with grease.
  • the details of the conductor terminal 29 are shown in Fig. 1, but first, the upper and lower sides of the rod-shaped copper conductor 32 formed by etching the lead frame material 10 (see Fig. 7 (A)) are resistant to etching liquid. Thickness as an example of precious metal plating 0.15 to 0.5 m gold plating 33 force On top of that, thickness 0.5 to 2 / zm of base plating 34 force Thickness as an example of precious metal plating on top There is a gold plating 35 between 0.15 and 0.5 m. In this embodiment, the base plating 34 is Ni-plated.
  • the lead frame material 10 has a thickness of about 0.1 to 0.3 mm, but the present invention is not limited to these thicknesses.
  • the structure of the element mounting portion 16 is plated with the same structure as that of the conductor terminal 29.
  • the lower half of the element mounting portion 16 and the conductor terminal 29 protrudes from the sealing resin 21 and is exposed to the outside.
  • the external connection terminal portion 22 is provided with a plating having good solder wettability at the bottom, and by melting the cream solder provided on the other substrate 36, as shown in FIG. 1, it is electrically connected to the other substrate 36. Connection is made.
  • An element mounting portion 16 is disposed on the bottom surface side of the semiconductor element 18, thereby promoting heat dissipation from the semiconductor element 18.
  • the lower surface side of the lead frame material 10 is entirely covered with the etching resistant resist film 15, and the front side half-etching is performed as shown in FIG. 7F.
  • the wire bonding portion 17 It is formed as shown in FIG. That is, the lower lead frame material 10 is etched into a predetermined shape, and further, the lead frame material 10 extends to the lower peripheral portion of the plating mask 38 composed of the gold plating 35, the base plating 34, and the gold plating 33, respectively. Is eroded.
  • the force that the plating mask 38 protrudes from the periphery of the copper material constituting the wire bonding part 17 has a thickness of gold plating 33, 35 and base coating 34, so that it is difficult to bend during resin sealing. It will not be a plating burr that can be removed or dropped off. Therefore, the defect rate of the semiconductor device 28 is significantly reduced.
  • the etching resist film used in this step can be easily peeled off after etching, which preferably has a tape material adhered thereto.
  • the back side of the external connection terminal portion 22 and the element mounting portion 16 is covered with the plating mask 39 composed of the gold plating 35, the base plating 34, and the gold plating 33, so that it is relatively thick as a whole.
  • the constructed mask 39 is not eroded by the etchant.
  • the plating mask 39 has a certain thickness (preferably 1 to: LO / z m and more preferably 1.5 to 4 / ⁇ ⁇ ), it does not become a plating burr.
  • each semiconductor device 28 is cut and separated to obtain individual semiconductor devices.
  • FIG. 3 (A) shows a semiconductor device 40 of a type in which the element mounting portion (die pad) is omitted.
  • the conductor terminals 29 are arranged in a grid array with a gap around the semiconductor element 18.
  • the upper side of the conductor terminal 29 is the wire bonding portion 17, and the lower side is the external connection terminal portion 22.
  • plating masks 38 and 39 made of gold plating 35, base metal 34 and gold metal 33 are formed, respectively.
  • plating mask 38 and 39 Since the surface areas of these plating masks 38 and 39 are larger than the cross-sectional area of the copper conductor 32, the electrical joining efficiency is improved. Note that the plating mask 38 shown in FIGS. 3A to 3C bulges outward as shown in the enlarged view of FIG.
  • the element mounting portion is omitted, and instead, a semiconductor device 42 provided with a plurality of conductor terminals 29 (heat dissipation terminals) immediately below the semiconductor element 18 is provided. Show.
  • the conductor terminal 29 disposed immediately below the semiconductor element 18 does not form a current-carrying circuit, but assists heat dissipation from the semiconductor element 18.
  • a plating mask 38, 39 consisting of a gold plating 35, a ground coating 34 and a gold plating 33 is applied to prevent generation of plating burrs.
  • the electrode pads 44 of the semiconductor elements 43 are arranged in a grid array, and the semiconductor elements 43 are arranged with the electrode pads 44 facing downward.
  • the flip chip (FC) type semiconductor device in which the internal connection terminal portion is provided on the upper side of the conductor terminal 29 and the electrode pad portion 44 of the semiconductor element 43 is directly joined. As a result, the semiconductor device can be further downsized.
  • the plating mask 38, 39 force S composed of the gold plating 35, the base plating 34, and the gold plating 33 is applied to the upper and lower surfaces of each conductor terminal 29 to prevent the occurrence of plating burrs.
  • the plating masks 38 and 39 have the precious metal plating applied to the lowermost layer and the uppermost layer, and the Ni plating functioning as a base adhesion to the intermediate portion. It is also possible to omit the plating and make the base plating a thick base metal plating. In this case, the base metal plating is not eroded by the etching solution, and any metal can be used as long as it is resistant to etching, such as tin plating, tin bismuth plating, lead solder plating, It is preferable to use lead-free soldering or the like.
  • these metals are not easily eroded by the etching solution, the thin noble metal plating on the surface does not become a plating residue. Note that these base metal platings are sufficient if they are harder to be eroded by the etchant than Ni plating (for example, an etching rate of 1Z10 or less), and even if they are slightly eroded, their thickness is increased (for example, 4 ⁇ 8 ⁇ m).
  • the resist film 15 on the lower surface side of the coating material 10 is removed, the resist film 15 may be removed after the resin sealing is completed in FIG. 4 (H).
  • FIG. 4 is an explanatory view of the semiconductor device manufactured by the method of manufacturing a semiconductor device according to the second embodiment of the present invention
  • FIG. 5 is an explanatory view showing details of the wire bonding portion.
  • 6 (A) to (C) are explanatory views of a semiconductor device to which the semiconductor device manufacturing method according to the second embodiment of the present invention is applied.
  • the semiconductor device 28 manufactured by the method for manufacturing the semiconductor device according to the second embodiment of the present invention shown in FIG. 4 will be described.
  • the method for manufacturing the semiconductor device shown in FIG. The same constituent elements as those of FIG.
  • the semiconductor device 28 manufactured by the method of manufacturing a semiconductor device according to one embodiment of the present invention has a semiconductor element 18 at the center and an area array around the upper surface (
  • a conductor terminal 29 having a wire bonding portion 17 as an example of the internal connection terminal portion on the front surface side and an external connection terminal portion 22 on the lower surface side (back surface side) is disposed.
  • the wire bonding part 17 and each electrode pad part 30 of the semiconductor element 18 are electrically connected by the bonding wire 20, and the upper half of the semiconductor element 18, the bonding wire 20 and the conductor terminal 29 is sealed with the sealing resin 21. It has been stopped.
  • the force shown in Fig. 4 shows the details of the conductor terminal 29.
  • the base is about 0.5 to 2 ⁇ m above and below the rod-shaped copper conductor 32 formed by etching the lead frame material 10 (see Fig. 4).
  • a gold plating 35 having a thickness of 0.15 to 0.5 / zm, which is an example of a noble metal plating, is formed thereon.
  • the base plating 34 is Ni-plated.
  • the lead frame material 10 has a thickness of about 0.1 to 0.3 mm, but the present invention is not limited to these thicknesses.
  • the thickness of the gold plating 35 is not limited as long as the base is not eroded by the etching solution, but the thickness is not preferable because the manufacturing cost increases.
  • the conductor terminals 29 are formed by etching, and the width of the base plating 34 and the gold plating 35 formed above and below the copper conductor 32 is determined by the surrounding area.
  • the plating burr 26 is removed, and the cross section of the copper conductor 32 is substantially the same.
  • the structure of the element mounting portion 16 is plated with the same structure as that of the conductor terminal 29. So thus, the lower half of the element mounting portion 16 and the conductor terminal 29 protrudes from the sealing resin 20 and is exposed to the outside.
  • the external connection terminal portion 22 is provided with a plating having good solder wettability at the bottom, and by melting the cream solder provided on the other substrate 36, the electrical connection with the other substrate 36 is achieved as shown in FIG. Connection is made.
  • An element mounting portion 16 is disposed on the bottom surface side of the semiconductor element 18, thereby promoting heat dissipation from the semiconductor element 18.
  • the lower surface side of the lead frame material 10 is entirely covered with the etching resistant resist film 15, and the front side half-etching is performed as shown in FIG. 7F.
  • a part of the lead frame material 10 and a part of the base metal 34 are eroded by the etching solution. Since the metal plating 35 is not eroded by the etching solution, the wire bonding part 17 is shown in FIG. Formed as follows. That is, the lead frame material 10 is etched into a predetermined shape to form the upper half of the copper conductor 32, and the underlying metal 34 is partially eroded accordingly. Then, the uppermost metal fitting 35 remains, and a plating paste 26 is formed around the upper portion of the copper conductor 32. If this bare burr 26 is left as it is, as described above, it will cause a defective product of the semiconductor device.
  • a plating slurry removing and cleaning step is provided.
  • This burrs are removed by, for example, moving the cleaning liquid with ultrasonic waves into the burrs 26. Also, it can be removed by rubbing with a brush or by mechanical removal with a water jet, etc., and chemical treatment such as aqua regia.
  • the plating burr melts from both the upper and lower sides, and the necessary parts (for example, wire bonding Part) does not melt from one side, so the plating burr can be removed. After this, the plating burr removed by washing is completely removed from the product.
  • water washing is naturally performed in order to remove the etching solution. It is done by Ming.
  • the etching resist film used in the half-etching step (F) can be easily peeled off after etching, preferably with an adhesive tape.
  • the resist film 15 on the lower surface side is removed, and the semiconductor element 18 is placed on the element mounting part 16, and then the electrical connection between the semiconductor element 18 and the wire bonding part 17 is bonded.
  • the wire 19 is used to seal the upper side of the lead frame material 10 (FIG. 7 (H)).
  • the resist film 15 can be removed before the burrs 26 are removed.
  • half etching of the back side of the lead frame material 10 is performed.
  • the back surface side of the external connection terminal portion 22 and the element mounting portion 16 is provided with a base metal 34 and a gold metal 35, so that a plating burr 26 is generated.
  • a removal and cleaning process is performed to remove all the glue 26 formed.
  • each semiconductor device 28 is cut and separated to obtain individual semiconductor devices.
  • the semiconductor devices 40, 42, and 45 to which the semiconductor device manufacturing method according to the second embodiment of the present invention is applied will be described with reference to FIGS. 6 (A) to (C).
  • the above-described plating burr removal and cleaning steps are provided, and the glue 26 is formed by the half-etching process.
  • FIG. 6 (A) shows a semiconductor device 40 of the type in which the element mounting portion (die pad) is omitted.
  • the conductor terminals 29 are arranged in a grid array with a gap around the semiconductor element 18.
  • the upper side of the conductor terminal 29 is the wire bonding portion 17, and the lower side is the external connection terminal portion 22.
  • the surface of the wire bonding part 17 and the external connection terminal part 22 are respectively provided with a base metal plate 34 and a metal plate 35 (see FIG. 1).
  • the metal paste 26 is formed around the metal plating 35.
  • the metal paste 26 is removed by the plating plating removal and cleaning process.
  • FIG. 6B shows a semiconductor device 42 in which the element mounting portion is omitted, and a plurality of conductor terminals 29 are provided in a grid array immediately below the semiconductor element 18 instead.
  • the conductor terminal 29 disposed immediately below the semiconductor element 18 does not form an energization circuit but assists heat dissipation from the semiconductor element 18 (heat dissipation terminal).
  • a wire bonding portion 17 is formed on the upper surface of the conductor terminal 29 provided around the semiconductor element 18 and an external connection terminal portion 22 is formed on the lower surface.
  • plating masks 13 and 14 comprising a base metal 34 and a gold metal 35 are formed.
  • the electrode pads 44 of the semiconductor elements 43 are arranged in a grid array, and the semiconductor elements 43 are arranged with the electrode pads 44 facing downward.
  • the flip chip (FC) type semiconductor device in which the internal connection terminal portion is provided on the upper side of the conductor terminal 29 and the electrode pad portion 44 of the semiconductor element 43 is directly joined. As a result, the semiconductor device can be further downsized.
  • the base metal 34 and the gold metal 35 are formed on the upper and lower surfaces of each conductor terminal 29, and the force is also formed by the half etching cache, so that the magnetic flash is removed.
  • gold plating is used as an example of noble metal plating.
  • it is generally a metal that is not eroded by an etching solution or is not easily eroded and does not easily cause surface oxidation.
  • the present invention can be applied to other metals (for example, Ag, Pd, Pt, etc.).

Abstract

　リードフレーム材１０の表面側又は裏面側の所定箇所に、最上層に貴金属めっき層３５を有するめっきマスク３８、３９を形成し、次にめっきマスク３８、３９をレジストマスクとしてリードフレーム材１０を順次エッチングして、封止樹脂２１の内部に配置された半導体素子１８と電気的に連通し、下部に突出する外部接続端子部２２を形成する半導体装置２８の製造方法において、めっきマスク３８、３９の最下層に耐エッチング液性を有する卑金属めっき又は貴金属めっき３３をした。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、例えば、 CSP (チップサイズパッケージ）の半導体装置に係り、特に、外 部接続端子部が封止榭脂の底面側に突出した半導体装置及びその製造方法に関 する。
背景技術
[0002] 半導体装置の小型化の要請から、ポリイミド榭脂テープと半田ボールを用いたテー プ CSP型の半導体装置や、ベースメタルを使用した BCC (バンプチップキャリア）型 の半導体装置が知られている。しかしながら、テープ CSP型の半導体装置において は、ポリイミド榭脂テープが高価であり、軟質のためにストリップ搬送に適していないと いう問題がある。また、 BCC型の半導体装置においては、ベースメタルをエッチング によってリムーブすると固片になってしまうので、モールド面を粘着テープで固定する 必要があり、コスト高となるという問題がある。そこで、本出願人は、先に特許文献 1に 記載の半導体装置の製造方法を提案した。
[0003] この半導体装置の製造方法の一例を、図 7 (A)〜 COに示すが、 Cu、 Cu合金、又 は鉄ニッケル合金（例えば、 42ァロイ)材カもなるリードフレーム材 10の表裏にレジス ト膜 11を全面塗布した後、所定のリードパターンを露光し、次に現像を行ってめっき マスクのエッチングパターン 12を形成する。そして、リードフレーム材 10を全面めつき し、レジスト膜 11を除去すると表裏にめっきマスク 13、 14が形成される（以上、 A〜D
) o
次に、下面 (即ち、裏面側）の全面を別のレジスト膜 15でコーティングした後、めつ きマスク 13をレジストマスクとして上面側（即ち、表面側）のハーフエッチングを行う。 この場合、リードフレーム材 10の表面のめっきマスク 13で覆われた部分はエッチング されないので、結局は、レジスト膜で予め形成された素子搭載部 16、ワイヤボンディ ン
グ部 17が突出することになる。なお、この素子搭載部 16及びワイヤボンディング部 1 7の表面はめつきマスク 13で覆われている（以上、 E、 F)。
[0004] 次に、下面側のレジスト膜 15を除去した後、素子搭載部 16に半導体素子 18を載 せ、半導体素子 18の各電極パッド部とワイヤボンディング部 17とのワイヤボンディン グを行った後、半導体素子 18、ボンディングワイヤ 20及びワイヤボンディング部 17の 榭脂封止を行う。 21は封止榭脂を示す (以上、 G、 H)。
この後、裏面側をハーフエッチングする力 リードフレーム材 10にめつきマスク 14が 形成された部分は、めっきマスク 14がレジストマスクとなってエッチングされないで残 ることになり、結果として外部接続端子部 22及び素子搭載部 16の裏面が突出する。 外部接続端子部 22とワイヤボンディング部 17とは連通しているので、各々の外部接 続端子部 22 (及びこれに連通するワイヤボンディング部 17)が独立して半導体素子 1 8の各電極パッド部に電気的に接続される。そして、これらの半導体装置 23は一般に 格子状に並べて複数同時に製造されるので、切断分離（固片化)して個々の半導体 装置 23が製造される（以上、 I、 J)。
[0005] 特許文献 1 :特開 2001— 24135号公報
発明の開示
発明が解決しょうとする課題
[0006] しかしながら、前記した従来の半導体装置においては、めっきマスク 13、 14力 図 8のように構成されている。即ち、めっきマスク 13、 14は、リードフレーム材 10の表面（ 裏面も含む）に、例えば厚みが 1 μ mの Ni下地めつき 24を行い、その上に厚みが約 0. 2 /z mの貴金属めつき（例えば、 Au) 25を行っている。勿論、上層側（リードフレー ム材 10から遠!、方の層を上層、近 、方の層を下層と!/、う）の貴金属めつき 25は耐ェ ツチング液性を有するので、エッチング中に浸食されることはないが、銅又は銅合金 力もなるリードフレーム材 10及び下層側の Ni下地めつき 24は、図 9 (A)に示すように エッチング液に浸食されることになり、図 9 (A)、（B)に示すように、貴金属めつき 25 の周囲は箔状となって、ワイヤボンディング部 17、素子搭載部 16、外部接続端子部 22の周囲に付着してめっきノ リ（めっき箔片） 26となる。
このようなめっきバリ 26が存在すると、ワイヤボンディング工程、榭脂封止工程 (即 ち、モールド工程)等で、めっきバリ 26が剥離し、ワイヤボンディング不良、端子間シ ョート等の半導体装置不良の原因となる。
[0007] 本発明は力かる事情に鑑みてなされたもので、めっきノ リの発生を抑制若しくは除 去して、不良品の少ない半導体装置の製造方法及びこれによつて製造された半導 体装置を提供することを目的とする。
課題を解決するための手段
[0008] 前記目的に沿う第 1の発明に係る半導体装置の製造方法 (請求項 1)は、リードフレ 一ム材の表面側又は裏面側の所定箇所に、最上層に貴金属めつき層を有するめつ きマスクを形成し、次に前記めつきマスクをレジストマスクとして前記リードフレーム材 を順次エッチングして、封止榭脂の内部に配置された半導体素子と電気的に連通し
、下部に突出する外部接続端子部を形成する半導体装置の製造方法において、前 記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属めつ きをした。
本発明において、めっきマスクの最下層のめっきとは、リードフレーム材の表面（及 び裏面）に直接接しているめつき層をいい、最上層のめっきとはリードフレーム材から 一番遠い側のめっき層をいう。
また、本発明に係る半導体装置の製造方法において、めっきマスクの厚みは厚いも のが好ましぐ例えば、 1〜： LO /z mである。この場合、中間部にエッチング液に浸食さ れ易いめっき層（例えば、 Niめっき層）等を配置する場合には、このめつき層がエッチ ング液によって浸食されるので、総厚みの 9Z10以下 (好ましくは、 4Z5以下）とする のがよい。また、錫めつきはエッチング液に浸食されにくいので、最下層の貴金属め つき層の代わりに使用できる（以下の発明にお 、ても同じ)。
また、本発明（即ち、第 1〜第 5の発明）において、耐ェツチング液性を有する卑金属 め
つきとは、例えば、錫めつき、錫ビスマスめつき、有鉛はんだめつき、無鉛はんだめつ さ
等をいう。
[0009] また、第 2の発明に係る半導体装置の製造方法 (請求項 2)は、リードフレーム材の 表面側の半導体素子部の周囲に形成されるワイヤボンディング部、及び該ワイヤボ ンデイング部に対応して前記リードフレーム材の裏面側に形成される外部接続端子 部に、最上層に貴金属めつき層を有するめっきマスクを形成する第 1工程と、前記リ ードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後、表面側に形成され た前記めつきマスクをレジストマスクとして表面側力 該リードフレーム材に所定深さ のエッチング加工を行い、前記ワイヤボンディング部を突出させる第 2工程と、前記リ ードフレーム材に半導体素子を搭載した後、該半導体素子の電極パッド部とそれぞ れ対応する前記ワイヤボンディング部との間をボンディングワイヤによって接続し電気 的導通回路を形成する第 3工程と、前記半導体素子、前記ボンディングワイヤ、及び 前記ワイヤボンディング部を含む前記リードフレーム材の表面側を榭脂封止する第 4 工程と、前記耐ェツチングレジスト膜が除去された前記リードフレーム材の裏面側に、 形成された前記めつきマスクをレジストマスクとしてエッチング力卩ェを行って、前記外 部接続端子部を突出させて独立させる第 5工程とを有する半導体装置の製造方法に おいて、
前記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属 めっきをした。
[0010] なお、前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テー プ材を粘着したものであり、エッチング後に剥ぎ取り除去される場合 (請求項 3)もある また、第 1、第 2の発明に係る半導体装置の製造方法においては、前記リードフレ 一ム材の中央には、前記外部接続端子部とは別に独立して素子搭載部が形成され ている場合 (請求項 4)もある。また、この半導体装置の製造方法において、前記半導 体素子の直下に放熱用の端子が設けられている場合 (請求項 5)もある。
[0011] そして、第 3の発明に係る半導体装置の製造方法 (請求項 6)は、リードフレーム材 の表裏で、表面側に搭載される半導体素子の下部に配置されて 、る電極パッド部に 対応する位置に最上部が貴金属めつき層力 なるめっきマスクを形成する第 1工程と 、前記リードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後、表面側に 形成された前記めつきマスクをレジストマスクとして表面側から該リードフレーム材に 所定深さのエッチング加工を行 、、前記電極パッド部と電気的接続を行う内部接続 端子部を突出させる第 2工程と、前記リードフレーム材に前記半導体素子を搭載して 該半導体素子と前記内部接続端子部との電気的導通を図った後、前記半導体素子 を含む前記リードフレーム材の表面側を榭脂封止する第 3工程と、前記耐ェツチング レジスト膜が除去された前記リードフレーム材の裏面側に、形成された前記めつきマ スクをレジストマスクとしてエッチング加工を行って、前記内部接続端子部と一体とし て連通する外部接続端子部を突出させて独立させる第 4工程とを有する半導体装置 の製造方法において、
前記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属 めっきをした。
なお、前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テー プ材を粘着したものであり、エッチング後に剥ぎ取り除去される場合 (請求項 7)もある
[0012] 第 4の発明に係る半導体装置 (請求項 8)は、第 1〜第 3の発明に係る半導体装置 の製造方法によって製造される。
そして、第 5の発明に係る半導体装置 (請求項 9)は、榭脂封止された半導体素子 に電気的に接続され、裏面側に突出する外部接続端子部を有する半導体装置にお いて、
前記半導体素子の電極パッド部に電気的に連結される接続端子部（ワイヤボンディ ング部
、半導体素子に直接接触する内部接続端子部を含む)、及び前記外部接続端子部 は、その
最上層が貴金属めつき層によって構成されていると共に、最下層も耐エッチング液性 を有
する卑金属めつき又は貴金属めつきがなされて 、る。
[0013] 第 5の発明に係る半導体装置の製造方法 (請求項 10)は、リードフレーム材の表面 側に搭載される半導体素子の電極パッド部に電気的に連結される内部接続端子部、 及び該内部接続端子部に対応して前記リードフレーム材の裏面側に形成される外部 接続端子部に、最上層に貴金属めつき層を有するめっきマスクを形成する第 1工程と 、前記リードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後、表面側に 形成された前記めつきマスクをレジストマスクとして表面側から該リードフレーム材に 所定深さのエッチング加工を行い、前記内部接続端子部を突出させる第 2工程と、前 記リードフレーム材に前記半導体素子を搭載した後、該半導体素子の電極パッド部 とそれぞれ対応する前記内部接続端子部との間を電気的に接続する第 3工程と、前 記半導体素子及び前記内部接続端子部を含む前記リードフレーム材の表面側を榭 脂封止する第 4工程と、前記耐ェツチングレジスト膜が除去された前記リードフレーム 材の裏面側に、形成された前記めつきマスクをレジストマスクとしてエッチング力卩ェを 行って、前記外部接続端子部を突出させると共に、該外部接続端子部を外側に前記 内部接続端子部を内側に有する各導体端子を分離独立させる第 5工程とを有する 半導体装置の製造方法にぉ 、て、前記第 2工程と前記第 5工程のエッチング加工の 後に、それぞれ前記内部接続端子部及び前記外部接続端子部の周囲に発生した めっきノ リを除去するめつきバリ除去及び洗浄工程を設けている。
なお、前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テー プ材を粘着したものであり、エッチング後に剥ぎ取り除去される場合 (請求項 11)もあ る。
[0014] ここで、めっきバリ除去及び洗浄とは、エッチングによって発生しためっきノ リを、例 えば、洗浄中に超音波を力 4ナて、内部接続端子部の表面周囲力も分離する場合、洗 浄中にウォータージェットをめつきバリに吹きつけて除去する場合、ブラシ等で機械 的にめっきバリを除去しその後分離しためっきバリを除去する場合、超音波振動子を 有する水槽にこの中間製品（ノヽ一フェッチング直後の製品をいう）を浸漬してめつき ノ リの剥離を行った後水洗する場合、あるいはこれらの組み合わせがある。
[0015] 本発明に係る半導体装置の製造方法において、前記導体端子の内部接続端子部 は、ワイヤボンディング部からなって、前記半導体素子の周囲に相互に隙間を有して 配置されて！ヽる場合 (請求項 12)もある。
また、本発明の半導体装置の製造方法において、前記リードフレーム材の中央に は、前記導体端子とは別に、前記半導体素子を搭載する素子搭載部が形成され、該 素子搭載部の表面及び裏面にも前記第 1工程で前記めつきマスクが形成され、前記 第 2工程と前記第 5工程での前記エッチング加工後に前記めつきバリ除去及び洗浄 工程で、発生するめつきバリを除去する場合 (請求項 13)もある。
[0016] そして、本発明に係る半導体装置の製造方法において、前記リードフレーム材の中 央には、前記導体端子とは別に、グリッドアレイ状に前記半導体素子を搭載する放熱 用端子が設けられ、該放熱用端子の表面及び裏面にも前記第 1工程で前記めつき マスクが形成され、前記第 2工程と前記第 5工程での前記エッチング加工後に前記 めっきバリ除去及び洗浄工程で、発生するめつきバリを除去する場合 (請求項 14)も ある。
[0017] 更には、本発明に係る半導体装置の製造方法において、該半導体装置はフリップ チップ型の半導体装置からなって、前記導体端子の内部接続端子部が前記半導体 素子の下部に配置される電極パッド部に連結されて!ヽる場合 (請求項 15)もある。 発明の効果
[0018] 請求項 1〜7記載の半導体装置の製造方法においては、めっきマスクの最下層に 耐エッチング液性を有する卑金属めつき又は貴金属めつきをしたので、めっきバリの 発生が極力抑えられ、バリ取り作業も不要となり、結果として不良率が少ない半導体 装置の製造方法を提供できる。
また、請求項 8〜9記載の半導体装置においては、半導体素子の電極パッド部に 電気的に連結される接続端子部及び外部接続端子部は、その最上層が貴金属めつ き層によって構成されていると共に、最下層も耐エッチング液性を有する卑金属めつ き又は貴金属めつきがなされているので、めっき厚みが確保され、品質及び不良品 の少な 、半導体装置を提供できる。
[0019] 請求項 10〜 15記載の半導体装置の製造方法においては、（ハーフ）エッチングカロ ェ後に発生するめつきマスク周囲のバリが除去されているので、不良率が少ない半 導体装置の製造方法を提供できる。
また、めっきマスクの形成にあっても、特別のめっきを行わないので、半導体装置の 製造原価も安くなる。
図面の簡単な説明
[0020] [図 1]本発明の第一の実施の形態に係る半導体装置の説明図である。 [図 2]ワイヤボンディング部の詳細を示す断面図である。
[図 3] (A)〜 (C)は第一の実施の形態を適用した半導体装置の説明図である。
[図 4]本発明の第二の実施の形態に係る半導体装置の説明図である。
[図 5]ワイヤボンディング部の詳細を示す断面図である。
[図 6] (A)〜 (C)は第二の実施の形態を適用した半導体装置の説明図である。
[図 7] (A)〜 ωは従来例に係る半導体装置の製造方法の説明図である。
[図 8]従来例に係るめっきマスクの説明図である。
[図 9] (A)、 (Β)はめつきバリの発生状況を示す説明図である。
符号の説明
[0021] 10:リードフレーム材、 11:レジスト膜、 12:エッチングパターン、 13、 14:
めっきマスク、 15:耐ェツチングレジスト膜、 16:素子搭載部、 17:ワイヤボンデ イング部、 18:半導体素子、 20:ボンディングワイヤ、 21:封止榭脂、 22:外部 接続端子部、 23:半導体装置、 24:Ni下地めつき、 25:貴金属めつき、 26:め つきバリ、 28:半導体装置、 29:導体端子、 30:電極パッド部、 32:銅導体、 3 3:金めつき、 34:下地めつき、 35:金めつき、 36:基板、 38、 39:めっきマ
スク、 40、 42：半導体装置、 43：半導体素子、 44：電極パッド部、 45：半導体 装置
発明を実施するための最良の形態
[0022] 続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明 し、本発明の理解に供する。
ここに、図 1は本発明の第一の実施の形態に係る半導体装置の製造方法で製造さ れた半導体装置の説明図、図 2はワイヤボンディング部の詳細を示す断面図、図 3(
A)〜 (C)は本発明の第一の実施の形態の半導体装置の製造方法を適用した半導 体装置の説明図である。
[0023] まず、図 1に示す半導体装置 28について説明するが、図 7に示す半導体装置及び その製造方法と同一の構成要素については同一の番号を付してその詳しい説明を 省略する。
図 1に示すように、本発明の第一の実施の形態に係る半導体装置 28は、中央に半 導体素子 18を、その周辺にエリアアレー状に、上面側（表面側）がワイヤボンディン グ部 17となって下面側 (裏面側）が外部接続端子部 22となった導体端子 29を配置し ている。ワイヤボンディング部 17と半導体素子 18の各電極パッド部 30はボンディン グワイヤ 20で電気的に連結されており、半導体素子 18、ボンディングワイヤ 20、及 び導体端子 29の上半分は封止榭脂 21で榭脂封止されている。
[0024] 導体端子 29の詳細を図 1に示すが、リードフレーム材 10 (図 7 (A)参照）をエツチン グして形成される棒状の銅導体 32の上下にまず耐ェツチング液性を有する貴金属 めっきの一例である厚み 0. 15〜0. 5 mの金めつき 33力 その上に厚み 0. 5〜2 /z m程度の下地めつき 34力 更にその上に貴金属めつきの一例である厚み 0. 15〜 0. 5 mの金めつき 35がなされている。この実施の形態では下地めつき 34としては Niめっきがなされている。なお、リードフレーム材 10の厚みは 0. 1〜0. 3mm程度で あるが、これらの厚みに本発明は限定されない。
[0025] 素子搭載部 16の構造は、この導体端子 29と同一構造のめっきがなされている。そ して、素子搭載部 16及び導体端子 29の下半分は封止榭脂 21から突出して外部に 露出している。外部接続端子部 22には半田濡れ性の良いめっきが下部に設けられ、 他の基板 36上に設けられたクリーム半田の溶融によって、図 1に示すように、他の基 板 36との電気的な接続が行われて 、る。
半導体素子 18の底面側には素子搭載部 16が配置され、これによつて、半導体素 子 18からの熱放散を促進している。
[0026] 続いて、この半導体装置 28の製造方法について説明するが、図 7に示す従来の半 導体装置 23の製造方法と異なる点のみを詳細に説明する。図 7において、（A)〜(C )までの工程は同じで、（D)の工程で、全面めつきをする場合に、最初に貴金属めつ きの一例である厚み 0. 15〜0. 5 mの金めつき 33を行い、その上に厚み 0. 5〜2 m程度の下地めつき 34を行う。次に、その上に貴金属めつきの一例である厚み 0. 15〜0. 5 mの金めつき 35を行う。
次に、図 7 (E)に示すようにリードフレーム材 10の下面側を耐エッチングレジスト膜 15で全部覆い、図 7 (F)に示すように表側のハーフエッチングを行う。この場合、金 めっき 33、 35はエッチング液によって浸食されないので、ワイヤボンディング部 17は 図 2に示すように形成される。即ち、下側のリードフレーム材 10は、所定形状にエッチ ングされ、更に、それぞれ金めつき 35、下地めつき 34及び金めつき 33からなるめっき マスク 38の周囲下側部分までリードフレーム材 10が浸食される。従って、ワイヤボン デイング部 17を構成する銅材の周囲からめっきマスク 38が突出する力 その厚みが 金めつき 33、 35と下地めつき 34の厚みを有するので、曲がり難ぐ榭脂封止中にそ の部分が取れるあるいは脱落する等のめっきバリとはならない。従って、半導体装置 28の不良率が著しく減少する。
なお、本工程に用いられる耐ェツチングレジスト膜としては、テープ材を粘着したも のが好ましぐエッチング後の剥離作業が容易となる。
[0027] この後、図 7 (G)示すように、下面側のレジスト膜 15を除去し、素子搭載部 16に半 導体素子 18を載せた後、半導体素子 18とワイヤボンディング部 17との電気的連結 をボンディングワイヤ 20で行!、、リードフレーム材 10の上側を榭脂封止する（図 7 (H ) )。
そして、図 7 (1)に示すように、リードフレーム材 10の裏面側のハーフエッチングを行 う。この場合も、外部接続端子部 22及び素子搭載部 16の裏面側は、金めつき 35、 下地めつき 34及び金めつき 33からなるめっきマスク 39によって覆われているので、 全体として比較的厚く構成されためつきマスク 39がエッチング液によって浸食される ことはない。また、めっきマスク 39は一定の厚み（好ましくは 1〜： LO /z m 更に好ましく は 1. 5〜4 /ζ πι)を有しているので、めっきバリとはならない。
次に、図 7 CF)に示すように、各半導体装置 28を切断分離して、個別の半導体装置 を得ることになる。
[0028] 続いて、図 3 (A)〜(C)を参照しながら、本発明の半導体装置の製造方法を適用し た半導体装置 40、 42、 45について説明する。
図 3 (A)は、素子搭載部 (ダイパッド）が省略されたタイプの半導体装置 40であって 、半導体素子 18の周囲に隙間を有して、導体端子 29がグリッドアレイ状に配置され 、この導体端子 29の上側がワイヤボンディング部 17、下側が外部接続端子部 22とな つている。ワイヤボンディング部 17及び外部接続端子部 22の表面には、それぞれ金 めっき 35、下地めつき 34及び金めつき 33からなるめっきマスク 38、 39がなされてい る。
これらのめっきマスク 38、 39の表面積は、銅導体 32の断面積より大きいので、電気 的接合効率が向上する。なお、図 3 (A)〜（C)に示すめっきマスク 38は、図 1の拡大 図に示すように、外側に膨出している。
[0029] 次に、図 3 (B)は、素子搭載部は省略され、その代わりに半導体素子 18の直下に は複数の導体端子 29 (放熱用の端子)が設けられている半導体装置 42を示す。半 導体素子 18の直下に配置されている導体端子 29は通電回路を形成するものではな ぐ半導体素子 18からの熱放散を助けるものである。
各導体端子 29の上下面には、金めつき 35、下地めつき 34及び金めつき 33からな るめつきマスク 38、 39力なされ、めっきバリの発生を防止している。
[0030] 図 3 (C)に示す半導体装置 45は、半導体素子 43の電極パッド部 44をグリッドァレ ィ状に配置して、し力も電極パッド部 44を下側に向けて半導体素子 43を配置し、導 体端子 29の上側に内部接続端子部を設け、直接、半導体素子 43の電極パッド部 4 4を接合するフリップチップ (FC)型の半導体装置としている。これによつて、半導体 装置のより小型化を図ることができる。
なお、この場合も各導体端子 29の上下面には、金めつき 35、下地めつき 34及び金 めっき 33からなるめっきマスク 38、 39力 Sなされ、めっきバリの発生を防止している。
[0031] 前記実施の形態においては、めっきマスク 38、 39は最下層と最上層に貴金属めつ きを行い、中間部に下地めつきとして作用する Niめっきを行っていた力 最下層の貴 金属めつきを省略し、下地めつきを厚みの厚い卑金属めつきとすることもできる。この 場合、卑金属めつきとしてはエッチング液に浸食されな 、金属であれば如何なる金 属であってもよぐ耐ェツチング液性を有する錫めつき、錫ビスマスめつき、有鉛はん だめつき、無鉛はんだめつき等を使用するのが好ましい。これらの金属は、エッチング 液に浸食されにくいので、表面の薄い貴金属めつきがめっきノ リとなることはない。な お、これらの卑金属めつきは、 Niめっきより遙に (例えば、エッチング速度が 1Z10以 下)エッチング液によって浸食され難ければ十分で、多少浸食されても、その厚みを 厚くする（例えば 4〜8 μ m)ことによってカバーできる。
また、図 7 (F)、（G)において、一回目のハーフエッチングを行った後に、リードフレ ーム材 10の下面側のレジスト膜 15を除去したが、図 4 (H)で榭脂封止が完了した後 に、レジスト膜 15の除去を行ってもよい。
[0032] 次に、図 4は本発明の第二の実施の形態に係る半導体装置の製造方法で製造さ れた半導体装置の説明図、図 5はワイヤボンディング部の詳細を示す説明図、図 6 ( A)〜 (C)は本発明の第二の実施の形態の半導体装置の製造方法を適用した半導 体装置の説明図である。
[0033] まず、図 4に示す本発明の第二の実施の形態に係る半導体装置の製造方法によつ て製造された半導体装置 28について説明するが、図 4に示す半導体装置の製造方 法と同一の構成要素については同一の番号を付してその詳しい説明を省略する。 図 4に示すように、本発明の一実施の形態に係る半導体装置の製造方法で製造さ れた半導体装置 28は、中央に半導体素子 18を、その周辺にエリアアレー状に、上 面側（表面側）が内部接続端子部の一例であるワイヤボンディング部 17となって下面 側 (裏面側）が外部接続端子部 22となった導体端子 29を配置して 、る。ワイヤボン デイング部 17と半導体素子 18の各電極パッド部 30はボンディングワイヤ 20で電気 的に連結され、半導体素子 18、ボンディングワイヤ 20、及び導体端子 29の上半分 は封止榭脂 21で榭脂封止されている。
[0034] 導体端子 29の詳細を図 4に示す力 リードフレーム材 10 (図 4参照）をエッチングし て形成される棒状の銅導体 32の上下にまず厚み 0. 5〜2 μ m程度の下地めつき 34 力 更にその上に貴金属めつきの一例である厚み 0. 15〜0. 5 /z mの金めつき 35が なされている。この実施の形態では下地めつき 34としては Niめっきがなされている。 なお、リードフレーム材 10の厚みは 0. 1〜0. 3mm程度であるが、これらの厚みに 本発明は限定されない。この金めつき 35の厚みはエッチング液によって下地が浸食 されない厚みを有するものであれば、厚みは限定されないが、厚くなると製造原価が 高騰するので、好ましくない。導体端子 29 (及び以下に説明する素子搭載部 16も同 様）はエッチングによって形成され、銅導体 32の上下に形成されている前記した下地 めっき 34及び金めつき 35の広さは、周囲のめっきバリ 26が除去されて銅導体 32の 断面と実質同一となっている。
[0035] 素子搭載部 16の構造は、この導体端子 29と同一構造のめっきがなされている。そ して、素子搭載部 16及び導体端子 29の下半分は封止榭脂 20から突出して外部に 露出している。外部接続端子部 22には半田濡れ性の良いめっきが下部に設けられ、 他の基板 36上に設けられたクリーム半田の溶融によって、図 4に示すように、他の基 板 36との電気的な接続が行われて 、る。
半導体素子 18の底面側には素子搭載部 16が配置され、これによつて、半導体素 子 18からの熱放散を促進している。
[0036] 続いて、この半導体装置 28の製造方法について説明するが、図 7に示す従来の半 導体装置 23の製造方法と異なる点のみを詳細に説明する。図 7において、（A)〜(C )までの工程は同じで、（D)の工程で、全面めつきをする場合に、図 5に示すように、 最初に厚み 0. 5〜2 /ζ πι程度の下地めつき 34を行い、次に、その上に貴金属めつき の一例である厚み 0. 15〜0. 5 mの金めつき 35を行う。
次に、図 7 (E)に示すようにリードフレーム材 10の下面側を耐エッチングレジスト膜 15で全部覆い、図 7 (F)に示すように表側のハーフエッチングを行う。この場合、リー ドフレーム材 10の一部、及び下地めつき 34の一部はエッチング液によって浸食され る力 金めつき 35はエッチング液によって浸食されないので、ワイヤボンディング部 1 7は図 5に示すように形成される。即ち、リードフレーム材 10は、所定形状にエツチン グされて銅導体 32の上半分を形成し、これに伴 、下地めつき 34も一部浸食される。 そして、最上部の金めつき 35は残り、銅導体 32の直上部の周囲にめっきノ リ 26が形 成される。このめつきバリ 26はそのまま残すと、前述のように、半導体装置の製品不 良を招く。
[0037] 従って、このハーフエッチング工程 (F)の後に、めっきノ リ除去及び洗浄工程を設 ける。このめつきバリ除去は、例えは超音波を付加した洗浄液をめつきバリ 26にカロえ ることによって行う。また、ブラシ等で擦る又はウォータージェット等によって機械的に 除去することによって行い、王水等の化学処理を行うこともできる力 めっきバリは上 下両面から溶け、必要な部分 (例えは、ワイヤボンディング部）は片側からし力溶けな いので、めっきバリを除去することができる。この後、洗浄して除去しためっきバリを完 全に製品から除去する。なお、ハーフエッチング工程 (F)、 （I)の後に、エッチング液 を除去するために水洗は当然行い、このめつきノ リ除去及び洗浄工程とは異なるタイ ミングで行われる。
なお、ハーフエッチング工程 (F)に用いられる耐ェツチングレジスト膜としては、テー プ材を粘着したものが好ましぐエッチング後の剥離作業が容易となる。
[0038] めっきバリ 26を除去した後、下面側のレジスト膜 15を除去し、素子搭載部 16に半 導体素子 18を載せた後、半導体素子 18とワイヤボンディング部 17との電気的連結 をボンディングワイヤ 19で行 、、リードフレーム材 10の上側を榭脂封止する（図 7 (H ) )。なお、レジスト膜 15の除去はめつきバリ 26を除去する前に行うこともできる。そし て、図 7 (1)〖こ示すように、リードフレーム材 10の裏面側のハーフエッチングを行う。こ の場合も、外部接続端子部 22及び素子搭載部 16の裏面側は、下地めつき 34及び 金めつき 35がなされているので、めっきバリ 26が発生することになり、前記しためっき ノ リ除去及び洗浄工程を行って、形成されためつきノ リ 26の全てを除去する。 次に 、図 7 CF)に示すように、各半導体装置 28を切断分離して、個別の半導体装置を得る ことになる。
[0039] 続いて、図 6 (A)〜 (C)を参照しながら、本発明の第二の実施の半導体装置の製 造方法を適用した半導体装置 40、 42、 45について説明する。なお、以下の製造方 法においては、それぞれのハーフエッチング処理後に、前記しためっきバリ除去及び 洗浄工程が設けられ、ハーフエッチング処理によって形成されためつきノ リ 26が除 去されている。
図 6 (A)は、素子搭載部 (ダイパッド）が省略されたタイプの半導体装置 40であって 、半導体素子 18の周囲に隙間を有して、導体端子 29がグリッドアレイ状に配置され 、この導体端子 29の上側がワイヤボンディング部 17、下側が外部接続端子部 22とな つている。ワイヤボンディング部 17及び外部接続端子部 22の表面には、それぞれ下 地めつき 34及び金めつき 35がなされている（図 1参照）。金めつき 35の周囲にはめつ きノ リ 26が形成されていた力 めっきノ リ除去及び洗浄工程によってめつきノ リ 26が 除去されている。
なお、図 6 (A)に 2点鎖線で示すように、半導体素子 18の底にダイパッド 18aを設 けることも可能である。このダイパッド 18aは前記したようにハーフエッチングによって 形成することもできるし、半導体素子 18の底に貼着してもよい。 [0040] 次に、図 6 (B)は、素子搭載部は省略され、その代わりに半導体素子 18の直下に はグリッドアレイ状に複数の導体端子 29が設けられている半導体装置 42を示す。半 導体素子 18の直下に配置されている導体端子 29は通電回路を形成するものではな ぐ半導体素子 18からの熱放散を助けるもの (放熱用端子)である。なお、半導体素 子 18の周囲に設けられている導体端子 29の上面にはワイヤボンディング部 17が下 面には外部接続端子部 22が形成されている。
各導体端子 29の上下面には、下地めつき 34及び金めつき 35からなるめっきマスク 13、 14がなされ、ハーフエッチングカ卩ェによって形成されためつきバリは除去されて いる。
[0041] 図 6 (C)に示す半導体装置 45は、半導体素子 43の電極パッド部 44をグリッドァレ ィ状に配置して、し力も電極パッド部 44を下側に向けて半導体素子 43を配置し、導 体端子 29の上側に内部接続端子部を設け、直接、半導体素子 43の電極パッド部 4 4を接合するフリップチップ (FC)型の半導体装置としている。これによつて、半導体 装置のより小型化を図ることができる。
なお、この場合も各導体端子 29の上下面には、下地めつき 34及び金めつき 35が なされ、し力もハーフエッチングカ卩ェによって形成されためつきバリは除去されている
[0042] 前記実施の形態においては、貴金属めつきの一例として金めつきが使用されてい たが、一般にエッチング液に浸食されない又は浸食されにくぐし力も表面酸ィ匕を起 こし難い金属であれば、他の金属（例えば、 Ag、 Pd、 Pt等)であっても本発明は適用 される。

Claims

請求の範囲
[1] リードフレーム材の表面側又は裏面側の所定箇所に、最上層に貴金属めつき層を 有するめっきマスクを形成し、次に前記めつきマスクをレジストマスクとして前記リード フレーム材を順次エッチングして、封止榭脂の内部に配置された半導体素子と電気 的に連通し、下部に突出する外部接続端子部を形成する半導体装置の製造方法に おいて、
前記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属 めっきをしたことを特徴とする半導体装置の製造方法。
[2] リードフレーム材の表面側の半導体素子部の周囲に形成されるワイヤボンディング 部、及び該ワイヤボンディング部に対応して前記リードフレーム材の裏面側に形成さ れる外部接続端子部に、最上層に貴金属めつき層を有するめっきマスクを形成する 第 1工程と、 前記リードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後 、表面側に形成された前記めつきマスクをレジストマスクとして表面側力 該リードフレ 一ム材に所定深さのエッチング加工を行 、、前記ワイヤボンディング部を突出させる 第 2工程と、
前記リードフレーム材に半導体素子を搭載した後、該半導体素子の電極パッド部と それぞれ対応する前記ワイヤボンディング部との間をボンディングワイヤによって接 続し電気的導通回路を形成する第 3工程と、
前記半導体素子、前記ボンディングワイヤ、及び前記ワイヤボンディング部を含む 前記リードフレーム材の表面側を榭脂封止する第 4工程と、
前記耐ェツチングレジスト膜が除去された前記リードフレーム材の裏面側に、形成さ れた前記めつきマスクをレジストマスクとしてエッチング力卩ェを行って、前記外部接続 端子部を突出させて独立させる第 5工程とを有する半導体装置の製造方法において 前記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属 めっきをしたことを特徴とする半導体装置の製造方法。
[3] 前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テープ材を 粘着したものであり、エッチング後に剥ぎ取り除去されることを特徴とする請求項 2記 載の半導体装置の製造方法。
[4] 請求項 1〜3のいずれか 1項に記載の半導体装置の製造方法において、前記リー ドフレーム材の中央には、前記外部接続端子部とは別に独立して素子搭載部が形 成されて!/、ることを特徴とする半導体装置の製造方法。
[5] 請求項 1〜4のいずれか 1項に記載の半導体装置の製造方法において、前記半導 体素子の直下には放熱用の端子が設けられていることを特徴とする半導体装置の製 造方法。
[6] リードフレーム材の表裏で、表面側に搭載される半導体素子の下部に配置されて いる電極パッド部に対応する位置に最上部が貴金属めつき層力もなるめっきマスクを 形成する第 1工程と、
前記リードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後、表面側に 形成された前記めつきマスクをレジストマスクとして表面側から該リードフレーム材に 所定深さのエッチング加工を行 、、前記電極パッド部と電気的接続を行う内部接続 端子部を突出させる第 2工程と、
前記リードフレーム材に前記半導体素子を搭載して該半導体素子と前記内部接続 端子部との電気的導通を図った後、前記半導体素子を含む前記リードフレーム材の 表面側を榭脂封止する第 3工程と、
前記耐ェツチングレジスト膜が除去された前記リードフレーム材の裏面側に、形成さ れた前記めつきマスクをレジストマスクとしてエッチング力卩ェを行って、前記内部接続 端子部と一体として連通する外部接続端子部を突出させて独立させる第 4工程とを 有する半導体装置の製造方法において、
前記めつきマスクの最下層に耐ェツチング液性を有する卑金属めつき又は貴金属 めっきをしたことを特徴とする半導体装置の製造方法。
[7] 前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テープ材を 粘着したものであり、エッチング後に剥ぎ取り除去されることを特徴とする請求項 6記 載の半導体装置の製造方法。
[8] 請求項 1〜7のいずれか 1項に記載の半導体装置の製造方法によって製造された ことを特徴とする半導体装置。
[9] 榭脂封止された半導体素子に電気的に接続され、裏面側に突出する外部接続端 子部を有する半導体装置において、
前記半導体素子の電極パッド部に電気的に連結される接続端子部、及び前記外 部接続端子部は、その最上層が貴金属めつき層によって構成されていると共に、最 下層も耐エッチング液性を有する卑金属めつき又は貴金属めつきがなされていること を特徴とする半導体装置。
[10] リードフレーム材の表面側に搭載される半導体素子の電極パッド部に電気的に連 結される内部接続端子部、及び該内部接続端子部に対応して前記リードフレーム材 の裏面側に形成される外部接続端子部に、最上層に貴金属めつき層を有するめっき マスクを形成する第 1工程と、
前記リードフレーム材の裏面側に耐ェツチングレジスト膜を形成した後、表面側に 形成された前記めつきマスクをレジストマスクとして表面側から該リードフレーム材に 所定深さのエッチング加工を行い、前記内部接続端子部を突出させる第 2工程と、 前記リードフレーム材に前記半導体素子を搭載した後、該半導体素子の電極パッ ド部とそれぞれ対応する前記内部接続端子部との間を電気的に接続する第 3工程と 前記半導体素子及び前記内部接続端子部を含む前記リードフレーム材の表面側 を榭脂封止する第 4工程と、
前記耐ェツチングレジスト膜が除去された前記リードフレーム材の裏面側に、形成さ れた前記めつきマスクをレジストマスクとしてエッチング力卩ェを行って、前記外部接続 端子部を突出させると共に、該外部接続端子部を外側に前記内部接続端子部を内 側に有する各導体端子を分離独立させる第 5工程とを有する半導体装置の製造方 法において、
前記第 2工程と前記第 5工程のエッチング加工の後に、それぞれ前記内部接続端 子部及び前記外部接続端子部の周囲に発生しためっきバリを除去するめつきバリ除 去及び洗浄工程を設けたことを特徴とする半導体装置の製造方法。
[11] 前記リードフレーム材の裏面側に形成される耐エッチングレジスト膜は、テープ材を 粘着したものであり、エッチング後に剥ぎ取り除去されることを特徴とする請求項 10記 載の半導体装置の製造方法。
[12] 請求項 10又は 11記載の半導体装置の製造方法において、前記導体端子の内部 接続端子部は、ワイヤボンディング部からなって、前記半導体素子の周囲に相互に 隙間を有して配置されて!、る半導体装置の製造方法。
[13] 請求項 11又は 12記載の半導体装置の製造方法において、前記リードフレーム材 の中央には、前記導体端子とは別に、前記半導体素子を搭載する素子搭載部が形 成され、該素子搭載部の表面及び裏面にも前記第 1工程で前記めつきマスクが形成 され、前記第 2工程と前記第 5工程での前記エッチング加工後に前記めつきバリ除去 及び洗浄工程で、発生するめつきバリを除去することを特徴とする半導体装置の製 造方法。
[14] 請求項 11又は 12記載の半導体装置の製造方法において、前記リードフレーム材 の中央には、前記導体端子とは別に、グリッドアレイ状に前記半導体素子を搭載する 放熱用端子が設けられ、該放熱用端子の表面及び裏面にも前記第 1工程で前記め つきマスクが形成され、前記第 2工程と前記第 5工程での前記エッチング加工後に前 記めつきバリ除去及び洗浄工程で、発生するめつきバリを除去することを特徴とする 半導体装置の製造方法。
[15] 請求項 10記載の半導体装置の製造方法にぉ 、て、該半導体装置はフリップチッ プ型の半導体装置からなって、前記導体端子の内部接続端子部が前記半導体素子 の下部に配置される電極パッド部に連結されていることを特徴とする半導体装置の製 造方法。
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