JP5266009B2 - 部品内蔵形回路配線基板 - Google Patents
部品内蔵形回路配線基板 Download PDFInfo
- Publication number
- JP5266009B2 JP5266009B2 JP2008265228A JP2008265228A JP5266009B2 JP 5266009 B2 JP5266009 B2 JP 5266009B2 JP 2008265228 A JP2008265228 A JP 2008265228A JP 2008265228 A JP2008265228 A JP 2008265228A JP 5266009 B2 JP5266009 B2 JP 5266009B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit wiring
- wiring board
- semiconductor device
- chip
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000010410 layer Substances 0.000 claims abstract description 122
- 239000004065 semiconductor Substances 0.000 claims abstract description 120
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 230000009467 reduction Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 33
- 239000000758 substrate Substances 0.000 description 31
- 239000010408 film Substances 0.000 description 24
- 239000004840 adhesive resin Substances 0.000 description 13
- 229920006223 adhesive resin Polymers 0.000 description 13
- 229920005989 resin Polymers 0.000 description 12
- 239000011347 resin Substances 0.000 description 12
- 238000000576 coating method Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 238000005507 spraying Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は半導体装置が内蔵された部品内蔵形回路配線基板に関し、特に３次元実装における小形／薄形化に好適な部品内蔵形回路配線基板に関する。
プリント配線基板分野では、その応用電子機器の高機能化や多機能化についてのユーザ要求が益々たかまるにつれ、回路配線基板に実装される半導体ＩＣ／ＬＳＩ装置などの電子部品の数量もまた著しい増加傾向にある。一方、このように多数の電子部品が実装されてもなお回路配線基板実装体の外形の小形化及び薄形化の要求が強く、その要求に応えるために、従来から３次元実装技術が展開されている。
そこで、従来の３次元実装技術の一例について、図６を参照して説明すると、図６（ａ）はＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ）構造を、図６（ｂ）はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造を、図６（ｃ）はＰｉＰ（Ｐａｃｋａｇｅ ｉｎ Ｐａｃｋａｇｅ）構造を示している。
前記ＳｉＰ構造は、多機能なシステムを１つのパッケージに取り込むもので、パッケージ基板７０上に複数の半導体ＬＳＩチップ７１を積層し、パッケージ基板７０と各チップ７１とをボンディングワイヤ７２で電気的に接続し、樹脂モールド７３により１つのパッケージとして封止した３次元積層形態となっている。また、フェースダウンボンディング用のはんだボールからなる外部端子７４が設けられている。
前記ＰｏＰ構造では、複数のパッケージ基板７０ａ、７０ｂに前記ＳｉＰ構造と同様な形態を施し、下側基板７０ｂを有するパッケージの上に、上側基板７０ａを有するパッケージが積層された形態となっている。また、ＰｉＰ構造では、パッケージ基板７０ａに前記ＳｉＰ構造と同様な形態を施したパッケージを他のＬＳＩチップ７１と共に下側のパッケージ基板７０ｂ上に積層し、外側の樹脂モールド７３からなるパッケージによって全体的に封止した形態がとられている。
前記ＳｉＰ、ＰｏＰ、ＰｉＰ構造のいずれにおいても、半導体ＩＣ／ＬＳＩチップ７１
は、チップ片面からしか実装できず、複数チップ間の直接接合による積層ができなかったり、接続方式が限定されるなどの問題がある。また、そのために、多機能化に伴うシステム規模が増大するに従ってボンディングワイヤの本数が著しく増大することになり、パッケージ基板へのボンディングワイヤの接続は、一般に、その外周縁部において行われることから、そのボンディング面積が増大し、パッケージ基板並びに実装パッケージ全体が著しく大型化するという問題がある。
は、チップ片面からしか実装できず、複数チップ間の直接接合による積層ができなかったり、接続方式が限定されるなどの問題がある。また、そのために、多機能化に伴うシステム規模が増大するに従ってボンディングワイヤの本数が著しく増大することになり、パッケージ基板へのボンディングワイヤの接続は、一般に、その外周縁部において行われることから、そのボンディング面積が増大し、パッケージ基板並びに実装パッケージ全体が著しく大型化するという問題がある。
また、特許文献１や特許文献２にもみられるように、例えばフリップチップタイプの電子部品を回路配線基板へフェースダウンボンディング法などによって３次元的に実装する技術が進展してきている。
特許文献１のアウターバンプ付の半導体パッケージ技術では、特に、その図１などに示されているように、通常のインナーバンプ２付の半導体デバイスチップ６に対して、両面に配線３を有する絶縁樹脂層５をシート状の熱可塑性樹脂層４に張り合わせたものを用意しておき、前記熱可塑性樹脂層４をチップ６の下面から上面側に向けて包み込むように折り曲げることが行われている。そして、前記配線３の一部に接続されたアウターバンプを含む外部端子をチップ６の両面に設けた構造とし、このような複数の半導体パッケージを回路配線基板上に３次元積層するパッケージ構造が開示されている。
また、特許文献２のはんだバンプ付のウエハ技術では、その図１などに示されているように、両面に再配線回路３、４が形成されたウエハ１を貫通するスルーホール２を縦横に格子状に設け、少なくとも一部のスルーホール２の内壁面に施されたメッキ９によって、前記再配線回路３と４とが接続されている。そして、その図４や図５に示されているように、スルーホール２群の配列に沿ってチップ状に切断したウエハ構造が開示されている。
しかしながら、特許文献１の技術では、半導体デバイスチップ自身に対しては、３次元積層を可能とするための格別な処理を施すことなく、そのチップを両面配線絶縁樹脂層と熱可塑性樹脂層との張り合わせシートを折り曲げて、そのチップを包み込むようなパッケージ構造となっている。そのために、パッケージ外形及び容積が半導体デバイスチップサイズよりもかなり大きくなってしまう。また、折り曲げ加工時に、例えば配線とインナーバンプとの位置ずれによる接続不良、或いは積層された隣り合うパッケージのアウターバンプや外部端子相互の位置ずれ（不整合性）による接続不良が生じて接続の信頼性が低下し易い。更には、折り曲げ加工自体、接続の整合性を精度良く保ちつつ実施することに作業上の困難を伴うという問題がある。
また、特許文献２の技術では、パッケージ外形としては、両面に再配線回路が設けられたウエハを切断したチップ状態であるから、特許文献２の場合よりも小形化及び薄形化を図れるが、縦横に格子状配列となる多数のスルーホールをウエハに貫通形成する作業に困難性がある。そして、ウエハにスルーホールを多数形成するために、チップサイズが少なくともスルーホールの面積分は大きくなるので、ウエハ収率が低下する。更に、切断後のチップ周側壁には、スルーホールによる凹凸形状が存在するために、チップ周側壁が破損し易く再配線回路相互間の配線接続が損なわれる問題やスルーホール内面への前記接続配線パターン形成の自由度が著しく低下するなどの問題がある。
特開２００４―１７２３２３号公開特許公報
特開２００５―１２３５６９号公開特許公報
本発明は、前記従来の問題点を解決するものであり、両面配線相互間の接続の信頼性の高い半導体装置を用い、特に３次元実装の小形／薄形化に好適な部品内蔵形回路配線基板を提供することを目的とする。
本発明の部品内蔵形回路配線基板は、開口部を有する中間回路配線基板と、前記中間回路配線基板の両面にそれぞれ積層された第１及び第２回路配線基板と、前記開口部内に収納され前記第１及び第２回路配線基板間に配置された平板チップ状の半導体装置と、を備え、前記半導体装置は、半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、前記チップの他方の面に形成された第２絶縁被膜と、前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、前記第２絶縁被膜の表面にパッド部を含んで形成された第２再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層と、を有し、前記チップのダイシングラインに沿った側面が、前記層間配線層を形成する前に、予め平坦化処理または平滑化処理されており、前記半導体装置の前記第１及び第２再配線層の各パッド部と、前記第１及び第２回路配線基板に設けられた配線層とのそれぞれの電気的接続は、前記各パッド部に対応する位置において、前記第１及び第２回路配線基板の表面上に一部突出し、導電性ペーストを用いた複数の層間接続ビアを設け、それぞれ対応するパッド部と層間接続ビアとを熱圧着で接合することによって得られ、前記各パッド部に対応する位置における複数の層間接続ビアの一部が前記半導体装置に対して対称的に設けられていることを特徴とする。
本発明に係る部品内蔵形回路配線基板において、少なくとも１つの前記半導体装置の第１及び第２再配線層の少なくとも一方に電気的に接続して前記チップ上に配置された個別受動素子を有することを特徴とする。
本発明の部品内蔵形回路配線基板によれば、内蔵される半導体装置は、その両面からの外部引出のための端子接続を可能とし回路配線基板に実装される電子部品のサイズを半導体チップレベルに小形化及び薄形化することができる。また、中間回路配線基板の開口部とその両面に配置された第１及び第２回路配線基板とによりフラットで厚さ方向に狭隘な封止空間が可能であり、前記前記封止空間に半導体装置がスペース増大化を招くことなく収納されると共に、前記半導体装置の両面の各再配線層を通じて第１及び第２回路配線基板と簡単かつ確実に電気的に接続されるために、高機能化及び多機能化に対応した３次元実装形態を大幅にコンパクト化することができる。
また、半導体装置の層間配線層は、半導体チップのダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、半導体装置の小面積化の小形化が図れ、半導体ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層の良好な接続状態が維持される。
更に、前記半導体装置の両面から外部との端子接続が可能であり、複数の半導体装置を互いに直接接合して電気的に接続された積層体を構成できるために、多機能化に伴うシステム規模が増大しても、機能増大の割りには、前記従来技術に比して、回路配線基板の配線パターン層との電気的接続数を著しく軽減でき、回路配線基板の小形化及び薄形化を図ることができる。また、個別受動素子を備えれば、部品内蔵形回路配線基板のノイズ低減などの回路特性を向上させることができるなどの効果を奏することができる。。
以下、本発明の部品内蔵形回路配線基板に内蔵される半導体装置及びその製造方法の実施形態について図１〜図２を参照して説明する。ここで、各図を通じて同一符号は同一または同様な構成部分を表す。
まず、図１を参照して、本発明に係わる半導体装置の一実施形態を説明する。図１（ａ）は、その半導体装置の一部を断面で表す側面図、図１（ｂ）は、その半導体装置の一部拡大斜視図、図１（ｃ）は、その半導体装置の再配線層のパターンの一例を示す平面図である。なお、これら各図は、本発明の内容を理解できる程度に表現したものであり、各図相互間での寸法や形状は必ずしも一致していない。
半導体装置１は、平板チップ状の形状を有するものであり、本体部分として、例えばシリコン基板からなる半導体チップ２を有する。半導体チップ２は、後述のように半導体ウエハからダイシングして個片化されたものであり、その少なくとも一方の面（図中上面）に、図示されてないが、種々の導電型不純物の選択拡散などを施してＩＣ／ＬＳＩ回路のような素子領域及びこれに対して接続された配線層が形成されている。そして、前記一方の面には、前記素子領域に対する配線層の一部に形成された複数の素子電極３が設けられている。
更に、前記一方の面に設けられた第１絶縁被膜４は、表面平坦な状態に被着形成されていて、素子電極３を露出させるようにこれに対応したコンタクト孔５を有する。また、前記半導体チップ２の他方の面（図中下面）には、第２絶縁被膜６が表面平坦な状態で被着形成されている。
前記第１絶縁被膜４の表面には、第１再配線層７が設けられている。第１再配線層７は、前記コンタクト孔５を通じて素子電極３と接続され、所望の回路配線パターンをもって形成されていて、図１（ｂ）から分かるように、そのパターンの一部に形成されたパッド部８を含んでいる。また、前記第２絶縁被膜６の表面には、第２再配線層９が設けられている。第２再配線層９は、図示されていないが所望の回路配線パターンをもって形成されていて、そのパターンの一部に形成されたパッド部を含むことができる。
図１（ｂ）を参照すると分かり易いように、前記半導体チップ２の側面Ｓ１、Ｓ２は、直交するダイシングラインＤ１及びＤ２に沿った直平面を有しており、前記側面Ｓ１、Ｓ２には、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０が形成されている。
ここでは一例として、前記第１及び第２再配線層７、９は、導電材料である例えば銅めっき或いは金めっきや蒸着などで１２μｍの厚さに形成され、前記第１及び第２絶縁被膜４、６は厚さ１０μｍとされている。
前記第１及び第２再配線層７、９の配線パターン形状は、半導体装置１と係わる他の周辺電子部品との関係から種々の形態をとることになるが、その一例が図１（ｃ）に示されている。また、素子領域や素子電極については、半導体チップ２の一方の面に形成されている例を述べてきたが、他方の面にも形成されていてもよく、その場合は、第２絶縁被膜６及び第２再配線層９は、コンタクト孔や素子電極との関係について前記第１絶縁被膜４や第１再配線層７と同様な形態をとることができる。
なお、第１再配線層７にはパッド部８が含まれていることを述べたが、第２再配線層９にパッド部を含ませるか否かは、半導体装置の実装形態に応じていずれかを選択することができる。また、図示していないが、前記第１及び第２再配線層７、９の表面に絶縁保護被膜を形成することもできる。
このような実施形態の半導体装置によれば、前記第１及び第２再配線層７、９による両面配線パターンを有することになり、両面多ピン化が可能となる。また、積層された部品内蔵形回路配線基板に内蔵される電子部品のサイズを半導体チップレベルに小形化及び薄形化することができ、高機能化及び多機能化に対応する３次元実装形態の部品内蔵形回路配線基板を大幅にコンパクト化することができる。
次に、本発明における前記一実施形態に係わる半導体装置の製造方法の一例について、図２を参照して説明する。
図２（ａ）に示す工程では、通常のＩＣ製造技術によって、Ｓｉ基板からなる半導体ウエハ２Ａに、所望数のＩＣチップにそれぞれ対応する数の素子領域Ｘ、Ｙ、Ｚが形成される。そして、各素子領域Ｘ、Ｙ、Ｚの表面には、チップ用の配線層（図示せず）及びその一部を構成する多数の素子電極３が形成されている。
図２（ｂ）に示す工程では、前記素子電極３を含むウエハ２Ａの一方の面（上表面）全体に亘って例えば液状の感光性ポリイミド前駆体をスピンコートし、フォトリソグラフィーにより前記各電極層３を露出させるためのコンタクト孔５を開けた第１絶縁被膜４が形成される。また、ウエハ２Ａの他方の面（下表面）全体にも液状の感光性ポリイミド前駆体をスピンコートして硬化処理することによって、第２絶縁被膜６が形成される。
前記第１及び第２絶縁被膜４、６の形成に際しては、他の樹脂素材としてベンゾシクロブテン（ＢＣＢ）やポリベンゾオキサゾール（ＰＢＯ）などを用いてもよい。感光性樹脂は液状に限らずフィルム状の樹脂を用いて前記ウエハにラミネートしてもよい。また、感光性樹脂の被覆は、スピンコートによる塗布に限らず、カーテンコート、スクリーン印刷、スプレーコートなどのいずれかで行ってもよい。
図２（ｃ）に示す工程では、前記各コンタクト孔５を通じて前記素子領域Ｘ、Ｙ、Ｚの各素子電極層３に接続された第１再配線層７が、前記第１絶縁被膜４表面上に導電材料を被着して例えばセミアディティブ法などを用いてパターンニングを施すことによって、パッド部（図１（ｂ）の８参照）を含む回路パターン状に形成される。前記第２絶縁被膜４表面上に、第２再配線層９が、第１再配線層７と同様な方法で回路パターン状に形成される。そして、ウエハプロセス段階において、プロービング検査を行い特性の良否判別を行う。
図２（ｄ）に示す工程では、前記素子領域Ｘ、Ｙ、Ｚ相互の境界に沿ってダイシングして分離することによって個片化した複数の半導体チップ２が取り出される。
次に、図２（ｅ）に示す工程では、前記半導体チップ２のダイシングラインに沿った平坦な側面Ｓ１、Ｓ２（図１（ｂ）参照）に、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０を形成する。この工程に先立って、前記側面Ｓ１、Ｓ２に、例えば化学的エッチングやプラズマエッチングのような物理化学的エッチングなどにより、適度の平坦化や平滑化処理を予め施しておけば、前記層間配線層１０の被着形成がより精度良く確実に行える。
このような本発明に係わる半導体装置の製造方法によれば、層間配線層１０は、半導体チップ２のダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層７、９間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層１０の接続状態を良好に維持形成することができる。
次に、前記第２再配線層９や前記層間配線層１０の形成方法などの他の種々の実施形態について説明する。
［第２再配線層形成の場合］：次の（１）〜（３）のいずれか１つの方法を選択的に採用することができる。
（１）前記第２絶縁被膜６の表面に、導電材料を全面被着しフォトリソグラフィー工法によりパターンニングして形成する方法。
（２）前記第２絶縁被膜６の表面に銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。
（３）前記第２絶縁被膜６の表面にレーザによる直描工法により所望パターンにて形成する方法。
ところで、前記第２絶縁被膜６は、半導体チップ２の裏面側に形成されたＳｉＯ２被膜
により形成された形態、或いはＳｉＯ２被膜とその表面に被着したポリイミド等の樹脂被
膜との複数被膜で形成された形態など種々の形態をとることもできる。そして、前記第２絶縁被膜６がいずれの形態であっても、前記第２再配線層の形成方法（１）〜（３）の適用は可能であり、第２絶縁被膜の表面が樹脂被膜の場合は前記第２再配線層の付着強度は高い。
により形成された形態、或いはＳｉＯ２被膜とその表面に被着したポリイミド等の樹脂被
膜との複数被膜で形成された形態など種々の形態をとることもできる。そして、前記第２絶縁被膜６がいずれの形態であっても、前記第２再配線層の形成方法（１）〜（３）の適用は可能であり、第２絶縁被膜の表面が樹脂被膜の場合は前記第２再配線層の付着強度は高い。
また、前記第２絶縁被膜６がＳｉＯ２被膜からなる場合には、ＳｉＯ２表面に導電性薄膜を形成し、その上に第２再配線層９を形成することによって付着強度を高めることができる。この場合、前記導電性薄膜としては、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ａｇ、Ｃｕ、Ｂｉ、Ｓｎ、Ｎｉ、Ｃｒ、Ｚｎなどの金属及びこれらの合金等の中から選択して用いることができる。また、前記導電性薄膜は、スパッタリング法、真空蒸着法、めっき法などの従来の各種方法を用いて形成することができ、その厚さは数μｍ以下とするとよい。そして、このような（１）〜（３）の方法は、前記第１再配線層４の形成にも同様に適用することができる。
［層間配線層形成の場合］：次の（ａ）〜（ｄ）のいずれか１つの方法を選択的に採用することができる。
（ａ）半導体チップ２の側面に、スパッタ法により例えばＮｉ−Ｃｒ、Ｃｕのシード層形成と電解又は無電解めっきを行って、フォトリソグラフィー工法によりパターンニングして層間配線層を形成する方法。
（ｂ）半導体チップ２の側面に、銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。
（ｃ）半導体チップ２の側面に、スパッタ法によりシード層形成後、レーザパターンニングを施して後、電解または無電解めっきにより形成する方法。
（ｄ）半導体チップ２の側面に、スパッタ法によりシード層形成後、電解または無電解めっきし、更にレーザにより所望パターン形成する方法。
なお、前記半導体チップ２の側面は、半導体基板材の側面のダイシング露出面であっても、予め、その側面に樹脂被膜を被着した形態であってもよく、いずれの形態であっても、前記層間配線層の形成方法（ａ）〜（ｄ）を選択的に適用できる。
次に、本発明の部品内蔵形回路配線基板及びその製造方法の一実施形態について、図３を参照して説明する。図３（ａ）〜図３（ｄ）は、部品内蔵形回路配線基板の製造方法を説明するための一部を断面で示す工程別側面図であり、図３（ｄ）は出来上がった部品内蔵形回路配線基板の構造を示す。
まず、本実施形態における部品内蔵形回路配線基板の構造について、図３（ｄ）を参照して説明すると、内蔵される電子部品としては、既に図１及び図２に示し、その詳細を説明した前記半導体装置１が組み込まれている。
そして、前記半導体装置１の外周を取り囲む中間回路配線基板４１には、前記半導体装置１の外周径よりも大きな口径を有する開口部４１ｈが貫通して形成されている。前記中間回路配線基板４１の上下両面には、前記開口部４１ｈの上下開口面を塞ぐようにして第１回路配線基板４２（図中下面側）及び第２回路配線基板４３（図中）がそれぞれ接着した状態で積層されている。
前記第１及び第２回路配線基板により上下両面から挟まれた前記開口部４１ｈは、前記半導体装置１の平板チップ状に相似したフラットで厚さ方向に狭隘な封止空間を形づくっており、前記封止空間に半導体装置１がスペース増大化を招くことなく収納される。このように、中間回路配線基板４１、第１及び第２回路配線基板４２、４３は半導体装置１に対するパッケージ基板の最小限の構成材料となっている。
また、前記中間回路配線基板４１、第１及び第２回路配線基板４２、４３には、それぞれ例えば導電性ペーストを用いた複数若しくは多数の層間接続ビア４１ａ、４２ａ及び４３ａが形成されていて、各ビア４１ａ〜４３ａは、それぞれの各回路配線基板に設けられた各回路配線層（後述する４１ｃ〜４３ｃ）にそれぞれ電気的に接続され、各一端部は前記各回路配線基板の少なくとも片側表面上に突出するように設けられている。
前記開口部４１ａ内においては、第１及び第２回路配線基板４２、４３の各層間接続ビア４２ａ、４３ａの各突出先端部が、前記半導体装置１の両面にある第１、第２再配線層７、９の各々対応する複数のパット部８と、例えば熱圧着によって接合され、このような簡易な手段によって電気的に接続かつ固定されている。
また、部品内蔵形回路配線基板に対する機能要求等に応じて、第１回路配線基板４２の下面側に、第３及び第４回路配線基板４４、４５が順次積層され、第２回路配線基板４３の上面側に、第５回路配線基板４６が積層され、第３〜第５回路配線基板４４〜４６には複数若しくは多数の層間接続ビア４４ａ〜４６ａが設けられている。また、各回路配線基板４１〜４６の構成部材の詳細は、次の製造方法の説明において、より明確にされる。
次に、前記部品内蔵形回路配線基板の製造方法について、図３（ａ）〜図３（ｄ）を参照して順次説明する。
図３（ａ）に示す工程では、前記第１回路配線基板４２及びその中央位置に配置される前記半導体装置１を用意する。前記第１回路配線基板４２は、片面銅箔張りの例えばポリイミド樹脂製の可撓性フィルムからなる絶縁基板４２ｂを用い、前記銅箔に所定の回路パターンを有する回路配線層４２ｃを形成する。前記絶縁基板４２ｂの回路配線層４２ｃと反対側の面には、例えば熱可塑性或いは熱硬化性の接着樹脂層４２ｄを接着し、前記絶縁基板４２ｂ及び接着樹脂層４２ｄを貫通して前記回路配線層４２ｃ内面に達する適宜の数のビアホールを形成する。
前記回路配線層４２ｃと電気的に接続するために、前記各ビアホールに例えば導電性ペーストをそれぞれ充填して層間導電ビア４２ａを形成する。その際、前記各層間導電ビア４２ａの前記各回路配線基板の片側表面上への突出高さは、接着樹脂層４２ｄの表面位置と同等或いはその正面位置から僅かに突出する程度とされる。前記各層間導電ビア４２ａには、前記半導体装置１の第１再配線層７に含まれる複数のパッド部８に対応するビア、及び隣り合う他の回路配線基板の配線層や層間導電ビアに対応するビアが含まれている。
図３（ｂ）に示す工程では、前記半導体装置１の第１再配線層７の各パッド部８を、対応する前記各層間導電ビア４２ａの突出する先端部に導電ペーストの半硬化状態で熱圧着して仮接合する。勿論、この段階で導電ペースト熱硬化して強固に接合を完了するも自由である。
図３（ｃ）に示す工程では、前記第１回路配線基板４２の接着樹脂層４２ｄ側の面（上面）に対向して配置された中間回路配線基板４１を配置する。前記中間回路配線基板４１は、前記第１回路配線基板４２と同様な基材料を用いて形成された複数の層間導電ビア４１ａ、絶縁基板４１ｂ、層間導電ビア４１ａに電気的に接続された回路配線層４１ｃ、及び接着樹脂層４１ｄを有し、前記半導体装置１の外周を離間して取り囲むように形成された開口部４１ｈを有する。そして、前記開口部４１ｈの一方の開口面（下面）は、前記第１回路配線基板４２によって塞がれる。
前記中間回路配線基板４１の回路配線層４１ｃ側の面（上面）に、前記第２回路配線基板４３を、前記開口部４１ｈの他方の開口面（上面）を塞ぐように配置する。前記第２回路配線基板４３は、前記第１回路配線基板４２と同様な基材料を用いて形成された複数の層間導電ビア４３ａ、絶縁基板４３ｂ、層間導電ビア４３ａに電気的に接続された回路配線層４３ｃ、及び接着樹脂層４３ｄを有する。そして、前記複数の層間導電ビア４３ａは、前記半導体装置１の第２再配線層９の各パッド部８にそれぞれ対応する複数のビア、及び隣り合う他の回路配線基板の配線層や層間導電ビアに対応するビアが含まれている。
前記第１回路配線基板４２の下面側に第３、第４回路配線基板４４、４５をこの順序で配置し、前記第２回路配線基板４３の上面側に第５回路配線基板４６を配置する。そして、前記第３〜第５回路配線基板４４〜４６は、それぞれ、前記第１回路配線基板４２と同様な基材料を用いて形成された複数の層間導電ビア４４ａ〜４６ａ、絶縁基板４４ｂ〜４６ｂ、層間導電ビア４４ａ〜４６ａに電気的に接続された回路配線層４４ｃ〜４６ｃ、及び接着樹脂層４４ｄ〜４６ｄを有する。
その後、真空中或いは減圧雰囲気中において、前記中間回路配線基板４１、第１〜第５回路配線基板４２〜４６の重ね合わせ体に対して一括加熱加圧することによって、隣接し合う回路配線基板同士を各接着樹脂層４１ｄ〜４６ｄにより接着固定すると共に、各層間導電ビアを、それぞれ対応する半導体装置１の各パッド部、各回路配線基板の回路配線層及び他の層間導電ビアにそれぞれ電気的に接続かつ固定する。この結果、図３（ｄ）に示すような、積層されたパッケージ基板タイプの部品内蔵形回路配線基板が得られる。
なお、前記第１、第２回路配線基板４２、４３及び中間回路配線基板４１の各接着樹脂層４２ｄ、４３ｄ及び４１ｄは、前記一括加熱加圧によって圧縮及び開口部への流入を生じても、前記層間導電ビアとパッド部との確実な接合を確保すると共に、前記半導体装置１を破損したりしないような収納空間を確保するために、第１回路配線基板４２と前記第２回路配線基板４３との間隔を、前記半導体装置１の厚さよりも幾分大きく保てる程度の厚さに事前に調整されている。
次に、本発明に係わる部品内蔵形回路配線基板の他の実施形態について、図４を参照して説明する。
本実施形態における半導体装置としては、前述の半導体装置１と同様に両面にそれぞれ形成された第１、第２再配線層７、９及びこれらに含まれるパッド部８を有する複数、例えば２つの平板チップ状の半導体装置１ａ、１ｂを重ね合わせて組み立てた半導体装置積層体が組み込まれる。
前記半導体装置１ａの第１再配線層７の各パッド部８とその下面側に配置された他方の半導体装置１ｂの第２再配線層９の各パッド部８は、いずれも例えばはんだボールからなる端子電極４０によってそれぞれ電気的にに接続され相互に一体化して固定されている。
そして、例えば３枚重ねの中間回路配線基板５３、５４、５５は、前記半導体装置１ａ、１ｂの積層体を収納するために貫通形成された開口部５０ｈを有し、その収納空間厚を確保する程度の厚さとなるように重ね合わせ枚数が選定されている。
前記３枚重ねの中間回路配線基板５３、５４、５５の上下両面には、第１回路配線基板５６及び第２回路配線基板５２が前記開口部５０ｈの上下両開口面を塞ぐように接着固定されていて、これら各配線基板によって半導体装置１ａ、１ｂを内蔵させるための収納空間を有するパッケージ基板が構成される。また、第２回路配線基板５２の上面には第３回路配線基板５１が接着固定されている。
前記開口部５０ｈ内に収納された前記半導体装置１ａ、１ｂの積層体のうち上側の前記半導体装置１ａの第２再配線層９の各パッド部８は、第２回路配線基板５２の回路配線層５２ｃと電気的に接続するために、層間導電ビア５２ａの先端部と例えば熱圧着により接合かつ固定されている。また、下側の前記半導体装置１ｂの第１再配線層７の各パッド部８は、第１回路配線基板５６の回路配線層５６ｃと電気的に接続するために、層間導電ビア５６ａの先端部と例えば熱圧着により接合かつ固定されている。
前記各回路配線基板５１〜５６は、図３に示された各回路配線基板４１〜４６の例えば前記第１回路配線基板４２と同様な基材料を用いて形成された複数の層間導電ビア、絶縁基板、回路配線層及び接着樹脂層を有している。
本実施形態によれば、前記半導体装置１ａ、１ｂは、いずれも両面にパッド部を含む再配線層が設けられた平板チップ状であるために、簡単な相互の電気的接続形態が得られ、より多機能化される割りには、不所望な容積増加を招くことなくコンパクトな半導体装置積層体を構成することができる。
また、前記半導体装置を重ねる分その総厚が増えるが、多機能化及び高密度化に伴い多数の回路配線基板を積層して形成された多層回路配線基板においては、前記半導体装置積層体収納用の開口部を形成するための中間回路配線基板の対象枚数を増やすだけで済み、部品内蔵形回路配線基板の全体の厚さを特別に増加させることなく前記半導体装置積層体を収容できる。
ところで、前記各実施形態における絶縁基板及び接着樹脂層について検討すると、絶縁基板は、ガラスエポキシ樹脂製のリジッド基板や液晶ポリマー樹脂製のフレキシブル基板であってもよい。また、絶縁基板は、それ自身の基材が少なくとも表面部分に接着樹脂材を含浸させたものとすることができ、その場合は前述のような接着樹脂層を格別に張り合わせる必要がなく省略してもよい。
次に、本発明に係わる部品内蔵形回路配線基板の更に他の実施形態について、図５を参照して説明する。この実施形態においては、図１〜図４に示された実施形態の半導体装置に関する同一構成部分については図５中、同一符号を付して、その部分の詳細説明を省略する。
ＩＣのように能動機能を有する下側の半導体装置１ｂの例えば中央部に例えば抵抗素子チップのような個別受動素子３０が配置され、前記個別受動素子３は、半導体装置１ｂの第２再配線層９に含まれる２つのパッド部８に跨って実装され、例えばはんだによって接続かつ固定されている。また、上側の半導体装置１ａは、図４に示された実施形態と同様に、例えばはんだボールのような端子電極４０によって電気的に接続かつ固定されている。
従って、前記個別受動素子３０は、前記端子電極４０によって一定の間隔で支持された両半導体装置１ａ、１ｂ間のスペースに収納されており、これら半導体装置１ａ、１ｂの積層体及び個別受動素子３０からなる能動及び受動機能を有する混成回路装置は、その積層体の容積を増加させることなく構成される。そして、図４に示された部品内蔵形回路配線基板の開口部５０ｈ内に置き換えて収納させることができる。
本実施形態に係わる部品内蔵形回路配線基板によれば、前記個別受動素子３０の搭載に拘わらず、その外形をコンパクトに維持することができ、前記個別受動素子３０を抵抗素子、チップコンデンサ及びチップインダクタなどから適宜選択並びに組み合わせて混成回路を構成することによって、例えばノイズ低減を図るなど種々の回路機能を向上させることができる。
ところで、前記半導体装置積層体は、積層する半導体装置の数を２個に限らず、それ以上の数にして構成してもよいし、前記個別受動素子３０は、積層される複数の半導体装置の全てに実装することも可能であり、実施形態の一つとして、少なくとも１つの半導体装置に実装されていればよい。
なお、前記第１及び第２再配線層７、９における、再配線という用語は、半導体ウエハ或いはチップが半導体素子領域に直接的に形成される配線層に対比して用いた用語であり、回路配線基板への実装や複数チップ同士の積層などに適応した回路構成を果たすために形成された配線層を再配線と表現している。勿論、前記第１及び第２再配線層７、９は、本発明の本質を失することなく、単に配線層、配線パターン或いは導体回路などと表現するも自由である。
１、１ａ、１ｂ 半導体装置
２ 半導体チップ
２Ａ 半導体ウエハ
３ 素子電極
４ 第１絶縁被膜
５ コンタクト孔
６ 第２絶縁被膜
７ 第１再配線層
８ パッド部
９ 第２再配線層
１０ 層間配線層
３０ 個別受動素子
４０ 端子電極
４１、５３〜５５ 中間回路配線基板
４１ｈ、５０ｈ 開口部
４２、４３ 第１、第２回路配線基板
４１〜４６、５１〜５６ 回路配線基板
Ｘ、Ｙ、Ｚ 素子領域
２ 半導体チップ
２Ａ 半導体ウエハ
３ 素子電極
４ 第１絶縁被膜
５ コンタクト孔
６ 第２絶縁被膜
７ 第１再配線層
８ パッド部
９ 第２再配線層
１０ 層間配線層
３０ 個別受動素子
４０ 端子電極
４１、５３〜５５ 中間回路配線基板
４１ｈ、５０ｈ 開口部
４２、４３ 第１、第２回路配線基板
４１〜４６、５１〜５６ 回路配線基板
Ｘ、Ｙ、Ｚ 素子領域
Claims (2)
- 開口部を有する中間回路配線基板と、
前記中間回路配線基板の両面にそれぞれ積層された第１及び第２回路配線基板と、
前記開口部内に収納され前記第１及び第２回路配線基板間に配置された平板チップ状の半導体装置と、を備え、
前記半導体装置は、
半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、
前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、
前記チップの他方の面に形成された第２絶縁被膜と、
前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、
前記第２絶縁被膜の表面にパッド部を含んで形成された第２再配線層と、
前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層と、を有し、
前記チップのダイシングラインに沿った側面が、前記層間配線層を形成する前に、予め平坦化処理または平滑化処理されており、
前記半導体装置の前記第１及び第２再配線層の各パッド部と、前記第１及び第２回路配線基板に設けられた配線層とのそれぞれの電気的接続は、前記各パッド部に対応する位置において、前記第１及び第２回路配線基板の表面上に一部突出し、導電性ペーストを用いた複数の層間接続ビアを設け、それぞれ対応するパッド部と層間接続ビアとを熱圧着で接合することによって得られ、前記各パッド部に対応する位置における複数の層間接続ビアの一部が前記半導体装置に対して対称的に設けられていることを特徴とする部品内蔵形回路配線基板。 - 少なくとも１つの前記半導体装置の第１及び第２再配線層の少なくとも一方に電気的に接続して前記チップ上に配置された個別受動素子を有することを特徴とする請求項１に記載の部品内蔵形回路配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008265228A JP5266009B2 (ja) | 2008-10-14 | 2008-10-14 | 部品内蔵形回路配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008265228A JP5266009B2 (ja) | 2008-10-14 | 2008-10-14 | 部品内蔵形回路配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010097990A JP2010097990A (ja) | 2010-04-30 |
| JP5266009B2 true JP5266009B2 (ja) | 2013-08-21 |
Family
ID=42259493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008265228A Active JP5266009B2 (ja) | 2008-10-14 | 2008-10-14 | 部品内蔵形回路配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5266009B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6007485B2 (ja) * | 2011-12-05 | 2016-10-12 | 大日本印刷株式会社 | 部品内蔵配線基板、及びその製造方法 |
| JP7322228B2 (ja) * | 2016-06-13 | 2023-08-07 | ラピスセミコンダクタ株式会社 | 半導体装置および通信システム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4376388B2 (ja) * | 1999-12-13 | 2009-12-02 | パナソニック株式会社 | 半導体装置 |
| JP2002198463A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | チップサイズパッケージおよびその製造方法 |
| JP4598573B2 (ja) * | 2005-03-17 | 2010-12-15 | 大日本印刷株式会社 | 受動部品内蔵モジュールの製造方法 |
| JP4635209B2 (ja) * | 2005-04-26 | 2011-02-23 | 国立大学法人九州工業大学 | 半導体パッケージの製造方法 |
| KR100987688B1 (ko) * | 2005-10-14 | 2010-10-13 | 가부시키가이샤후지쿠라 | 프린트 배선 기판 및 프린트 배선 기판의 제조 방법 |
| JP2008091377A (ja) * | 2006-09-29 | 2008-04-17 | Toppan Printing Co Ltd | プリント配線基板及びその製造方法 |
| JP2008140894A (ja) * | 2006-11-30 | 2008-06-19 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2008227161A (ja) * | 2007-03-13 | 2008-09-25 | Fujikura Ltd | 半導体装置 |
-
2008
- 2008-10-14 JP JP2008265228A patent/JP5266009B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010097990A (ja) | 2010-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4431123B2 (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
| JP4271590B2 (ja) | 半導体装置及びその製造方法 | |
| JP4790297B2 (ja) | 半導体装置およびその製造方法 | |
| JP3813402B2 (ja) | 半導体装置の製造方法 | |
| JP4204989B2 (ja) | 半導体装置及びその製造方法 | |
| US8320134B2 (en) | Embedded component substrate and manufacturing methods thereof | |
| JP5193898B2 (ja) | 半導体装置及び電子装置 | |
| JP4251421B2 (ja) | 半導体装置の製造方法 | |
| KR101690549B1 (ko) | 내장 칩 패키지 | |
| US7705245B2 (en) | Electronic device substrate and its fabrication method, and electronic device and its fabrication method | |
| DK2768291T3 (en) | Built-in component board and method for making same as well as mounting body | |
| JP4489821B2 (ja) | 半導体装置及びその製造方法 | |
| JP5406572B2 (ja) | 電子部品内蔵配線基板及びその製造方法 | |
| JP2005294451A (ja) | 半導体集積回路の製造方法および半導体集積回路ならびに半導体集積回路装置 | |
| US7589407B2 (en) | Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package | |
| JP4446772B2 (ja) | 回路装置およびその製造方法 | |
| JP5238182B2 (ja) | 積層配線基板の製造方法 | |
| JP2010087021A (ja) | 混成回路装置及びその製造方法並びに混成回路積層体 | |
| JP5266009B2 (ja) | 部品内蔵形回路配線基板 | |
| US8304862B2 (en) | Semiconductor package and manufacturing method of the same | |
| US20100144093A1 (en) | Integrated Circuit Device and Method of Manufacturing Thereof | |
| KR20220131493A (ko) | 임베디드 패키지 구조 및 그 제조 방법 | |
| JP6315681B2 (ja) | 部品内蔵基板及びその製造方法並びに実装体 | |
| JP4528018B2 (ja) | 半導体装置及びその製造方法 | |
| JP7410700B2 (ja) | 半導体装置の製造方法、半導体装置および半導体装置の中間体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110610 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130321 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130416 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130502 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5266009 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |