JP2008198607A - Mem装置用パワーオーバーレイ構造およびmem装置用パワーオーバーレイ構造を作製するための方法。 - Google Patents

Mem装置用パワーオーバーレイ構造およびmem装置用パワーオーバーレイ構造を作製するための方法。 Download PDF

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Abstract

【課題】高い入出力電流で動作可能なMEMSスイッチおよびMEMSリレーに適用可能な相互接続手法およびパッケージング手法を提供する。
【解決手段】本発明の一実施形態によれば、1つまたは複数の接点構造(244、245、246)をその上に有する第1の表面を有し、自体の機能性素子と結合したMEMS装置(240)と、これらの接点構造(244、245、246)を露出させる開口を内部に画定する第1の表面を覆う誘電体層(100)と、前記接点構造(244、245、246)から誘電体層(100)内の開口を通ってこの誘電体層の表面まで延びる導電性材料を含むパターニングされた金属化層(254、255、256)と、これらの金属化層(254、255、256)と熱連通した第1のヒートシンク(190)と、をさらに備えるMEMS構造体を含む。
【選択図】図11

Description

本発明の実施例は、一般にMEMS(微小電気機械システム)に関し、より詳細には大電流容量のMEMS装置に関する。
バイポーラの接合トランジスタ(BJT)および金属酸化膜半導体電界効果トランジスタ(MOSFET)などの半導体デバイスは、ほぼ非導電(「オフ」、「開放」、または非導電性の)状態、およびほぼ導電(「オン」、「閉鎖」、または導電性の)状態に制御可能である。制御信号に応答してこれらの装置は、ソースからの負荷との接続および非接続を切換えるスイッチとして作動可能である。しかし、最先端技術のトランジスタスイッチは、オフ状態の電流漏洩とソースにより供給された電力を消費するオン状態の抵抗とによって理想的なスイッチ特性を示さない。
MEMS(微小電気機械システム)装置は、基板材料上に形成された機械的構成部品などの一体化微小装置を含む。MEMS装置は大きさがナノメートルからミリメートルまで変動し、かつ、ミクロ規模で感知し、制御し、切換わり、動作することができる。アレイとして構成された複数のMEMS装置はマクロ規模の効果を生成することができる。MEMS装置を用いることによって、従来の機械システムと比較して、機械的/電気的なシステムの大きさと重量とを低減させる。電子部品を、集積回路処理技法を用いて機械的なMEMS装置と同じシリコンチップ上に形成してよい。
機械的なスイッチの動作を模倣するMEMSスイッチは、ある用途の半導体スイッチにわたって所望される。動作部品を持たない半導体スイッチと異なり、MEMSスイッチは、制御信号に応答して、アクチュエータの移動によってスイッチ接点に接続する回路を物理的に開閉する。アクチュエータの操作によって接点間にエアギャップが生成されるので、MEMSスイッチは開放状態で高い絶縁(高インピーダンス)とほぼゼロの漏洩電流をもたらす。閉鎖状態での挿入損失は半導体スイッチで経験したものよりも少ない。MEMSスイッチはまた、電力および信号周波数の関数として半導体スイッチよりも直線的な電流応答を示す。
MEMS装置の製造には、集積回路の製造に用いられる段階に類似した処理段階が採用される。特に、MEMS微細構造の形成には、シリコンウエハ表面などの基板表面上に薄膜を堆積しパターニングする段階が含まれる。(マイクロメートルまたはそれ未満のオーダの厚さで塗布され)層またはサブ層として形成された一般的な薄膜材料には、限定されないが、二酸化ケイ素、窒化ケイ素、多結晶シリコン、アモルファスシリコン、金属、合金、炭素、およびケイ素化合物が含まれる。
大きな入出力電流用途で動作可能なMEMSスイッチおよびMEMSリレーは、ワイアボンディング、デュアルインライン高性能パッケージ、およびフリップチップなどの従来の半導体装置の相互接続手法およびパッケージング手法には難題である。高電流/高電流のMEMSスイッチの入力端子および出力端子はどちらも、電流およびそれにより生成される熱に耐えるように製造すべきである。従来の集積回路ワイヤボンドは、これらの高電流をうまく運ぶことができない。フリップチップ構成でのMEMS装置で利用されるウエハ貫通ビアも、あるMEMSスイッチ用途の高電力要件を必ずしも満足しない。
MEMSパッケージにはまた、熱生成部位からこの熱を装置から除去することができる外部表面まで低抵抗熱伝導経路を設けるべきである。定常状態の熱源と過度的な熱源の両方を考慮すべきである。熱の除去が適切でないと、スイッチ素子の微小溶融、スイッチ接点の短絡、およびスイッチ素子の蒸発が生じ得、その結果、永久的な開放回路が生成され得る。
図1Aおよび1Bに、ドレイン12とゲート14とビーム(カンチレバー)18に接続されたソース16とを備える従来のMEMSスイッチ10を示す。ゲート14とソース16との間に電圧を印加することによって、ゲート14とビーム18との間に静電気力が生じ、その結果、ビーム18が変形してドレイン12に接触してソース/ドレイン経路を閉じる。典型的なMEMSスイッチの大きさは約100ミクロン×約100ミクロンである。ミクロンスケール寸法のスイッチを考えると、スイッチ素子を通る10mAの典型的な電流の電流密度が1E8A/mの大きさになり得る。というのは、有効接触面積が約10ミクロン×約10ミクロン(全接触面積の約10%)であるからである。高電流用途に用いるとき、各スイッチング素子には約100mA〜1Aの範囲の電流を運ぶことが求められることがあり、その結果、約1E9A/m〜1E10A/mの電流密度が得られる。ある一般的なスイッチでは、有効接触面積は、約1ミクロン×1ミクロンであり、その結果、10mAの電流に対して約1E10A/mの電流密度が得られる。
MEMSスイッチ10の熱誘導された故障モードには、固着力と摩擦力、微小溶着、およびビーム蒸発が含まれる。静電気力とファンデルワールス力によって、ドレイン12とビーム18の間に永久的な接着が生じ、その結果、スイッチを永久的に閉じた位置に留めることがある。微小溶着故障では、ドレイン12とビーム18との間のギャップを横切る高電界強度によって空気ギャップが破壊される。生じる放電によって接点が永久的に融着される。ドレイン12とビーム18との間の微小溶着は、閉じたスイッチ素子中を大電流が流れるときにも生じ得る。高電流では、導電素子のエレクトロマイグレーションもスイッチの信頼性を低下させ得る。これらの故障モードの1つまたは複数によるスイッチ故障の生じ易さはスイッチングされる電流が増大するにつれて大きくなる。
従来技術によれば、図1Aおよび1BのMEMSスイッチ10は、構造要素からボンドパッド層へ電流(および熱)を運ぶ従来の導電ビアを有する半導体基板中に形成される。ワイアボンドパッケージング工程では、パッケージングの次のレベル、一般に印刷回路板で、ボンドワイアによって各ボンドパッドが対応するパッドまたは導電素子に接続される。フリップチップパッケージング工程では、ハンダバンプはMEMS装置本体上のボンドパッドに貼付けられ、これらのバンプはハンダリフロー法を用いて印刷回路板上の対応するパッドに取付けられる。
不都合なことに、ボンドワイアによって望まないインダクタンスがMEMSスイッチ回路に加えられる。さらに、ワイアボンド方式とフリップチップ方式のどちらも、高電流用途、特に高過渡電流負荷用途で動作される際、MEMSスイッチから実質的な熱を除去できず、またはスイッチ電流を運ぶことができない。
本発明の一実施例には、自体の機能素子に結合した1つまたは複数の接点構造をその上に有した第1の表面を有するMEMS装置と、この接点構造がそれによって露出される開口を内部に画定するこの第1の表面の上にある誘電体層と、接点構造から誘電体層中の開口を通って誘電体層の表面上に延びる導電材料を含むパターニングされた金属化層と、この金属化層と熱連通している第1のヒートシンクとをさらに備えるMEMS構造体が含まれる。
本発明の別の実施例には、MEMS構造体を形成する方法であって、対向する第1および第2の表面を有する基板を提供する段階と、この基板の第1の表面上に接着層を形成する段階と、これらの基板と接着層とを通る開口を形成する段階と、この接着層にMEMS装置を貼り付ける段階であって、このMEMS装置の第1表面上の各接点構造が開口のうちの1つに整列する段階と、第2の表面上と開口内に導電材料を形成する段階であって、この導電材料がさらに接点構造と電気接触している段階と、この導電材料と熱連通している第1のヒートシンクを提供する段階とをさらに含む方法が含まれる。
本発明の諸実施例は、以下の本発明の実施形態の詳細な説明を図に関連付けて読めば、より容易に理解でき、その利点と用途がより容易に明らかになる。
一般慣行に従って、説明された様々な特徴は実寸に比例して描かれておらず、本発明の実施形態に関連する特異的な特徴を強調するために描かれている。同一参照記号は図および文章全体にわたって同一要素を指す。
本発明の実施形態によるMEMS装置およびMEMS装置の作製に関係する方法を詳細に説明する前に、これらの実施形態が要素と工程段階との新規で非自明な組合せであることを観るべきである。当業者にとって容易に明らかになる開示を細部にわたって不透明にしないように、あるいくつかの従来の要素と段階を概略で提示し、一方、図面と明細書で、本発明の実施形態の理解に関連する他の要素と段階をより詳細に説明する。示した工程段階は、単なる例示であり、当業者なら以下に示したある独立した段階を組み合わせ、ある段階を個々のサブ段階に分離して個々の工程変更に対応することができることを認識すべきである。
以下の実施形態は、本発明の構造体または方法につき制限を設けるように意図されてはおらず例示的な構成を提示することのみが意図されている。これらの実施形態は強制的というよりは許容的なものであり、網羅的というよりは例示的なものである。
モータスタータまたは回路遮断器などの、あるMEMSスイッチの用途では、MEMSスイッチ素子およびこれらのスイッチ素子を外部装置で接続する相互接続システムが高い電流容量を有し、スイッチ素子を通って流れる電流により生成される熱をうまく処理(除去または消散)することが望まれる。さらに、この相互接続構造が比較的低いインダクタンスと電気ノイズを示してスイッチ動作の劣化を回避することが望まれる。従来、集積回路技術で使用されている標準的な配線システムおよびパッケージなどへ接続可能なことも望ましい特徴である。MEMSスイッチおよびそれが動作するシステムの低コストと信頼性の高い動作も所望のMEMSスイッチの属性である。
一般にMEMS装置に適用されるとき、本発明の実施形態のパワーオーバーレイ(POL)パッケージングおよび相互接続システムはこれらの要件を満足する。というのは、このシステムは、特に過渡的な電流スパイクの際に、ワイアボンディング相互接続およびフリップチップ相互接続技法などの従来技術の相互接続システムより高い電流容量でより良い熱的性能を提供するからである。これらの相互接続構造は、比較的低いインダクタンスと比較的低いエレクトロマイグレーションの傾向も示す。本発明の実施形態のこれらのPOLパッケージングおよび相互接続システムは、ワイアボンドのインダクタンスより係数が約1/10と低いインダクタンスを提供する。パワーオーバーレイ技法はまた、電子部品とMEMS装置を相互接続を簡便かつ信頼性よく一体化する。MEMSスイッチに適用されるとき、本発明の実施形態のパワーオーバーレイ技法は、スイッチ部品に所望の高い通電容量を提供する。
POL技法によれば、MEMS装置が、たとえばポリイミド膜(たとえばカプトン)を含む誘電体基板上に配設される。MEMS装置導体パッドに整列した開口が基板内に形成される。この基板の開口内に(たとえば、電気メッキにより)銅(または他の導電材料)を堆積することによって、装置の接点と電気的に導通した導電性ビアが形成される。本発明の相互接続技法によって面倒なハンダ接続またはワイアボンドが回避される。ポリイミドなどの可撓性の誘電体基板材料を使用することによって、順応性のあるパッケージングシステムおよび技術が提供され、この技術ではMEMS装置が容易に一体化され、MEMS装置に使用できる他の電子装置およびシステムを収容する。複数の個々のMEMS装置を含むMEMSアレイもこれらの技法によって作製することができる。
導電性の(たとえば、銅の)ビアはMEMS装置の内部からの熱の流れの主な経路である。熱は、MEMS装置(パッケージ)内の発熱要素から導電性ビアを通って高い熱伝導率を有する外部ヒートシンク(銅、アルミニウム、または複合材料などの)まで流れる。すなわち、パッケージング/相互接続装置を介して、高電流をMEMS装置(たとえば、MEMSスイッチ)に供給しかつこのMEMS装置から抽出することができる。このパッケージング/相互接続装置は、高い入出力電流に耐える一方でこれらの電流により生成された熱に対して適切なワット損を提供する。
ヒートシンクが導電性ビアに接触してMEMS装置から熱を除去する実施形態では、導電性ビアとヒートシンクとの界面は熱伝導性かつ電気絶縁性でなければならない。固体−固体の界面は効率的な熱伝達には望まれないので、一般的に、ヒートシンクとMEMSデバイスからの熱伝導性の経路との間に熱的な界面材料が塗布されねばならない。この界面材料は、導電性ビアとヒートシンクとの間に必要な電気的な分離ももたらす。一実施形態では、界面材料はポリマー系、たとえば、熱伝導性だが電気絶縁性のフィラーを有するシリコーンを含む。
本発明の一実施形態によるMEMS相互接続システムの形成は以下のように進行する。図2に示すように、ポリイミド膜100はステンレス鋼フレームに104によって骨組みが形成される。この膜100は、引き伸ばされ接着剤を用いてフレーム104に貼り付けられる。一実施形態では、このポリイミド膜100は厚さ約2ミルのカプトン膜を含む。例示的なフレーム104は、その後の工程段階の際に膜100を安定した平坦な構成に維持する。
ポリイミド膜100の表面101は、反応性イオンエッチングを受けて次の処理段階の際のポリマー接着剤の接着を促進する。この表面101も磨かれて接着促進材料がその上に塗布される。膜100とフレーム104と接着促進材料とを含むアセンブリは、一実施形態では、約100℃で15分間ベーキングされる。
ポリマー接着剤層110は、図3に示すように表面101上を覆って約18ミクロンの厚さでスピンコーティングにより塗布される。この接着剤層は、このアセンブリを約70℃約15分間の加熱することにより部分的に硬化される。
図4に示すように、約12.5ミクロンの厚さの保護膜114が接着剤層110とフレーム104を覆って塗布される。開口またはビア118が、図5に示すようにポリイミド膜100と接着剤層110とを貫通して形成される。一実施形態では、保護膜が接着剤層110の露出表面上に除去された材料が再堆積するのを防ぎつつレーザアブレーション法によって開口118が形成される。
保護膜114は除去され(公知の機械的な方法によって)、図6に示すように、ポリマー接着剤層110上にダイ120が配設され、ダイ121は接着剤層110上に載置する工程で図示されている。これらのダイ120、121は、自動採取/載置法などの公知の方法によって自動的に載置することができる。膜100とフレーム104と接着剤層110との組合せは、キャリアと呼ばれる。
ダイ120、121は、それらの1つまたは複数の外部表面上に導体パッド(例示的な導体パッド122が図示されている)をさらに含む。これらの導体パッドは各ダイ120、121内の機能部品と電気的に導通している。したがって、載置工程の際、これらの導体パッドは、後で他の装置と電気接続するためにビア開口118と整列される。
このキャリアは、窒素雰囲気中、約50℃で約12時間ベーキングされ、その後、約190℃で約70psiの加圧ベーキングが続く。これらの工程によって接着剤層110が熱硬化されてダイ120、121をその上に確実に永久的に接着される。
次いで、このアセンブリは磨かれ反応性イオンエッチングされ(その後に形成される相互接続構造の接着を促進するために)、その後窒素雰囲気中、約200℃で約2時間硬化される。
図7に示すように、キャリアはひっくり返されて反応性イオンエッチデスート工程と接着促進工程にかけられる。このキャリアはさらに磨かれて真空ベーキングされる。
図8に示すように、金属化層170は、開口118内に導電性ビア172を含むポリイミド膜100を覆って形成される。金属化層が銅を含む一実施形態では、層170を形成する前に、好ましくは、厚さ約1000Åのチタンバリア層、その後厚さ約3000Åの銅シード層をビア開口118内にスパッタする。このバリア層とシード層は参照記号171で識別する。銅が開口118内に電気メッキされ、ポリイミド膜100を覆って金属化層170とダイ120、121上の導体パッドに接続した導電ビア172とを形成する。
他の実施形態では、異なる金属化技法を採用して金属化層170と導電ビア172とを形成することができる。
この金属化層170をパターニングして、ダイ導体パッドをMEMS装置で動作可能なシステムまたはサブシステム中の部品に電気的に接続するための所望の相互接続構造を形成する。層170をパターニングする公知の技法には、フォトレジスト層を塗布/現像してマスクを形成しその後、サブトラクティブエッチング法によって層170のマスクを通して露光された部分を除去することが含まれる。
図9に導電性構造174〜179ならびにそれらの上を覆うフォトレジストマスク構造180〜185を含む金属パターニング工程の結果を示す。
図10に示すように、フォトレジストマスク構造180〜185は除去されている。一般的に、露出した導電面は約1.3ミクロンの厚さまで無電解ニッケルで金属化され、その後、約1500Åの厚さまで無電解で金が付着されて、ヒートシンクまたは他の装置の相互接続部にハンダ付けするのに適した表面が形成される。この技術分野で公知のように、ハンダマスク(図示せず)を導電性構造174〜179の露出表面に貼り付けてしてそれらのハンダ可能領域を画定し、かつこれらの導電性構造174〜179を酸化から守ることができる。
図11に示すように、ダイ120、121およびそれらの接続構造がキャリアから単一にされて作製工程が完了する。
ダイ120、121の電気伝導性の経路、すなわち、導電性ビア172および導電性構造174〜179は、導電性経路がより短いことおよび導電性ループの欠如により、従来技術のワイアボンドよりインダクタンスが低い。
いまや理解できるように、本発明の実施形態のPOLパッケージングおよび相互接続システムは2つの熱経路を備える。ヒートシンク185、187が、ダイのそれぞれの表面124、125(図11参照)上に配設されてダイ120、121から熱を除去する。一実施形態では、熱的な界面材料189がこれらの表面124、125とそれぞれのヒートシンク185と187との間に配設される。別の実施形態では、単一のヒートシンクを2つのヒートシンク185、187と置き換える。
一実施形態では、ヒートシンク190と熱的界面材料192とは熱経路を提供して相互接続構造174〜179から熱を除去し、この熱経路は相互接続構造の対向表面(すなわち、導電性構造174〜179の表面)に1つに取付けることもできる。熱的な界面材料192は、装置の表面上の不均一性(たとえば、導電性構造174〜179間の領域)に順応し易い。
従来技術のワイボンディングの手法は、導体パッド表面上にヒートシンクを容易に収容することができない。というのは、ボンドワイアの脆弱なことによってシンクと干渉し、ヒートシンクと装置表面との密接な熱結合が妨げられたからである。また、ワイアボンディングされた装置の反対面は、一般に、比較的低い熱伝導率の基板に取付けられる。すなわち、従来技術のワイアボンディングされた装置は、熱を装置から除去するための有効な熱経路を1つしか有さない。本発明の実施形態の装置は、主要面の両面上に熱が流れ出す経路を提供し、それによって、従来技術のワイボンディングの手法よりも優れた熱管理が提供される。
ダイ120、121の装置内の電流には定常状態成分と過渡的成分の両方があることが知られている。この過渡的成分は、約50ミリ秒から10秒の時間、定常状態成分の6〜12倍の大きさになり得る。装置の損傷を防ぐためには、かなりの量の過渡的な熱を速やかにかつ効率的に除去しなければならない。このシナリオでは、本発明の実施形態のPOL手法は、従来技術の手法のワイアボンドとフリップチップに勝る重要な利点を提供する。というのは、POL装置の2つの熱経路によってより速やかな熱の除去がもたらされるからである。
図12にMEMS装置240(さらにMEMSアレイ、すなわち、共通の基板上に形成された、複数の個々のMEMS成分またはMEMS素子と電子部品との組合せ、を備える)を示す。基板上の接点244、245、246は、MEMS装置240の電気的な素子にそれぞれ結合している。各接点244、245、246は、上記で説明したように形成されたそれぞれの導電性ビア257、258、259を介して関連する相互接続構造254、255、256と電気的に連続している。これらの相互接続構造254、255、256は、MEMS装置240をその接点244、245、246を介して、同じ集積回路上の装置、MEMS装置240としてのダイ、またはMEMS装置を動作させるサブシステムおよびシステムを含む他の装置に接続する。
MEMS装置240、その接点244、245、246、導電性ビア257、258、259の素子内、および相互接続構造254、255、256内の電流による抵抗損失によって熱が生成される。機械的な動き(MEMS装置240がスイッチを備える実施形態でのMEMSスイッチアームの開閉など)によっても熱が生成される。
MEMS装置240を囲むキャップ248は、中間の熱的/機械的接続材料層262を介してヒートシンク260に熱連通している表面250を有する。MEMS装置240から第1の熱経路を介してキャップ248に表面250に接したヒートシンク260まで熱が撤去される。
図12のようにパッケージングされ組み立てられたとき、電気伝導性で熱伝導性の接点244、245、246から導電性ビア257、258、259を介してそれぞれの相互接続構造254、255、256にも熱が流れる。ヒートシンク190は導電性ビア257〜259から構造254〜256まで熱を撤去させる。
図6〜図11のダイ120、121のそれぞれと図12のMEMS装置240は、MEMSスイッチ、同一基板上に製作された電子部品連動して動作可能なMEMS機械構造、またはMEMSアレイの形でのMEMS装置の組み合わせを含んでよい。例示的なMEMSスイッチ299は以下に説明するように製作される。
シリコン基板300(図13参照)が提供され、基板貫通相互接続(たとえば、導電性ビア)304、308が公知の技法に従って形成される。
図14に示すように、SiNx絶縁層312が基板300の表面301を覆って堆積され、続いて、この絶縁層312を覆って導電層が堆積される。適切にパターニングされたマスク(図示せず)を用いて、図15に示すように、導電層がパターニングされてドレイン構造320とゲート構造324とソース構造326とを形成する。一実施形態では、パターニングされた導電層は、クロミウムを含む下側のサブ層と金を含む上側のサブ層とを含む。ドレイン構造320の一部は導電性ビア304を覆いそれと導通し、ソース構造326の一部は導電性ビア308を覆いそれと導通する。ゲート構造324は、図15の断面以外の面内の導電性ビアまたは他の相互接続構造に接続される。
二酸化ケイ素サブ層およびSiNxサブ層を含む材料層が形成され、パターニングされて、図16に示すようなゲート構造324を覆うSiO2/SiNx構造330が生成される。
図17に描写されるように、ソース構造326の高さを上昇させてスイッチの接触力を増大させ、以下に形成されるようなビームがソース構造326に接触する前にゲート構造324に接触するのを防ぐ。これは、ソース構造326の上面上に、この導電性材料の他の構造上への所望されない堆積を防ぐパターニングされた層を介して追加の導電性材料334を堆積することによって達成できる。
図18に示すように、比較的厚い導電性の層340が導電性材料334を覆って堆積される。
二酸化ケイ素層350が堆積(好ましくは、プラズマ促進CVD法によって)され、その結果得られる構造を図19に示す。
適切にパターニングされたマスク(図示せず)を用いて、二酸化ケイ素層350の一領域をエッチングして接点バンプ開口354を形成する。図20を参照されたい。適切にパターニングされたマスク(図示せず)を用いて、この層350を再度エッチングしてビームアンカー用の開口358を形成する。図21参照。
次いで、図22に示すように導電性構造362を二酸化ケイ素層350の上に形成する(たとえば、メッキ工程によって)。
開放エッチング法によって二酸化ケイ素層350が除去され、その結果、図23に示すような最終構造が得られる。
スイッチ299の製作は、構造的な特徴をキャップ366内に閉じ込めることによって完了する。このキャップはガラス封止、ハンダ付け等を含む公知の方法によって形成することができる。図24を参照されたい。このスイッチ299は、図12に示した例示的な独創的技法および構造によるパッケージングに適している。
MEMSスイッチ402〜407のMEMSアレイ400を図25に示す。直列に接続されたMEMSスイッチ402〜404はコントローラ412によって同時に制御されて閉じた状態になる。同様に、直列に接続されたMEMSスイッチ405〜407はコントローラ413によって同時に制御されて閉じた状態になる。図示されているように2つのスイッチ群を平行に構成することによって、入力電流の半分が各直列に接続されたスイッチ群を介して分岐される。スイッチ群はこれらの電流を結合して端子420で電流を生成し出力する。これらの直列のスイッチ群には、破壊電圧などの、用途の他の動作パラメータを満足することにも必要とされてよい。
個々のスイッチ402〜407のそれぞれは、図24のキャップ366などのキャップ内に囲んでもよい。あるいは、これらの複数のスイッチ402〜407は、単一のキャップ内に囲んでもよい。どちらの場合も、このアレイ400は図12に示されているポリマー層100とヒートシンク260とヒートシンク190と接点構造および相互接続構造とを備える。これらのスイッチ402〜407の全てに単一のヒートシンク190を用いることができ、または、スイッチ402〜407のそれぞれに1つのヒートシンク190を用いることもできる。一般に、前者の配置が好ましい。
本明細書で説明した製作段階および形成された構造は、一般に、ASIC(特定用途向け集積回路)装置などの半導体装置と同じ基板上に製作されたMEMS装置にも適用可能である。これらのMEMS装置とASIC装置とは、たとえば、堆積、マスキングおよびパターニングなどと同じ工程段階の際に接続される。
しかし、半導体装置が、このMEMS装置およびその導電性かつ熱伝導性の経路を形成するのに用いられる処理段階に適合しない構成部品(ある受動部品などの)を含む用途では、これらのMEMS装置と半導体装置とを別の基板上に形成するのが好ましいことがある。あるいは、適合しない受動装置によりもたらされる問題を解決するために、図12の導電性構造254〜256の上面上に導体パッドを形成して、すなわち、このMEMS装置およびその伝導性構造を形成してから、これらの受動装置を導体パッドに取付け(ハンダ付け)てもよい。これらの受動装置で、あるいくつかの性能上の利点がMEMS装置の近傍で実現されることがある。
現在、微小電気機械システム(MEMS)は一般に、たとえば多くの多様な素子を微細加工技術によって共通の基板上に一体化することができるミクロン規模の構造体である。これらの構造体はたとえば、機械的素子、電気機械的素子、センサ、アクチュエータ、および電子機器である。しかし、現在MEMS装置で利用できる多くの技法および構造は、数年中には、ナノテクノロジーに基づく装置、たとえば、大きさで100ナノメートル未満の構造体を介して利用可能になると考えられている。したがって、この書類全体にわたって説明された例示的な実施形態がMEMSに基づく装置について述べていても、本発明の実施形態の独創的な態様は幅広く解釈すべきであり、ミクロンサイズの装置に限定すべきではないと考える。
ここに記載された説明によって、最適の形態を含む例を用いて本発明の実施形態が開示されており、また、当業者なら誰でも本発明の実施形態を実施でき使用できる。本発明の実施形態の特許性のある範囲は、請求項によって規定されており、また、当業者が思いつく他の例も含むことができる。このような他の例は、請求項の文字言語と異ならない構造要素を有していれば、または、請求項の文字言語から実体のない差しかない等価な構造要素を有していれば、請求項の範疇内であることが意味される。また、図面の符号に対応する特許請求の範囲中の符号は、単に本願発明の理解をより容易にするために用いられているものであり、本願発明の範囲を狭める意図で用いられたものではない。そして、本願の特許請求の範囲に記載した事項は、明細書に組み込まれ、明細書の記載事項の一部となる。
従来技術のMEMSスイッチの側面図である。 従来技術のMEMSスイッチの上面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体用の大電流を運び高いヒートシンク特性を有するパッケージを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体の断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMS構造体の断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSスイッチを形成するための一処理段階の結果を示す、共通の面に沿って見た断面図である。 本発明の一実施形態によるMEMSアレイを模式的に示す図である。
符号の説明
10 MEMSスイッチ
12 ドレイン
14 ゲート
16 ソース
18 ビーム(カンチレバー)
100 ポリイミドフィルム
104 フレーム
101 表面
110 接着剤層
114 保護膜
118 開口
120 ダイ
121 ダイ
124 表面
125 表面
170 金属化層
171 バリアおよびシード層
172 導電性ビア
174〜179 導電性構造
180〜185 マスク構造
185 ヒートシンク
187 ヒートシンク
189 熱的な界面材料
190 ヒートシンク
192 熱的な界面材料
240 MEMS装置
244〜246 接点
248 キャップ
250 表面
254〜256 相互接続構造
257〜259 導電性ビア
260 ヒートシンク
262 材料層
299 MEMSスイッチ
300 シリコン基板
301 表面
304、308 導電性ビア
312 絶縁層
320 ドレイン構造
324 ゲート構造
326 ソース構造
330 SiO2/SiNx構造
334 導電性材料
340 導電層
350 二酸化ケイ素層
354 接点バンプ開口
358 開口
362 導電構造
366 キャップ
400 MEMSアレイ
402〜407 スイッチ
412 コントローラ

Claims (10)

  1. MEMS構造体であって、
    1つまたは複数の接点構造をその上に有する第1の表面を有し、自体の機能性素子に接続したMEMS装置(120/121)と、
    前記接点構造を露出させる開口(118)を内部に画定する前記第1の表面を覆う誘電体層(100)と、
    前記誘電体層(100)中の前記開口(118)を介して前記接点構造から前記誘電体層(100)の表面上まで延びる導電性材料を含むパターニングされた金属化層(170)と、
    前記金属化層(170)と熱連通した第1のヒートシンク(190)と、
    を備えるMEMS構造体。
  2. 前記第1の表面に対向し、第2のヒートシンク(185/187)に熱連通するMEMS装置の第2の表面をさらに備える、請求項1記載のMEMS構造体。
  3. 前記MEMS装置がMEMSスイッチ(299)を備え、前記1つまたは複数の接点構造が、前記MEMSスイッチ(299)を開放状態または閉鎖状態に制御するためのドレイン(12)とゲート(14)とおよびソース(16)接点とを備える、請求項1記載のMEMS構造体。
  4. 前記誘電体層(100)がポリイミド層を含む、請求項1記載のMEMS構造体。
  5. 前記金属化層(170)と前記第1のヒートシンク(190)との間に配設された熱的な界面材料(192)をさらに含む、請求項1記載のMEMS構造体。
  6. MEMS構造体であって、
    1つまたは複数の接点構造(244/245/246)をその上に有する第1の表面を有し、自体のMEMS素子に接続したMEMS装置(240)と、
    前記1つまたは複数の接点構造(244/245/246)を露出させて前記MEMS素子を囲むキャップ(248)と、
    前記接点構造を露出させる開口(118)を内部に画定する前記第1の表面を覆う誘電体層(100)と、
    前記誘電体層(100)中の前記開口(118)を介して前記接点構造(244/245/246)から前記誘電体層(100)の表面上まで延びる導電性材料(174〜179)を含む金属化層(170)と、
    前記キャップ(248)と熱連通した第1のヒートシンク(260)と、
    を備えるMEMS構造体。
  7. 前記金属化層と熱連通した第2のヒートシンク(190)をさらに含む、請求項6記載のMEMS構造体。
  8. 前記MEMS装置が共通の基板上に形成された複数のMEMS装置(400)を備える、請求項6記載のMEMS構造体。
  9. 前記誘電体層(100)がポリイミド層を含む、請求項6記載のMEMS構造体。
  10. MEMS構造体を形成する方法であって、
    対向する第1(301)と第2の表面を有する基板(300)を提供する段階と、
    前記基板(300)の前記第1の表面(301)上に接着剤層(110)を形成する段階と、
    前記基板(300)と前記接着剤層(110)を貫通して開口(118)を形成する段階と、
    前記接着剤層(110)にMEMS装置(240)を取付ける段階であって、前記接着剤層(110)内には、前記MEMS装置(240)の第1の表面(301)上の各接点構造(244〜246)が前記開口(118)のうちの1つに整列している段階と、
    前記第2の表面上および前記開口(118)内に、さらに接点構造(244〜246)と電気的に連通した導電性材料(174〜179)を形成する段階と、
    前記導電性材料(174〜179)と熱連通した第1のヒートシンク(190)を提供する段階と、
    を含む方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040385A (ja) * 2009-08-14 2011-02-24 General Electric Co <Ge> スイッチ構造
JP2012509197A (ja) * 2008-11-21 2012-04-19 ニヴァロ−エフエーアール エス.エー. 微小機械構成部品の製造方法
KR20160076992A (ko) * 2014-12-23 2016-07-01 제네럴 일렉트릭 컴퍼니 미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742558B2 (en) * 2008-05-21 2014-06-03 General Electric Company Component protection for advanced packaging applications
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
CN102198925B (zh) * 2010-03-25 2015-03-04 张家港丽恒光微电子科技有限公司 Mems器件及其形成方法
US8114712B1 (en) 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
US8497558B2 (en) * 2011-07-14 2013-07-30 Infineon Technologies Ag System and method for wafer level packaging
KR102005808B1 (ko) * 2011-09-02 2019-07-31 카벤디시 키네틱스, 인크. Mems 장치용으로 병합된 레그 및 반가요성 고정장치
US8941208B2 (en) * 2012-07-30 2015-01-27 General Electric Company Reliable surface mount integrated power module
US9209151B2 (en) 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
US9806051B2 (en) 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US10083811B2 (en) 2015-10-22 2018-09-25 General Electric Company Auxiliary circuit for micro-electromechanical system relay circuit
US10068733B2 (en) 2015-10-22 2018-09-04 General Electric Company Micro-electromechanical system relay circuit
CN109216292B (zh) 2017-06-29 2020-11-03 晟碟信息科技(上海)有限公司 包含降低针脚电容的控制开关的半导体装置
JP6573415B1 (ja) * 2018-11-15 2019-09-11 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法
WO2020239930A1 (de) * 2019-05-28 2020-12-03 B&R Industrial Automation GmbH Transporteinrichtung
US12055927B2 (en) 2021-02-26 2024-08-06 Honeywell International Inc. Thermal metamaterial for low power MEMS thermal control

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
US6645145B1 (en) * 1998-11-19 2003-11-11 Siemens Medical Solutions Usa, Inc. Diagnostic medical ultrasound systems and transducers utilizing micro-mechanical components
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6600364B1 (en) * 1999-01-05 2003-07-29 Intel Corporation Active interposer technology for high performance CMOS packaging application
US6365962B1 (en) * 2000-03-29 2002-04-02 Intel Corporation Flip-chip on flex for high performance packaging applications
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6239482B1 (en) * 1999-06-21 2001-05-29 General Electric Company Integrated circuit package including window frame
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6238954B1 (en) * 1999-09-28 2001-05-29 Intel Corporation COF packaged semiconductor
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6232151B1 (en) * 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
US7045466B2 (en) * 2002-06-27 2006-05-16 Cornell Research Foundation, Inc. Three dimensional high aspect ratio micromachining
US6909346B1 (en) * 2003-04-18 2005-06-21 Lockheed Martin Corporation Switching arrangement using HDI interconnects and MEMS switches
US20060033217A1 (en) * 2004-08-10 2006-02-16 Brian Taggart Flip-chips on flex substrates, flip-chip and wire-bonded chip stacks, and methods of assembling same
US20060081968A1 (en) * 2004-10-15 2006-04-20 Bai Shwang S Semiconductor package
US8587106B2 (en) * 2006-06-09 2013-11-19 Massachusetts Institute Of Technology Wide band and radio frequency waveguide and hybrid integration in a silicon package

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012509197A (ja) * 2008-11-21 2012-04-19 ニヴァロ−エフエーアール エス.エー. 微小機械構成部品の製造方法
JP2011040385A (ja) * 2009-08-14 2011-02-24 General Electric Co <Ge> スイッチ構造
KR101766482B1 (ko) * 2009-08-14 2017-08-08 제너럴 일렉트릭 캄파니 스위치 구조물
KR20160076992A (ko) * 2014-12-23 2016-07-01 제네럴 일렉트릭 컴퍼니 미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법
KR102437890B1 (ko) * 2014-12-23 2022-08-29 제네럴 일렉트릭 컴퍼니 미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법

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