JP2022549518A - 拡張ヘッドバンプボンドピラーを備える集積キャパシタ - Google Patents

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Abstract

マイクロ電子デバイス(100)が、ダイ(101)を有し、ダイに機械的に結合される第1の導電性ピラー(113)及び第2の導電性ピラー(114)を備える。マイクロ電子デバイス(100)は、第1のピラー(113)に電気的に結合される第1の導電性拡張ヘッド(119)と、第2のピラー(114)に電気的に結合される第2の導電性拡張ヘッド(120)とを含む。第1のピラー及び第2のピラーは、同時に形成される結果として、等しい組成の導電性材料を有する。同様に、第1の拡張ヘッド及び第2の拡張ヘッドは、同時に形成される結果として、等しい組成の導電性材料を有する。第1の拡張ヘッドはバンプパッドを提供し、第2の拡張ヘッドは集積キャパシタ(110)の第1のプレート(122)の少なくとも一部を提供する。第2のプレート(109)が、ダイ内、第1のプレートとダイとの間、又は、ダイとは反対側の第1のプレート上に配置され得る。

Description

本開示は、マイクロ電子デバイスの分野に関する。より具体的に言えば、本開示は、マイクロ電子デバイスにおける集積キャパシタに関する。
マイクロ電子デバイスには、高周波数で動作し、高周波電流を調節するためのキャパシタに使用されるものがある。こうしたキャパシタは、より良好な性能を達成するために、マイクロ電子デバイスと緊密に集積されるべきである。しかしながら、キャパシタは、著しい領域を必要とし、マイクロ電子デバイスのサイズを不必要に増加させ得る。
本開示は、接続表面を備えるダイ、第1の導電性ピラー、及び第2の導電性ピラーを有するマイクロ電子デバイスを紹介する。ピラーは、接続表面に機械的に結合される。マイクロ電子デバイスは、第1のピラーに電気的に結合される第1の導電性拡張ヘッド、及び、第2のピラーに電気的に結合される第2の導電性拡張ヘッドを含む。第1のピラー及び第2のピラーは、等しい組成の導電性材料を有し、第1の拡張ヘッド及び第2の拡張ヘッドは、等しい組成の導電性材料を有する。第1の拡張ヘッドは、マイクロ電子デバイスのバンプパッドを提供し、第2の拡張ヘッドは、マイクロ電子デバイスの集積キャパシタのプレートの少なくとも一部を提供する。マイクロ電子デバイスは、第1のピラー及び第2のピラーを同時に形成すること、及び、第1の拡張ヘッド及び第2の拡張ヘッドを同時に形成することによって、形成される。
形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。
形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。
形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。
形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。
形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。
本開示は、添付の図面を参照しながら説明する。図面は一定の縮尺で描画されておらず、単に本開示を説明するために提供される。本開示のいくつかの態様は、説明のために適用例を参照しながら下記に記載する。多数の特定の細部、関係、及び方法は、本開示を理解するために示されることを理解されたい。いくつかの行為は異なる順序で、及び/又は、他の行為又は事象と同時に、生じ得るため、本開示は行為又は事象の説明される順序によって限定されない。また、本開示に従った方法を実装するために、説明したすべての行為又は事象が必要なわけではない。
マイクロ電子デバイスは、集積回路、ディスクリート半導体デバイス、微小電気機械システム(MEMS)デバイス、又はマイクロ流体工学デバイスなどのダイを有する。ダイは接続表面を有する。マイクロ電子デバイスの構成要素への外部電気接続は、接続表面において行われる。マイクロ電子デバイスは第1のピラー及び第2のピラーを含み、これらは、どちらも導電性であり、接続表面に機械的に結合される。第1のピラー及び第2のピラーは、等しい組成の導電性材料を有する。マイクロ電子デバイスは、第1のピラーに電気的に結合される第1の拡張ヘッド、及び、第2のピラーに電気的に結合される第2の拡張ヘッドを含む。第1の拡張ヘッド及び第2の拡張ヘッドは、どちらも導電性であり、等しい組成の導電性材料を有する。第1の拡張ヘッドはバンプパッドを提供し、第2の拡張ヘッドはマイクロ電子デバイスの集積キャパシタの第1のプレートの少なくとも一部を提供する。集積キャパシタの第2のプレートは、第1のプレートの上方又は下方に位置し得る。マイクロ電子デバイスは、第1のピラー及び第2のピラーを同時に形成することによって、並びに、第1の拡張ヘッド及び第2の拡張ヘッドを同時に形成することによって、形成される。
本開示において、上、上方、下、下方などの用語が用いられ得ることに留意されたい。これらの用語は、構造又は要素の位置又は方位を限定するものと解釈されるべきではなく、構造又は要素間の空間的関係を提供するために用いられるべきである。
図1A~図1Gは、形成の例示の方法の種々の段階で示される、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。図1Aを参照すると、マイクロ電子デバイス100はダイ101を含む。ダイ101は、例えば集積回路、ディスクリート半導体デバイス、MEMSデバイス、又はマイクロ流体工学デバイスとして実装され得る。本例のダイ101は基板102を有し、基板102は、シリコンなどの半導体材料、或いは、二酸化シリコン、窒化シリコン、オキシ窒化物シリコン、ガラス、サファイア、セラミック、或いはポリイミド、シリコン、又はポリエチレンなどのポリマー材料などの、誘電材料を含み得る。基板102は、ウェ-ハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ101のみを含み得る。ダイ101は接続表面103を有し、基板102は、図1Aに示されるように接続表面103へと延在し得る。
本例のダイ101は、接続表面103において、第1の端子104、第2の端子105、及び第3の端子106を含む。第1の端子104、第2の端子105、及び第3の端子106は導電性であり、例えば、アルミニウム、銅、ニッケル、パラジウム、プラチナ、金、チタン、又はタングステンを含み得る。第1の端子104,第2の端子105、及び第3の端子106は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。第1の端子104、第2の端子105、及び第3の端子106は、ビア107又は他の相互接続要素によって、ダイ101内の構成要素に電気的に結合され得る。保護膜(PO)層108が、第1の端子104、第2の端子105、及び第3の端子106を露出する開口を備え、接続表面103の上に配設され得る。PO層108は、例として、二酸化シリコン、窒化シリコン、オキシ窒化物シリコン、又はポリイミドを含み得る。PO層108は、任意選択としてダイ101の一部であり得る。
本例のダイ101は、集積キャパシタ110の第2のプレート109を含む。第2のプレート109は、第1の端子104、第2の端子105、及び第3の端子106と同様の組成の導電性材料を有し得る。第2のプレート109は、図1Aに示されるようにPO層108によって覆われ得る。第2のプレート109は、ビア107のうちの一つ又は複数によって、ダイ101内の構成要素に電気的に結合され得る。
第1のインターフェース層111が接続表面103の上に形成され、端子104、105、及び106と接する。第1のインターフェース層111は導電性である。第1のインターフェース層111は、図1Aには示されていない、PO層108及び端子104、105、106と接する接着サブレイヤを含み得る。接着サブレイヤは、例えば、PO層108並びに端子104、105、及び106への第1のインターフェース層111の接着を提供するために、チタン又はタングステンを含み得る。第1のインターフェース層111は、図1Aには示されていない、接着サブレイヤ上のバリアサブレイヤを含み得る。バリアサブレイヤは、例えば、第1のピラー113、第2のピラー114、及び第3のピラー115からダイ101内への銅の拡散を減少させるために、ニッケル、コバルト、タンタル、窒化タンタル、チタン、又は窒化チタンを含み得る。ダイ101内への銅の拡散は、マイクロ電子デバイス100の性能を低下させ得る。第1のインターフェース層111は、図1Aには示されていない、バリアサブレイヤ上のめっきシードサブレイヤを含み得る。めっきシードサブレイヤは、電気めっきに適した低抵抗層を提供するために、銅、ニッケル、又は金を含み得る。第1のインターフェース層111は、一連のスパッタプロセス、蒸発プロセス、冷却スプレープロセス、又は他の薄膜蒸着プロセスによって形成され得る。
ピラーマスク112が、第1のインターフェース層111上に形成される。ピラーマスク112は、第1のピラー113、第2のピラー114、及び第3のピラー115のための領域において、第1のインターフェース層111を露出させる。第1のピラー113のための領域は第1の端子104の上に位置し、第2のピラー114のための領域は第2の端子105の上に位置し、また第3のピラー115のための領域は第3の端子106の上に位置する。ピラーマスク112は、フォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ピラーマスク112は、テープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって形成され得る。ピラーマスク112は、例として、1ミクロン~100ミクロンの厚みを有し得る。
第1のピラー113、第2のピラー114、及び第3のピラー115は、第1のめっき溶液116を用いる第1のめっきプロセスによって、ピラーマスク112によって露出される領域において、第1のインターフェース層111上で同時に形成される。第1のめっき溶液116は銅イオンを含み得るため、ピラー113、114、及び115は銅を含むようになる。第1のめっき溶液116は、銅イオンに加えてニッケルイオン又は金イオンなどの他の金属イオンを含み得るため、ピラー113、114、及び115は、ピラー113、114、及び115において望ましい機械特性を提供するために、ニッケル又は金を含むようになる。第1のめっきプロセスは、電流が第1のめっき溶液116から第1のインターフェース層111へと流れ、より一貫しためっきレートを提供する、電気めっきプロセスとして実装され得る。代替として、第1のめっきプロセスは、マイクロ電子デバイス100の製造複雑性を減少させる、無電解プロセスとして実装され得る。ピラー113、114、及び115は、例として、接続表面103に対して垂直な、1ミクロン~100ミクロンの高さを有し得る。したがって、ピラー113、114、及び115は、第1のインターフェース層111を介して接続表面103に機械的に結合される。マイクロ電子デバイス100は、ピラー113、114、及び115が形成された後、第1のめっき溶液116から分離される。ピラーマスク112は、後続の製造工程のために適所に残される。
図1Bを参照すると、第2のインターフェース層117が、ピラーマスク112の上に形成され、ピラー113、114、及び115と接する。第2のインターフェース層117は導電性である。第2のインターフェース層117は、ピラーマスク112並びにピラー113、114、及び115と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第2のインターフェース層117の接着サブレイヤは、第1のインターフェース層111の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第2のインターフェース層117のめっきシードサブレイヤは、第1のインターフェース層111のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
ヘッドマスク118が、第2のインターフェース層117の上に形成される。ヘッドマスク118は、後に形成される第1の拡張ヘッド119及び後に形成される第2の拡張ヘッド120のための領域において、第2のインターフェース層117を露出させ、第1の拡張ヘッド119及び第2の拡張ヘッド120は図1Cに示されている。図1Bを再度参照すると、第1の拡張ヘッド119のための領域は、第1のピラー113の上の第2のインターフェース層117を露出させ、第1のピラー113を越えて、接続表面103に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド120のための領域は、第2のピラー114及び第3のピラー115の上の第2のインターフェース層117を露出させ、第2のピラー114を越えて、接続表面103に平行な少なくとも1つの方向に延在し、第3のピラー115を越えて、接続表面103に平行な少なくとも1つの方向に延在する。ヘッドマスク118は、フォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク118は、テープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって、形成され得る。ヘッドマスク118は、ピラーマスク112とは異なる組成を有し得、ピラーマスク112を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図1Cを参照すると、第1の拡張ヘッド119及び第2の拡張ヘッド120は、第2のめっき溶液121を用いる第2のめっきプロセスによって、ヘッドマスク118によって露出される領域において、第2のインターフェース層117上に同時に形成される。第2のめっき溶液121は銅イオンを含み得るため、第1の拡張ヘッド119及び第2の拡張ヘッド120は銅を含むようになる。第2のめっき溶液121は、銅イオンに加えてニッケルイオン又は金イオンなどの他の金属イオンを含み得るため、第1の拡張ヘッド119及び第2の拡張ヘッド120は、第1の拡張ヘッド119及び第2の拡張ヘッド120において望ましい機械特性を提供するために、ニッケル又は金を含むようになる。第2のめっきプロセスは、電流が第2のめっき溶液121から第2のインターフェース層117へと流れ、より一貫しためっきレートを提供する、電気めっきプロセスとして実装され得る。代替として、第2のめっきプロセスは、マイクロ電子デバイス100の製造複雑性を減少させる、無電解プロセスとして実装され得る。第1の拡張ヘッド119及び第2の拡張ヘッド120は、接続表面103に対して垂直な、例えば1ミクロン~25ミクロンの厚みを有し得る。第1の拡張ヘッド119は、第2のインターフェース層117を介して第1のピラー113に電気的に結合され、第1のピラー113を越えて、接続表面103に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド120は、第2のインターフェース層117を介して第2のピラー114に電気的に結合され、第2のピラー114を越えて、接続表面103に平行な少なくとも1つの方向に延在する。マイクロ電子デバイス100は、第1の拡張ヘッド119及び第2の拡張ヘッド120が形成された後、第2のめっき溶液121から分離される。第2の拡張ヘッド120は、第2のプレート109の上に位置する。
図1Dを参照すると、絶縁層123が、第2の拡張ヘッド120上に形成され、第2の拡張ヘッド120の第1の部分を覆い、第2の拡張ヘッド120の第2の部分を露出させる。絶縁層123は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、例として、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。
図1Eを参照すると、図1Dのヘッドマスク118が除去される。ヘッドマスク118は有機溶剤内で溶解させることによって除去され得、絶縁層123は適所に残される。ヘッドマスク118が除去された後、第1の拡張ヘッド119及び第2の拡張ヘッド120によって露出される箇所の、図1Dの第2のインターフェース層117は除去される。第2のインターフェース層117は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第1の拡張ヘッド119及び第2の拡張ヘッド120によって露出された箇所の第2のインターフェース層117が除去された後、図1Dのピラーマスク112が除去される。ピラーマスク112は、有機溶剤内で溶解させることによって除去され得、絶縁層123は適所に残される。ピラーマスク112は、ヘッドマスク118を除去するために用いられるプロセスと同様のプロセスによって除去され得る。ピラーマスク112が除去された後、第1のピラー113、第2のピラー114、及び第3のピラー115によって露出される箇所の図1Dの第1のインターフェース層111は除去される。第1のインターフェース層111は、第2のインターフェース層117を除去するために用いられるウェットエッチングプロセスと同様であり得る、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。
図1Fを参照すると、マイクロ電子デバイス100のリードフレーム124が提供される。リードフレーム124は、第1のリード125、第2のリード126、及び第3のリード127を含む。リード125、126、及び127は、銅、ステンレス鋼、又はコバールを含み得、例として、ニッケル、パラジウム、又は金を用いてめっきされ得る。第1の拡張ヘッド119は、マイクロ電子デバイス100のバンプパッドを提供する。バンプパッドは、例えば、はんだバンプパッド又は接着バンプパッドとして実装され得る。第1のリード125は、第1のはんだ接続128を介して第1の拡張ヘッド119に電気的に結合され、第3のリード127は、絶縁層123によって露出される第2の拡張ヘッド120の第2の部分上の第2のはんだ接続129を介して、第2の拡張ヘッド120に電気的に結合される。本例の代替の実装において、第1のリード125は、銅又は銀の粒子を備えるエポキシなどの導電性接着剤の第1の部分を介して、第1の拡張ヘッド119に電気的に結合され得る。こうした代替の実装において、第3のリード127は、導電性接着剤の第2の部分を介して、第2の拡張ヘッド120に電気的に結合され得る。第2のリード126は、絶縁層123によって第2の拡張ヘッド120から電気的に絶縁される。集積キャパシタ110は、リードフレーム124の第3のリード127から集積キャパシタ110の第2のプレート109へと、信号を容量的に結合するために用いられ得る。集積キャパシタ110は、有利にも、ダイ101において領域を消費することなく所望のキャパシタンスを有するように形成され得る。
図1Gを参照すると、ダイ101上にパッケージ絶縁構造130が、ピラー113、114、及び115、第1の拡張ヘッド119、並びに第2の拡張ヘッド120を横方向に囲み、リード125、126、及び127と接して、形成される。「横方向に」という用語は、接続表面103に平行な方向を指し、本明細書で開示される他の例についても同様である。パッケージ絶縁構造130は、非導電性であり、エポキシ、シリコン、又はベンゾシクロブテン(BCB)などの誘電体材料を含み得、パッケージ絶縁構造130の熱膨張係数を減少させるために、二酸化シリコン粒子などの誘電性粒子を含み得る。第2の拡張ヘッド120、及び第2の拡張ヘッド120と接する第2のインターフェース層117は、集積キャパシタ110の第1のプレート122を提供する。本例のパッケージ絶縁構造130は、集積キャパシタ110の第1のプレート122と集積キャパシタ110の第2のプレート109との間に延在し、これにより、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ110のより多くのキャパシタンスを提供し得る。図1Gは、完成したマイクロ電子デバイス100を示す。
図2A~図2Fは、形成の別の例示の方法を種々の段階で示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。図2Aを参照すると、マイクロ電子デバイス200はダイ201を含む。ダイ201は、例えば、図1Aのダイ101に関して開示される例のうちの任意のものとして実装され得る。本例のダイ201は、基板202を有し、基板202は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ201のみを含み得る。ダイ201は接続表面203を有し、基板202は、図2Aに示されるように接続表面203へと延在し得る。
本例のダイ201は、接続表面203において、第1の端子204、第2の端子205、及び第3の端子206を含む。第1の端子204、第2の端子205、及び第3の端子206は、導電性である。端子204、205、及び206は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子204、205、及び206は、ビア207によってダイ201内の構成要素に電気的に結合され得る。
本例のダイ201は、集積キャパシタ210の第2のプレート209を含む。第2のプレート209は導電性である。第2のプレート209は、図2Aに示されるように接続表面203へと延在し得る。第2のプレート209は、ビア207のうちの一つ又は複数によってダイ201における構成要素に電気的に結合され得る。
ピラーマスク212が接続表面203上に形成される。ピラーマスク212は、後に形成される第1のピラー213のための領域において第1の端子204を露出させ、後に形成される第2のピラー214のための領域において第2の端子205を露出させ、後に形成される第3のピラー215のための領域において第3の端子206を露出させる。本例のピラーマスク212は、フォトリソグラフィプロセスを用いて感光性エポキシで形成され得る。代替として、本例のピラーマスク212は、材料噴出又は材料押出などのアディティブプロセスによって形成される、バインダ材料内の無機粒子を含み得る。ピラーマスク212は、例として、1ミクロン~100ミクロンの厚みを有し得る。第1のピラー213、第2のピラー214、及び第3のピラー215は、図2Cに示される。
図2Bを参照すると、インターフェース層231がピラーマスク212の上に形成され、第1のピラー213、第2のピラー214,及び第3のピラー215のための領域内へと延在し、第1の端子204、第2の端子205、及び第3の端子206と接する。インターフェース層231は導電性である。インターフェース層231は、図2Bに示されておらず、端子204、205、及び206と接する、接着サブレイヤを含み得る。インターフェース層231は、図2Bに示されていない、接着サブレイヤ上のバリアサブレイヤを含み得る。インターフェース層231は、図2Bに示されていない、バリアサブレイヤ上のめっきシードサブレイヤを含み得る。インターフェース層231は、一連の薄膜蒸着プロセスによって形成され得る。
ヘッドマスク218がインターフェース層231の上に形成される。ヘッドマスク218は、後に形成される第1の拡張ヘッド219及び後に形成される第2の拡張ヘッド220のための領域において、インターフェース層231を露出させる。第1の拡張ヘッド219のための領域は、第1のピラー213の上のインターフェース層231を露出させ、第1のピラー213を越えて接続表面203に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド220のための領域は、第2のピラー214及び第3のピラー215の上のインターフェース層231を露出させ、第2のピラー214を越えて接触表面203に平行な少なくとも1つの方向に延在し、第3のピラー215を越えて接触表面203に平行な少なくとも1つの方向に延在する。ヘッドマスク218はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク218はテープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって、形成され得る。第1の拡張ヘッド219及び第2の拡張ヘッド220は図2Cに示されている。
図2Cを参照すると、第1のピラー213、第2のピラー214、及び第3のピラー215は、めっき溶液232を用いるめっきプロセスによって、ピラーマスク212によって露出される領域において、インターフェース層231上で同時に形成される。めっきプロセスは、ヘッドマスク218によって露出される領域において、第1のピラー213上で第1の拡張ヘッド219を、及び、第2のピラー214及び第3のピラー215上で第2の拡張ヘッド220を、同時に形成するように続行される。第2の拡張ヘッド220は第2のプレート209の上に位置する。めっき溶液232は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー213、214、及び215、並びに、第1の拡張ヘッド219及び第2の拡張ヘッド220は、銅、ニッケル、又は金を含み得る。めっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー213、214、及び215は、例として、接続表面203に対して垂直な1ミクロン~100ミクロンの高さを有し得る。第1の拡張ヘッド219及び第2の拡張ヘッド220は、接続表面203に対して垂直な、例えば1ミクロン~25ミクロンの厚みを有し得る。したがってピラー213、214、及び215は、インターフェース層231を介して接続表面203に機械的に結合される。第1の拡張ヘッド219は、第1のピラー213に電気的に直接結合され、第1のピラー213を越えて、接続表面203に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド220は、第2のピラー214に電気的に直接結合され、第2のピラー214を越えて、接続表面203に平行な少なくとも1つの方向に延在する。マイクロ電子デバイス200は、ピラー213、214、及び215、並びに第1の拡張ヘッド219及び第2の拡張ヘッド220が形成された後、めっき溶液232から分離される。
図2Dを参照すると、絶縁層223が第2の拡張ヘッド220上に形成される。絶縁層223は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。本例において、絶縁層223は、ヘッドマスク218によって露出される第2の拡張ヘッド220を覆う。
図2Eを参照すると、図2Dのヘッドマスク218は除去される。ヘッドマスク218は、有機溶剤内で溶解させることによって除去され得、絶縁層223及びピラーマスク212は適所に残される。ヘッドマスク218が除去された後、第1の拡張ヘッド219及び第2の拡張ヘッド220によって露出される箇所の、図2Dの第2のインターフェース層231は除去され、絶縁層223及びピラーマスク212は適所に残される。インターフェース層231は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。本例のピラーマスク212は、ピラー213、214、及び215、並びに、第1の拡張ヘッド219及び第2の拡張ヘッド220のための、恒久的なサポートを提供する。
図2Fを参照すると、第1の拡張ヘッド219は、マイクロ電子デバイス200のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。はんだバンプ233が第1の拡張ヘッド219上に形成される。はんだバンプ233は、はんだペーストを第1の拡張ヘッド219上にディスペンスすること、及びその後、はんだバンプ233と第1の拡張ヘッド219との間に低抵抗インターフェースを提供するために、リフロープロセスにおいてはんだペーストを加熱することによって、形成され得る。
第2の拡張ヘッド220、及び第2の拡張ヘッド220と接するインターフェース層231は、集積キャパシタ210の第1のプレート222を提供する。本例のピラーマスク212は、集積キャパシタ210の第1のプレート222と、集積キャパシタ210の第2のプレート209との間に延在し、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ210のより多くのキャパシタンスを提供し得る。図2Fは、完成したマイクロ電子デバイス200を示す。
図3A~図3Jは、形成の更なる例示の方法を種々の段階で示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。図3Aを参照すると、マイクロ電子デバイス300はダイ301を含む。ダイ301は、例えば、図1Aのダイ101に関して開示される例のうちの任意のものとして実装され得る。本例のダイ301は基板302を有し、基板302は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ301のみを含み得る。ダイ301は接続表面303を有し、基板302は、図3Aに示されるように接続表面303へと延在し得る。
本例のダイ301は、接続表面303において、第1の端子304及び第2の端子334を含む。第1の端子304及び第3の端子334は導電性である。端子304及び334は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子304及び334は、ビア307によってダイ301内の構成要素に電気的に結合され得る。
第1のインターフェース層311が接続表面303の上に形成され、端子304及び334と接する。第1のインターフェース層311は、図1Aの第1のインターフェース層111と同様の組成及びサブレイヤ構造を有し得る。キャパシタマスク335が、第1のインターフェース層311の上に形成され、集積キャパシタ310の第2のプレート309のための領域において第1のインターフェース層311を露出させる。キャパシタマスク335は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得るか、又は、スクリーン印刷又はアディティブプロセスによって形成されるポリマーを含み得る。
図3Bを参照すると、集積キャパシタ310の第2のプレート309は、キャパシタマスク335によって露出される箇所の第1のインターフェース層311上に形成される。第2のプレート309は、第1のめっき溶液336を用いる第1のめっきプロセスによって形成される。第1のめっき溶液336は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、第2のプレート309は銅、ニッケル、又は金を含み得る。第1のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして実装され得る。第2のプレート309は、例として1ミクロン~100ミクロンの厚みを有し得る。マイクロ電子デバイス300は、第2のプレート309が形成された後、めっき溶液336から分離される。
図3Cを参照すると、図3Bのキャパシタマスク335は除去され、第1のインターフェース層311及び第2のプレート309は適所に残される。キャパシタマスク335は、例えば有機溶剤又は有機酸において溶解させることによって除去され得る。キャパシタマスク335を除去するための他の方法は、本例の範囲内である。
図3Dを参照すると、ピラーマスク312が、第1のインターフェース層311上に形成され、第2のプレート309を覆う。ピラーマスク312は、第1のピラー313、第2のピラー314、及び第3のピラー315のための領域において、第1のインターフェース層311を露出させる。第1のピラー313のための領域は第1の端子304の上に位置し、第2のピラー314のための領域は第2のプレート309の一方の側に位置し、第3のピラー315のための領域は第2のプレート309の別の側に位置する。ピラーマスク312はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ピラーマスク312は、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ピラーマスク312は、例として、第2のプレート309の厚みよりも1ミクロン~50ミクロン大きな厚みを有し得る。
図3Eを参照すると、第1のピラー313、第2のピラー314、及び第3のピラー315は、第2のめっき溶液316を用いる第2のめっきプロセスによって、ピラーマスク312によって露出される領域において、第1のインターフェース層311上で同時に形成される。第2のめっき溶液316は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー313、314、及び315は銅、ニッケル、又は金を含むようになる。第2のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー313、314、及び315は、例として、第2のプレート309の厚みよりも1ミクロン~50ミクロン大きな、接続表面303に対して垂直な高さを有し得る。したがってピラー313、314、及び315は、第1のインターフェース層311を介して接続表面303に機械的に結合される。マイクロ電子デバイス300は、ピラー313、314、及び315が形成された後、第2のめっき溶液316から分離される。ピラーマスク312は、後続の製造工程のために適所に残される。
図3Fを参照すると、第2のインターフェース層317が、ピラー313、314、及び315と接して、ピラーマスク312の上に形成される。第2のインターフェース層317は導電性である。第2のインターフェース層317は、ピラーマスク312並びにピラー313、314、及び315と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第2のインターフェース層317の接着サブレイヤは、第1のインターフェース層311の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第2のインターフェース層317のめっきシードサブレイヤは、第1のインターフェース層311のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
ヘッドマスク318が第2のインターフェース層317の上に形成される。ヘッドマスク318は、後に形成される第1の拡張ヘッド319及び後に形成される第2の拡張ヘッド320のための領域において、第2のインターフェース層317を露出させ、第1の拡張ヘッド319及び第2の拡張ヘッド320は図3Gに示される。図3Fを再度参照すると、第1の拡張ヘッド319のための領域は、第1のピラー313の上の第2のインターフェース層317を露出させ、第1のピラー313を越えて接続表面303に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド320のための領域は、第2のピラー314及び第3のピラー315の上の第2のインターフェース層317を露出させ、第2のピラー314を越えて接触表面303に平行な少なくとも1つの方向に延在し、第3のピラー315を越えて接触表面303に平行な少なくとも1つの方向に延在する。ヘッドマスク318はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク318はテープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ヘッドマスク318は、ピラーマスク312とは異なる組成を有し得るか、又は、ピラーマスク312を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図3Gを参照すると、第1の拡張ヘッド319及び第2の拡張ヘッド320は、第3のめっき溶液321を用いる第3のめっきプロセスによって、ヘッドマスク318によって露出される領域において、第2のインターフェース層317上で同時に形成される。第3のめっき溶液321は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、第1の拡張ヘッド319及び第2の拡張ヘッド320は、銅、ニッケル、又は金を含むようになる。第3のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。第1の拡張ヘッド319及び第2の拡張ヘッド320は、接続表面303に対して垂直な、例えば1ミクロン~25ミクロンの厚みを有し得る。第1の拡張ヘッド319は、第2のインターフェース層317を介して第1のピラー313に電気的に結合され、第1のピラー313を越えて、接続表面303に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド320は、第2のインターフェース層317を介して第2のピラー314に電気的に結合され、第2のピラー314を越えて、接続表面303に平行な少なくとも1つの方向に延在する。マイクロ電子デバイス300は、第1の拡張ヘッド319及び第2の拡張ヘッド320が形成された後、第3のめっき溶液321から分離される。第2の拡張ヘッド320は第2のプレート309の上に位置する。
図3Hを参照すると、図3Gのヘッドマスク318が除去される。ヘッドマスク318は、有機溶剤又は有機酸内で溶解させることによって除去され得、第1の拡張ヘッド319及び第2の拡張ヘッド320は適所に残される。ヘッドマスク318が除去された後、第1の拡張ヘッド319及び第2の拡張ヘッド320によって露出される箇所の、図3Gの第2のインターフェース層317は除去される。第2のインターフェース層317は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第1の拡張ヘッド319及び第2の拡張ヘッド320によって露出される箇所の第2のインターフェース層317が除去された後、図3Gのピラーマスク312が除去される。ピラーマスク312は、有機溶剤又は有機酸内で溶解させることによって除去され得、第1のピラー313、第2のピラー314、第3のピラー315、第1の拡張ヘッド319、及び第2の拡張ヘッド320は適所に残される。ピラーマスク312は、ヘッドマスク318を除去するために用いられるプロセスと同様のプロセスによって除去され得る。ピラーマスク312が除去された後、ピラー313、314、及び315、並びに第2のプレート309によって露出される箇所の図3Gの第1のインターフェース層311は除去される。第1のインターフェース層311は、第2のインターフェース層317を除去するために用いられるウェットエッチングプロセスと同様であり得る、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第1のインターフェース層311の除去の結果、図3Hに示されるように、ピラー313、314、及び315によって露出される箇所の、第1の拡張ヘッド319及び第2の拡張ヘッド320の下の第2のインターフェース層317が除去され得る。
図3Iを参照すると、ダイ301上にパッケージ絶縁構造330が形成され、ピラー313、314、及び315を横方向に囲み、第1の拡張ヘッド319及び第2の拡張ヘッド320と接する。パッケージ絶縁構造330は非導電性である。第2の拡張ヘッド320は集積キャパシタ310の第1のプレート322を提供する。本例のパッケージ絶縁構造330は、集積キャパシタ310の第1のプレート322と集積キャパシタ310の第2のプレート309との間に延在し、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ310のより多くのキャパシタンスを提供し得る。パッケージ絶縁構造330は、例として、射出成形又は反応射出成形によって形成され得る。第3のピラー315は、有利にも、パッケージ絶縁構造330が形成される一方で、第2の拡張ヘッド320のための機械的サポートを提供し得る。
図3Jを参照すると、第1の拡張ヘッド319はマイクロ電子デバイス300のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第1のはんだバンプ333が第1の拡張ヘッド319上に形成され、第2のはんだバンプ337が第2の拡張ヘッド320上に形成される。第1のはんだバンプ333及び第2のはんだバンプ337は、はんだペーストを第1の拡張ヘッド319及び第2の拡張ヘッド320上にディスペンスすること、その後、リフロープロセスにおいてはんだペーストを加熱することによって形成され得る。図3Jは、完成したマイクロ電子デバイス300を示す。本例において、集積キャパシタ310の第1のプレート322は、第2のはんだバンプ337を介して、図3Jに示されていない印刷回路基板又はチップキャリアに電気的に結合され得る。第1のプレートは、第1のインターフェース層311及び第2の端子334を介して、ダイ301における一つ又は複数の構成要素に電気的に結合される。
図4A~図4Gは、形成の別の例示の方法の種々の段階で示される、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。図4Aを参照すると、マイクロ電子デバイス400はダイ401を含む。ダイ401は、例えば、図1Aのダイ101に関して開示される例の任意のものとして実装され得る。本例のダイ401は、ウェーハ、又は追加のダイを含むワークピースの一部であり得る基板402を有するか、又はダイ401のみを含み得る。ダイ401は接続表面403を有し、基板402は、図4Aに示されるように、接続表面403へと延在し得る。本例のダイ401は、接続表面403において、第1の端子404、第2の端子405、及び第3の端子434を含む。端子404、405、及び434は導電性であり、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子404、405、及び434は、ビア407によってダイ401における構成要素に電気的に結合され得る。
第1のインターフェース層411が接続表面403の上に形成され、端子404、405、及び434と接する。第1のインターフェース層411は、図1Aの第1のインターフェース層111と同様の組成及びサブレイヤ構造を有し得る。
ピラーマスク412が第1のインターフェース層411上に形成される。ピラーマスク412は、第1のピラー413、第2のピラー414、及び集積キャパシタ410の第2のプレート409のための領域において、第1のインターフェース層411を露出させる。第1のピラー413のための領域は第1の端子404の上に位置し、第2のピラー414のための領域は第2の端子405の上に位置し、第2のプレート409のための領域は第3の端子434の上に位置する。ピラーマスク412はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得るか、或いは、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ピラーマスク412は、例として1ミクロン~100ミクロンの厚みを有し得る。
図4Bを参照すると、第1のピラー413、第2のピラー414、及び第2のプレート409は、第1のめっき溶液416を用いる第1のめっきプロセスによって、ピラーマスク412によって露出される領域において、第1のインターフェース層411上で同時に形成される。第1のめっき溶液416は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー413及び414、並びに第2のプレート409は銅、ニッケル、又は金を含むようになる。第1のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー413及び414、並びに第2のプレート409は、例として1ミクロン~100ミクロンの、接続表面403に対して垂直な高さを有し得る。したがって、ピラー413及び414は、第1のインターフェース層411を介して接続表面403に機械的に結合される。マイクロ電子デバイス400は、ピラー413及び414、並びに第2のプレート409が形成された後、第1のめっき溶液416から分離される。ピラーマスク412は、後続の製造工程のために適所に残される。
図4Cを参照すると、キャパシタ誘電体層438が第2のプレート409の上に形成される。キャパシタ誘電体層438は、エポキシ又はポリイミドなどの有機ポリマー、シリコンポリマー、又は、バインダ材料における二酸化シリコン粒子などの無機材料を含み得る。キャパシタ誘電体層438は、フォトリソグラフィプロセス、スクリーン印刷、又はアディティブプロセスによって形成され得る。キャパシタ誘電体層438は、例として、100ナノメートル~10ミクロンの厚みを有し得る。
図4Dを参照すると、第2のインターフェース層417が、ピラーマスク412の上に形成され、ピラー413及び414と接し、キャパシタ誘電体層438の上に延在する。第2のインターフェース層417は導電性である。第2のインターフェース層417は、ピラーマスク412、ピラー413及び414、並びにキャパシタ誘電体層438と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第2のインターフェース層417の接着サブレイヤは、第1のインターフェース層411の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第2のインターフェース層417のめっきシードサブレイヤは、第1のインターフェース層411のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
図4Eを参照すると、ヘッドマスク418が第2のインターフェース層417の上に形成される。ヘッドマスク418は、後に形成される第1の拡張ヘッド419及び後に形成される第2の拡張ヘッド420のための領域において、第2のインターフェース層417を露出させ、第1の拡張ヘッド419及び第2の拡張ヘッド420は図4Fに示される。図4Eを再度参照すると、第1の拡張ヘッド419のための領域は、第1のピラー413の上の第2のインターフェース層417を露出させ、第1のピラー413を越えて、接続表面403に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド420のための領域は、第2のピラー414及びキャパシタ誘電体層438の上の第2のインターフェース層417を露出させ、第2のピラー414を越えて、接続表面403に平行な少なくとも1つの方向に延在する。ヘッドマスク418はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク418は、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって、形成され得る。ヘッドマスク418は、ピラーマスク412とは異なる組成を有し得るか、又は、ピラーマスク412を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図4Fを参照すると、第1の拡張ヘッド419及び第2の拡張ヘッド420は、第2のめっき溶液421を用いる第2のめっきプロセスによって、ヘッドマスク418によって露出される領域において、第2のインターフェース層417上で同時に形成される。第2のめっき溶液421は銅イオン、ニッケルイオン、又は金イオンを含み得るため、第1の拡張ヘッド419及び第2の拡張ヘッド420は、銅、ニッケル、又は金を含むようになる。第2のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして実装され得る。第1の拡張ヘッド419及び第2の拡張ヘッド420は、例えば1ミクロン~25ミクロンの、接続表面403に対して垂直な厚みを有し得る。第1の拡張ヘッド419は、第2のインターフェース層417を介して第1のピラー413に電気的に結合され、第1のピラー413を越えて、接続表面103に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド420は、第2のインターフェース層417を介して第2のピラー414に電気的に結合され、第2のピラー414を越えて、接続表面403に平行な少なくとも1つの方向に延在する。マイクロ電子デバイス400は、第1の拡張ヘッド419及び第2の拡張ヘッド420が形成された後、第2のめっき溶液421から分離される。第2の拡張ヘッド420は、第2のプレート409の上に位置する。
図4Gを参照すると、図4Fのヘッドマスク418は除去され、第1の拡張ヘッド419及び第2の拡張ヘッド420は適所に残される。図4Fの第2のインターフェース層417は、第1の拡張ヘッド419及び第2の拡張ヘッド420によって露出される箇所が除去される。図4Fのピラーマスク412は除去され、第1のピラー413、第2のピラー414、第2のプレート409、第1の拡張ヘッド419、及び第2の拡張ヘッド420は適所に残される。図4Fの第1のインターフェース層411は、ピラー413及び414、並びに第2のプレート409によって露出される箇所が除去される。ヘッドマスク418、第2のインターフェース層417、ピラーマスク412、及び第1のインターフェース層411は、本明細書における他の例の対応するマスク及びインターフェース層の除去に関して開示されるプロセスによって除去され得る。
絶縁層423が、任意選択として第2の拡張ヘッド420上に形成され得る。絶縁層423は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、例として、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。絶縁層423は、任意選択として、ヘッドマスク418を除去する前に形成され得る。第1の拡張ヘッド419は、マイクロ電子デバイス400のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第1のはんだバンプ433が、第1の拡張ヘッド419上に形成される。第1のはんだバンプ433は、図2Fのはんだバンプ233に関して開示されるプロセスと同様のプロセスによって形成され得る。
図4Gは完成したマイクロ電子デバイス400を示す。第2の拡張ヘッド420、及び第2の拡張ヘッド420と接する第2のインターフェース層は、集積キャパシタ410の第1のプレート422を提供する。第1のプレートは、第1のインターフェース層411及び第2の端子414を介して、ダイ401における一つ又は複数の構成要素に電気的に結合される。キャパシタ誘電体層438は、第1のプレート422と第2のプレート409とを分離し、有利にも、本例の集積キャパシタ410のための高キャパシタンス値を提供し得る。
図5A~図5Cは、形成の更なる例示の方法を種々の段階で示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。図5Aを参照すると、マイクロ電子デバイス500はダイ501を含む。ダイ501は、例えば、図1Aのダイ101に関して開示される例のうちの任意のものとして実装され得る。本例のダイ501は基板502を有し、基板502は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ501のみを含み得る。ダイ501は接続表面503を有し、基板502は、図5Aに示されるように接続表面503へと延在し得る。本例のダイ501は、接続表面503において、第1の端子504、第2の端子505、及び第3の端子506を含む。端子504、505、及び506は導電性であり、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子504、505、及び506は、ダイ501における構成要素に電気的に結合され得る。
第1のピラー513、第2のピラー514、及び第3のピラー515が、それぞれ、第1の端子504、第2の端子505、及び第3の端子506上で同時に形成される。したがって、ピラー513、514、及び515は、接続表面503に機械的に結合される。ピラー513、514、及び515は導電性である。第1の拡張ヘッド519及び第2の拡張ヘッド520が、ピラー513、514、及び515上で同時に形成される。第1の拡張ヘッド519は、第1のピラー513と接し、第1のピラー513を越えて、接続表面503に平行な少なくとも1つの方向に延在する。第2の拡張ヘッド520は、第2のピラー514及び第3のピラー515と接し、第2のピラー514を越えて、接続表面503に平行な少なくとも1つの方向に延在し、第3のピラー515を越えて、接続表面503に平行な少なくとも1つの方向に延在する。ピラー513、514、及び515、第1の拡張ヘッド519、及び第2の拡張ヘッド520は、本明細書における例において開示される方法のうちの任意のものによって形成され得る。代替として、ピラー513、514、及び515、第1の拡張ヘッド519、及び第2の拡張ヘッド520は、3次元(3D)金属印刷などのアディティブプロセスによって形成され得る。ピラー513、514、及び515がアディティブプロセスによって形成される場合、ピラー513、514、及び515は同じアディティブプロセスによって形成されるため、ピラー513、514、及び515は並行して、すなわち、同じ動作において、又は同時に、形成されることになる。「同時に」という用語は、限定数のプリントヘッド又は材料ディスペンスノズルを有し、第1の拡張ヘッド519及び第2の拡張ヘッド520について同様に、アディティブプロセスを用いるときに生じ得るため、第2のピラー514の一部又はすべてが形成される前に、第1のピラー513の一部又はすべてが形成される場合を含む。ピラー513、514、及び515を同時に形成するため、及び、第1の拡張ヘッド519及び第2の拡張ヘッド520を同時に形成するための他の方法も本例の範囲内である。
キャパシタ誘電体層538が、接続表面503とは反対の第2の拡張ヘッド520の表面上の、第2の拡張ヘッド520の上に形成される。キャパシタ誘電体層538は、図4Cのキャパシタ誘電体層438に関して開示される組成を有し得、開示される方法によって形成され得る。
図5Bを参照すると、マイクロ電子デバイス500のリードフレーム524が提供される。リードフレーム524は第1のリード525及び第2のリード526を含む。リード525及び526は、図1Fのリードフレーム124に関して開示される材料のうちの任意のものを含み得る。第1の拡張ヘッド519は、マイクロ電子デバイス500のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第1のリード525は、はんだ接続528を介して第1の拡張ヘッド519に電気的に結合される。第2のリード526は第2の拡張ヘッド520の上に位置し、キャパシタ誘電体層538によって第2の拡張ヘッド520から電気的に絶縁される。
図5Cを参照すると、パッケージ絶縁構造530がダイ501上に形成され、ピラー513、514、及び515、第1の拡張ヘッド519、並びに第2の拡張ヘッド520を横方向に囲み、リード525及び526と接する。パッケージ絶縁構造530は、非導電性であり、図1Gのパッケージ絶縁構造130に関して開示される材料のうちの任意のものを含み得る。
第2の拡張ヘッド520は集積キャパシタ510の第1のプレート222を提供する。第2のリード526は、接続表面503とは反対の第1のプレート522の或る側に対向する、集積キャパシタ510の第2のプレート509を提供する。第1のプレート522を第2のプレート509から分離するキャパシタ誘電体層538は、有利にも、本例の集積キャパシタ510に対して高キャパシタンス値を提供する。本例のパッケージ絶縁構造530は、任意選択として、図5Cに示されるように、第1のプレート522と第2のプレート509との間に延在し得る。図5Cは、完成したマイクロ電子デバイス500を示す。
本明細書に開示される例の様々な特徴は、マイクロ電子デバイスの他の発現において組み合わせられ得る。例えば、任意のマイクロ電子デバイスの第1のピラー及び第2のピラーは、図1A~図1G、図2A~図2F、図3A~図3J、又は図4A~図4Gに関して開示される方法に従って開示されるように、同時に形成され得る。同様に、任意のマイクロ電子デバイスの第1の拡張ヘッド及び第2の拡張ヘッドは、図1A~図1G、図2A~図2F、図3A~図3J、又は図4A~図4Gに関して開示される方法に従って開示されるように、同時に形成され得る。集積キャパシタのうちの任意のものが、図4C又は図5Cに示されるようなキャパシタ誘電体層を有し得る。任意のマイクロ電子デバイスの第2の拡張ヘッドは、図1G又は図3Jに示されるような外部端子に電気的に結合され得る。
本開示の様々な実施形態を上記で説明してきたが、それらは単なる例として提示したものであり、限定ではないことを理解されたい。本開示の趣旨又は範囲を逸脱することなく、開示される実施形態に対して多数の変更を本明細書における開示に従って行うことが可能である。したがって、本発明の幅及び範囲は、前述の実施形態のうちのいずれによっても限定されるものではない。むしろ、本開示の範囲は、下記の特許請求の範囲及びそれらの等価物に従って定義されるものである。

Claims (20)

  1. マイクロ電子デバイスであって、
    接続表面を有するダイと、
    前記接続表面に機械的に結合される導電性である第1のピラーと、
    前記接続表面に機械的に結合される導電性である第2のピラーであって、前記第1のピラー及び前記第2のピラーが、等しい組成の導電性材料を有する、前記第2のピラーと、
    前記第1のピラーに電気的に結合される第1の拡張ヘッドであって、前記第1の拡張ヘッドが導電性であり、前記第1の拡張ヘッドが、前記第1のピラーを越えて前記接続表面に平行な方向に延在する、前記第1の拡張ヘッドと、
    前記第2のピラーに電気的に結合される第2の拡張ヘッドであって、前記第2の拡張ヘッドが導電性であり、前記第2の拡張ヘッドが、前記第2のピラーを越えて前記接続表面に平行な方向に延在し、
    前記第1の拡張ヘッド及び前記第2の拡張ヘッドが、等しい組成の導電性材料を有し、
    前記第1の拡張ヘッドがはんだバンプパッドを提供し、
    前記第2の拡張ヘッドが、前記マイクロ電子デバイスの集積キャパシタの第1のプレートの少なくとも一部を提供する、前記第2の拡張ヘッドと、
    前記集積キャパシタの第2のプレートと、
    を含む、マイクロ電子デバイス。
  2. 請求項1に記載のマイクロ電子デバイスであって、前記第2のプレートが前記第1のプレートの下の前記ダイ内に位置する、マイクロ電子デバイス。
  3. 請求項1に記載のマイクロ電子デバイスであって、前記第2のプレートが前記接続表面と前記第1のプレートとの間に位置する、マイクロ電子デバイス。
  4. 請求項3に記載のマイクロ電子デバイスであって、前記第2のプレート及び前記第1のピラーが、等しい組成の導電性材料を有する、マイクロ電子デバイス。
  5. 請求項1に記載のマイクロ電子デバイスであって、前記第2のプレートが、前記第1のプレートの上に位置し、前記接続表面とは反対の前記第1のプレートの或る側に対向する、マイクロ電子デバイス。
  6. 請求項1に記載のマイクロ電子デバイスであって、リードフレームを更に含み、前記リードフレームのリードが前記第2のプレートを提供する、マイクロ電子デバイス。
  7. 請求項1に記載のマイクロ電子デバイスであって、前記第1のプレートと前記第2のプレートとの間のパッケージ絶縁構造を更に含み、前記パッケージ絶縁構造が非導電性であり、前記パッケージ絶縁構造が前記第1のピラー及び前記第2のピラーを横方向に囲む、マイクロ電子デバイス。
  8. 請求項1に記載のマイクロ電子デバイスであって、リードフレームを更に含み、前記第1のプレートが、導電性材料を介して前記リードフレームのリードに電気的に結合される、マイクロ電子デバイス。
  9. 請求項1に記載のマイクロ電子デバイスであって、前記接続表面とは反対に位置する前記第1のプレートの表面上に絶縁層を更に含み、前記絶縁層が非導電性である、マイクロ電子デバイス。
  10. 請求項1に記載のマイクロ電子デバイスであって、前記第1のピラーが前記ダイの第2の端子に電気的に結合され、前記第2の端子が前記接続表面に位置し、前記第2の端子が導電性である、マイクロ電子デバイス。
  11. マイクロ電子デバイスを形成する方法であって、
    接続表面を有するダイを提供することと、
    第1のピラー及び第2のピラーを前記接続表面上で同時に形成することであって、前記第1のピラー及び前記第2のピラーが導電性であり、前記第1のピラー及び前記第2のピラーが前記接続表面に機械的に結合される、前記第1のピラー及び第2のピラーを同時に形成することと、
    第1の拡張ヘッド及び第2の拡張ヘッドを同時に形成することであって、前記第1の拡張ヘッドが前記第1のピラーに電気的に結合され、前記第2の拡張ヘッドが前記第2のピラーに電気的に結合され、
    前記第1の拡張ヘッド及び前記第2の拡張ヘッドが導電性であり、
    前記第1の拡張ヘッドが、前記第1のピラーを越えて前記ダイの前記接続表面に平行な方向に延在し、
    前記第2の拡張ヘッドが、前記第2のピラーを越えて前記ダイの前記接続表面に平行な方向に延在し、
    前記第1の拡張ヘッドがバンプパッドを提供し、
    前記第2の拡張ヘッドが、集積キャパシタの第1のプレートの少なくとも一部を提供する、前記第1の拡張ヘッド及び第2の拡張ヘッドを同時に形成することと、
    を含む、方法。
  12. 請求項11に記載の方法であって、前記集積キャパシタの第2のプレートが前記ダイ内に位置する、方法。
  13. 請求項11に記載の方法であって、前記第2の拡張ヘッドを形成する前に、前記接続表面の上に前記集積キャパシタの第2のプレートを形成することを更に含む、方法。
  14. 請求項13に記載の方法であって、前記第2のプレートが、前記第1のピラー及び前記第2のピラーと同時に形成される、方法。
  15. 請求項11に記載の方法であって、
    前記集積キャパシタの第2のプレートを形成することと、
    前記第2の拡張ヘッドを形成する前に、前記第2のプレート上に誘電体層を形成することと、
    を更に含む、方法。
  16. 請求項11に記載の方法であって、前記バンプパッドを前記マイクロ電子デバイスのリードフレームに電気的に結合することを更に含み、前記リードフレームが前記集積キャパシタの第2のプレートを提供する、方法。
  17. 請求項11に記載の方法であって、
    前記集積キャパシタの第2のプレートを形成することと、
    前記ダイ上に非導電性であるパッケージ絶縁構造を形成することと、
    を、更に含み、
    前記パッケージ絶縁構造が前記第1のピラー及び前記第2のピラーを横方向に囲み、前記第1のプレートと前記第2のプレートとの間に延在する、
    方法。
  18. 請求項11に記載の方法であって、前記接続表面とは反対に位置する前記第1のプレートの表面上に絶縁層を形成することを更に含み、前記絶縁層が非導電性である、方法。
  19. 請求項11に記載の方法であって、前記第1のピラー及び前記第2のピラーがめっきプロセスによって形成される、方法。
  20. 請求項11に記載の方法であって、前記第1の拡張ヘッド及び前記第2の拡張ヘッドがめっきプロセスによって形成される、方法。
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