JP2022549518A - 拡張ヘッドバンプボンドピラーを備える集積キャパシタ - Google Patents

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Abstract

マイクロ電子デバイス（１００）が、ダイ（１０１）を有し、ダイに機械的に結合される第１の導電性ピラー（１１３）及び第２の導電性ピラー（１１４）を備える。マイクロ電子デバイス（１００）は、第１のピラー（１１３）に電気的に結合される第１の導電性拡張ヘッド（１１９）と、第２のピラー（１１４）に電気的に結合される第２の導電性拡張ヘッド（１２０）とを含む。第１のピラー及び第２のピラーは、同時に形成される結果として、等しい組成の導電性材料を有する。同様に、第１の拡張ヘッド及び第２の拡張ヘッドは、同時に形成される結果として、等しい組成の導電性材料を有する。第１の拡張ヘッドはバンプパッドを提供し、第２の拡張ヘッドは集積キャパシタ（１１０）の第１のプレート（１２２）の少なくとも一部を提供する。第２のプレート（１０９）が、ダイ内、第１のプレートとダイとの間、又は、ダイとは反対側の第１のプレート上に配置され得る。

Description

本開示は、マイクロ電子デバイスの分野に関する。より具体的に言えば、本開示は、マイクロ電子デバイスにおける集積キャパシタに関する。
マイクロ電子デバイスには、高周波数で動作し、高周波電流を調節するためのキャパシタに使用されるものがある。こうしたキャパシタは、より良好な性能を達成するために、マイクロ電子デバイスと緊密に集積されるべきである。しかしながら、キャパシタは、著しい領域を必要とし、マイクロ電子デバイスのサイズを不必要に増加させ得る。
本開示は、接続表面を備えるダイ、第１の導電性ピラー、及び第２の導電性ピラーを有するマイクロ電子デバイスを紹介する。ピラーは、接続表面に機械的に結合される。マイクロ電子デバイスは、第１のピラーに電気的に結合される第１の導電性拡張ヘッド、及び、第２のピラーに電気的に結合される第２の導電性拡張ヘッドを含む。第１のピラー及び第２のピラーは、等しい組成の導電性材料を有し、第１の拡張ヘッド及び第２の拡張ヘッドは、等しい組成の導電性材料を有する。第１の拡張ヘッドは、マイクロ電子デバイスのバンプパッドを提供し、第２の拡張ヘッドは、マイクロ電子デバイスの集積キャパシタのプレートの少なくとも一部を提供する。マイクロ電子デバイスは、第１のピラー及び第２のピラーを同時に形成すること、及び、第１の拡張ヘッド及び第２の拡張ヘッドを同時に形成することによって、形成される。
形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。 形成の例示の方法の或る段階を示す、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。
形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。
形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。
形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。 形成の別の例示の方法の或る段階を示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。
形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。 形成の更なる例示の方法の或る段階を示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。
本開示は、添付の図面を参照しながら説明する。図面は一定の縮尺で描画されておらず、単に本開示を説明するために提供される。本開示のいくつかの態様は、説明のために適用例を参照しながら下記に記載する。多数の特定の細部、関係、及び方法は、本開示を理解するために示されることを理解されたい。いくつかの行為は異なる順序で、及び／又は、他の行為又は事象と同時に、生じ得るため、本開示は行為又は事象の説明される順序によって限定されない。また、本開示に従った方法を実装するために、説明したすべての行為又は事象が必要なわけではない。
マイクロ電子デバイスは、集積回路、ディスクリート半導体デバイス、微小電気機械システム（ＭＥＭＳ）デバイス、又はマイクロ流体工学デバイスなどのダイを有する。ダイは接続表面を有する。マイクロ電子デバイスの構成要素への外部電気接続は、接続表面において行われる。マイクロ電子デバイスは第１のピラー及び第２のピラーを含み、これらは、どちらも導電性であり、接続表面に機械的に結合される。第１のピラー及び第２のピラーは、等しい組成の導電性材料を有する。マイクロ電子デバイスは、第１のピラーに電気的に結合される第１の拡張ヘッド、及び、第２のピラーに電気的に結合される第２の拡張ヘッドを含む。第１の拡張ヘッド及び第２の拡張ヘッドは、どちらも導電性であり、等しい組成の導電性材料を有する。第１の拡張ヘッドはバンプパッドを提供し、第２の拡張ヘッドはマイクロ電子デバイスの集積キャパシタの第１のプレートの少なくとも一部を提供する。集積キャパシタの第２のプレートは、第１のプレートの上方又は下方に位置し得る。マイクロ電子デバイスは、第１のピラー及び第２のピラーを同時に形成することによって、並びに、第１の拡張ヘッド及び第２の拡張ヘッドを同時に形成することによって、形成される。
本開示において、上、上方、下、下方などの用語が用いられ得ることに留意されたい。これらの用語は、構造又は要素の位置又は方位を限定するものと解釈されるべきではなく、構造又は要素間の空間的関係を提供するために用いられるべきである。
図１Ａ～図１Ｇは、形成の例示の方法の種々の段階で示される、集積キャパシタを有する例示のマイクロ電子デバイスの断面図である。図１Ａを参照すると、マイクロ電子デバイス１００はダイ１０１を含む。ダイ１０１は、例えば集積回路、ディスクリート半導体デバイス、ＭＥＭＳデバイス、又はマイクロ流体工学デバイスとして実装され得る。本例のダイ１０１は基板１０２を有し、基板１０２は、シリコンなどの半導体材料、或いは、二酸化シリコン、窒化シリコン、オキシ窒化物シリコン、ガラス、サファイア、セラミック、或いはポリイミド、シリコン、又はポリエチレンなどのポリマー材料などの、誘電材料を含み得る。基板１０２は、ウェ－ハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ１０１のみを含み得る。ダイ１０１は接続表面１０３を有し、基板１０２は、図１Ａに示されるように接続表面１０３へと延在し得る。
本例のダイ１０１は、接続表面１０３において、第１の端子１０４、第２の端子１０５、及び第３の端子１０６を含む。第１の端子１０４、第２の端子１０５、及び第３の端子１０６は導電性であり、例えば、アルミニウム、銅、ニッケル、パラジウム、プラチナ、金、チタン、又はタングステンを含み得る。第１の端子１０４，第２の端子１０５、及び第３の端子１０６は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。第１の端子１０４、第２の端子１０５、及び第３の端子１０６は、ビア１０７又は他の相互接続要素によって、ダイ１０１内の構成要素に電気的に結合され得る。保護膜（ＰＯ）層１０８が、第１の端子１０４、第２の端子１０５、及び第３の端子１０６を露出する開口を備え、接続表面１０３の上に配設され得る。ＰＯ層１０８は、例として、二酸化シリコン、窒化シリコン、オキシ窒化物シリコン、又はポリイミドを含み得る。ＰＯ層１０８は、任意選択としてダイ１０１の一部であり得る。
本例のダイ１０１は、集積キャパシタ１１０の第２のプレート１０９を含む。第２のプレート１０９は、第１の端子１０４、第２の端子１０５、及び第３の端子１０６と同様の組成の導電性材料を有し得る。第２のプレート１０９は、図１Ａに示されるようにＰＯ層１０８によって覆われ得る。第２のプレート１０９は、ビア１０７のうちの一つ又は複数によって、ダイ１０１内の構成要素に電気的に結合され得る。
第１のインターフェース層１１１が接続表面１０３の上に形成され、端子１０４、１０５、及び１０６と接する。第１のインターフェース層１１１は導電性である。第１のインターフェース層１１１は、図１Ａには示されていない、ＰＯ層１０８及び端子１０４、１０５、１０６と接する接着サブレイヤを含み得る。接着サブレイヤは、例えば、ＰＯ層１０８並びに端子１０４、１０５、及び１０６への第１のインターフェース層１１１の接着を提供するために、チタン又はタングステンを含み得る。第１のインターフェース層１１１は、図１Ａには示されていない、接着サブレイヤ上のバリアサブレイヤを含み得る。バリアサブレイヤは、例えば、第１のピラー１１３、第２のピラー１１４、及び第３のピラー１１５からダイ１０１内への銅の拡散を減少させるために、ニッケル、コバルト、タンタル、窒化タンタル、チタン、又は窒化チタンを含み得る。ダイ１０１内への銅の拡散は、マイクロ電子デバイス１００の性能を低下させ得る。第１のインターフェース層１１１は、図１Ａには示されていない、バリアサブレイヤ上のめっきシードサブレイヤを含み得る。めっきシードサブレイヤは、電気めっきに適した低抵抗層を提供するために、銅、ニッケル、又は金を含み得る。第１のインターフェース層１１１は、一連のスパッタプロセス、蒸発プロセス、冷却スプレープロセス、又は他の薄膜蒸着プロセスによって形成され得る。
ピラーマスク１１２が、第１のインターフェース層１１１上に形成される。ピラーマスク１１２は、第１のピラー１１３、第２のピラー１１４、及び第３のピラー１１５のための領域において、第１のインターフェース層１１１を露出させる。第１のピラー１１３のための領域は第１の端子１０４の上に位置し、第２のピラー１１４のための領域は第２の端子１０５の上に位置し、また第３のピラー１１５のための領域は第３の端子１０６の上に位置する。ピラーマスク１１２は、フォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ピラーマスク１１２は、テープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって形成され得る。ピラーマスク１１２は、例として、１ミクロン～１００ミクロンの厚みを有し得る。
第１のピラー１１３、第２のピラー１１４、及び第３のピラー１１５は、第１のめっき溶液１１６を用いる第１のめっきプロセスによって、ピラーマスク１１２によって露出される領域において、第１のインターフェース層１１１上で同時に形成される。第１のめっき溶液１１６は銅イオンを含み得るため、ピラー１１３、１１４、及び１１５は銅を含むようになる。第１のめっき溶液１１６は、銅イオンに加えてニッケルイオン又は金イオンなどの他の金属イオンを含み得るため、ピラー１１３、１１４、及び１１５は、ピラー１１３、１１４、及び１１５において望ましい機械特性を提供するために、ニッケル又は金を含むようになる。第１のめっきプロセスは、電流が第１のめっき溶液１１６から第１のインターフェース層１１１へと流れ、より一貫しためっきレートを提供する、電気めっきプロセスとして実装され得る。代替として、第１のめっきプロセスは、マイクロ電子デバイス１００の製造複雑性を減少させる、無電解プロセスとして実装され得る。ピラー１１３、１１４、及び１１５は、例として、接続表面１０３に対して垂直な、１ミクロン～１００ミクロンの高さを有し得る。したがって、ピラー１１３、１１４、及び１１５は、第１のインターフェース層１１１を介して接続表面１０３に機械的に結合される。マイクロ電子デバイス１００は、ピラー１１３、１１４、及び１１５が形成された後、第１のめっき溶液１１６から分離される。ピラーマスク１１２は、後続の製造工程のために適所に残される。
図１Ｂを参照すると、第２のインターフェース層１１７が、ピラーマスク１１２の上に形成され、ピラー１１３、１１４、及び１１５と接する。第２のインターフェース層１１７は導電性である。第２のインターフェース層１１７は、ピラーマスク１１２並びにピラー１１３、１１４、及び１１５と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第２のインターフェース層１１７の接着サブレイヤは、第１のインターフェース層１１１の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第２のインターフェース層１１７のめっきシードサブレイヤは、第１のインターフェース層１１１のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
ヘッドマスク１１８が、第２のインターフェース層１１７の上に形成される。ヘッドマスク１１８は、後に形成される第１の拡張ヘッド１１９及び後に形成される第２の拡張ヘッド１２０のための領域において、第２のインターフェース層１１７を露出させ、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０は図１Ｃに示されている。図１Ｂを再度参照すると、第１の拡張ヘッド１１９のための領域は、第１のピラー１１３の上の第２のインターフェース層１１７を露出させ、第１のピラー１１３を越えて、接続表面１０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド１２０のための領域は、第２のピラー１１４及び第３のピラー１１５の上の第２のインターフェース層１１７を露出させ、第２のピラー１１４を越えて、接続表面１０３に平行な少なくとも１つの方向に延在し、第３のピラー１１５を越えて、接続表面１０３に平行な少なくとも１つの方向に延在する。ヘッドマスク１１８は、フォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク１１８は、テープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって、形成され得る。ヘッドマスク１１８は、ピラーマスク１１２とは異なる組成を有し得、ピラーマスク１１２を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図１Ｃを参照すると、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０は、第２のめっき溶液１２１を用いる第２のめっきプロセスによって、ヘッドマスク１１８によって露出される領域において、第２のインターフェース層１１７上に同時に形成される。第２のめっき溶液１２１は銅イオンを含み得るため、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０は銅を含むようになる。第２のめっき溶液１２１は、銅イオンに加えてニッケルイオン又は金イオンなどの他の金属イオンを含み得るため、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０は、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０において望ましい機械特性を提供するために、ニッケル又は金を含むようになる。第２のめっきプロセスは、電流が第２のめっき溶液１２１から第２のインターフェース層１１７へと流れ、より一貫しためっきレートを提供する、電気めっきプロセスとして実装され得る。代替として、第２のめっきプロセスは、マイクロ電子デバイス１００の製造複雑性を減少させる、無電解プロセスとして実装され得る。第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０は、接続表面１０３に対して垂直な、例えば１ミクロン～２５ミクロンの厚みを有し得る。第１の拡張ヘッド１１９は、第２のインターフェース層１１７を介して第１のピラー１１３に電気的に結合され、第１のピラー１１３を越えて、接続表面１０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド１２０は、第２のインターフェース層１１７を介して第２のピラー１１４に電気的に結合され、第２のピラー１１４を越えて、接続表面１０３に平行な少なくとも１つの方向に延在する。マイクロ電子デバイス１００は、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０が形成された後、第２のめっき溶液１２１から分離される。第２の拡張ヘッド１２０は、第２のプレート１０９の上に位置する。
図１Ｄを参照すると、絶縁層１２３が、第２の拡張ヘッド１２０上に形成され、第２の拡張ヘッド１２０の第１の部分を覆い、第２の拡張ヘッド１２０の第２の部分を露出させる。絶縁層１２３は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、例として、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。
図１Ｅを参照すると、図１Ｄのヘッドマスク１１８が除去される。ヘッドマスク１１８は有機溶剤内で溶解させることによって除去され得、絶縁層１２３は適所に残される。ヘッドマスク１１８が除去された後、第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０によって露出される箇所の、図１Ｄの第２のインターフェース層１１７は除去される。第２のインターフェース層１１７は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第１の拡張ヘッド１１９及び第２の拡張ヘッド１２０によって露出された箇所の第２のインターフェース層１１７が除去された後、図１Ｄのピラーマスク１１２が除去される。ピラーマスク１１２は、有機溶剤内で溶解させることによって除去され得、絶縁層１２３は適所に残される。ピラーマスク１１２は、ヘッドマスク１１８を除去するために用いられるプロセスと同様のプロセスによって除去され得る。ピラーマスク１１２が除去された後、第１のピラー１１３、第２のピラー１１４、及び第３のピラー１１５によって露出される箇所の図１Ｄの第１のインターフェース層１１１は除去される。第１のインターフェース層１１１は、第２のインターフェース層１１７を除去するために用いられるウェットエッチングプロセスと同様であり得る、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。
図１Ｆを参照すると、マイクロ電子デバイス１００のリードフレーム１２４が提供される。リードフレーム１２４は、第１のリード１２５、第２のリード１２６、及び第３のリード１２７を含む。リード１２５、１２６、及び１２７は、銅、ステンレス鋼、又はコバールを含み得、例として、ニッケル、パラジウム、又は金を用いてめっきされ得る。第１の拡張ヘッド１１９は、マイクロ電子デバイス１００のバンプパッドを提供する。バンプパッドは、例えば、はんだバンプパッド又は接着バンプパッドとして実装され得る。第１のリード１２５は、第１のはんだ接続１２８を介して第１の拡張ヘッド１１９に電気的に結合され、第３のリード１２７は、絶縁層１２３によって露出される第２の拡張ヘッド１２０の第２の部分上の第２のはんだ接続１２９を介して、第２の拡張ヘッド１２０に電気的に結合される。本例の代替の実装において、第１のリード１２５は、銅又は銀の粒子を備えるエポキシなどの導電性接着剤の第１の部分を介して、第１の拡張ヘッド１１９に電気的に結合され得る。こうした代替の実装において、第３のリード１２７は、導電性接着剤の第２の部分を介して、第２の拡張ヘッド１２０に電気的に結合され得る。第２のリード１２６は、絶縁層１２３によって第２の拡張ヘッド１２０から電気的に絶縁される。集積キャパシタ１１０は、リードフレーム１２４の第３のリード１２７から集積キャパシタ１１０の第２のプレート１０９へと、信号を容量的に結合するために用いられ得る。集積キャパシタ１１０は、有利にも、ダイ１０１において領域を消費することなく所望のキャパシタンスを有するように形成され得る。
図１Ｇを参照すると、ダイ１０１上にパッケージ絶縁構造１３０が、ピラー１１３、１１４、及び１１５、第１の拡張ヘッド１１９、並びに第２の拡張ヘッド１２０を横方向に囲み、リード１２５、１２６、及び１２７と接して、形成される。「横方向に」という用語は、接続表面１０３に平行な方向を指し、本明細書で開示される他の例についても同様である。パッケージ絶縁構造１３０は、非導電性であり、エポキシ、シリコン、又はベンゾシクロブテン（ＢＣＢ）などの誘電体材料を含み得、パッケージ絶縁構造１３０の熱膨張係数を減少させるために、二酸化シリコン粒子などの誘電性粒子を含み得る。第２の拡張ヘッド１２０、及び第２の拡張ヘッド１２０と接する第２のインターフェース層１１７は、集積キャパシタ１１０の第１のプレート１２２を提供する。本例のパッケージ絶縁構造１３０は、集積キャパシタ１１０の第１のプレート１２２と集積キャパシタ１１０の第２のプレート１０９との間に延在し、これにより、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ１１０のより多くのキャパシタンスを提供し得る。図１Ｇは、完成したマイクロ電子デバイス１００を示す。
図２Ａ～図２Ｆは、形成の別の例示の方法を種々の段階で示す、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。図２Ａを参照すると、マイクロ電子デバイス２００はダイ２０１を含む。ダイ２０１は、例えば、図１Ａのダイ１０１に関して開示される例のうちの任意のものとして実装され得る。本例のダイ２０１は、基板２０２を有し、基板２０２は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ２０１のみを含み得る。ダイ２０１は接続表面２０３を有し、基板２０２は、図２Ａに示されるように接続表面２０３へと延在し得る。
本例のダイ２０１は、接続表面２０３において、第１の端子２０４、第２の端子２０５、及び第３の端子２０６を含む。第１の端子２０４、第２の端子２０５、及び第３の端子２０６は、導電性である。端子２０４、２０５、及び２０６は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子２０４、２０５、及び２０６は、ビア２０７によってダイ２０１内の構成要素に電気的に結合され得る。
本例のダイ２０１は、集積キャパシタ２１０の第２のプレート２０９を含む。第２のプレート２０９は導電性である。第２のプレート２０９は、図２Ａに示されるように接続表面２０３へと延在し得る。第２のプレート２０９は、ビア２０７のうちの一つ又は複数によってダイ２０１における構成要素に電気的に結合され得る。
ピラーマスク２１２が接続表面２０３上に形成される。ピラーマスク２１２は、後に形成される第１のピラー２１３のための領域において第１の端子２０４を露出させ、後に形成される第２のピラー２１４のための領域において第２の端子２０５を露出させ、後に形成される第３のピラー２１５のための領域において第３の端子２０６を露出させる。本例のピラーマスク２１２は、フォトリソグラフィプロセスを用いて感光性エポキシで形成され得る。代替として、本例のピラーマスク２１２は、材料噴出又は材料押出などのアディティブプロセスによって形成される、バインダ材料内の無機粒子を含み得る。ピラーマスク２１２は、例として、１ミクロン～１００ミクロンの厚みを有し得る。第１のピラー２１３、第２のピラー２１４、及び第３のピラー２１５は、図２Ｃに示される。
図２Ｂを参照すると、インターフェース層２３１がピラーマスク２１２の上に形成され、第１のピラー２１３、第２のピラー２１４，及び第３のピラー２１５のための領域内へと延在し、第１の端子２０４、第２の端子２０５、及び第３の端子２０６と接する。インターフェース層２３１は導電性である。インターフェース層２３１は、図２Ｂに示されておらず、端子２０４、２０５、及び２０６と接する、接着サブレイヤを含み得る。インターフェース層２３１は、図２Ｂに示されていない、接着サブレイヤ上のバリアサブレイヤを含み得る。インターフェース層２３１は、図２Ｂに示されていない、バリアサブレイヤ上のめっきシードサブレイヤを含み得る。インターフェース層２３１は、一連の薄膜蒸着プロセスによって形成され得る。
ヘッドマスク２１８がインターフェース層２３１の上に形成される。ヘッドマスク２１８は、後に形成される第１の拡張ヘッド２１９及び後に形成される第２の拡張ヘッド２２０のための領域において、インターフェース層２３１を露出させる。第１の拡張ヘッド２１９のための領域は、第１のピラー２１３の上のインターフェース層２３１を露出させ、第１のピラー２１３を越えて接続表面２０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド２２０のための領域は、第２のピラー２１４及び第３のピラー２１５の上のインターフェース層２３１を露出させ、第２のピラー２１４を越えて接触表面２０３に平行な少なくとも１つの方向に延在し、第３のピラー２１５を越えて接触表面２０３に平行な少なくとも１つの方向に延在する。ヘッドマスク２１８はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク２１８はテープ貼付プロセス、材料噴出又は材料押出などのアディティブプロセス、或いは、レーザアブレーションなどのサブトラクティブプロセスによって、形成され得る。第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０は図２Ｃに示されている。
図２Ｃを参照すると、第１のピラー２１３、第２のピラー２１４、及び第３のピラー２１５は、めっき溶液２３２を用いるめっきプロセスによって、ピラーマスク２１２によって露出される領域において、インターフェース層２３１上で同時に形成される。めっきプロセスは、ヘッドマスク２１８によって露出される領域において、第１のピラー２１３上で第１の拡張ヘッド２１９を、及び、第２のピラー２１４及び第３のピラー２１５上で第２の拡張ヘッド２２０を、同時に形成するように続行される。第２の拡張ヘッド２２０は第２のプレート２０９の上に位置する。めっき溶液２３２は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー２１３、２１４、及び２１５、並びに、第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０は、銅、ニッケル、又は金を含み得る。めっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー２１３、２１４、及び２１５は、例として、接続表面２０３に対して垂直な１ミクロン～１００ミクロンの高さを有し得る。第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０は、接続表面２０３に対して垂直な、例えば１ミクロン～２５ミクロンの厚みを有し得る。したがってピラー２１３、２１４、及び２１５は、インターフェース層２３１を介して接続表面２０３に機械的に結合される。第１の拡張ヘッド２１９は、第１のピラー２１３に電気的に直接結合され、第１のピラー２１３を越えて、接続表面２０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド２２０は、第２のピラー２１４に電気的に直接結合され、第２のピラー２１４を越えて、接続表面２０３に平行な少なくとも１つの方向に延在する。マイクロ電子デバイス２００は、ピラー２１３、２１４、及び２１５、並びに第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０が形成された後、めっき溶液２３２から分離される。
図２Ｄを参照すると、絶縁層２２３が第２の拡張ヘッド２２０上に形成される。絶縁層２２３は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。本例において、絶縁層２２３は、ヘッドマスク２１８によって露出される第２の拡張ヘッド２２０を覆う。
図２Ｅを参照すると、図２Ｄのヘッドマスク２１８は除去される。ヘッドマスク２１８は、有機溶剤内で溶解させることによって除去され得、絶縁層２２３及びピラーマスク２１２は適所に残される。ヘッドマスク２１８が除去された後、第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０によって露出される箇所の、図２Ｄの第２のインターフェース層２３１は除去され、絶縁層２２３及びピラーマスク２１２は適所に残される。インターフェース層２３１は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。本例のピラーマスク２１２は、ピラー２１３、２１４、及び２１５、並びに、第１の拡張ヘッド２１９及び第２の拡張ヘッド２２０のための、恒久的なサポートを提供する。
図２Ｆを参照すると、第１の拡張ヘッド２１９は、マイクロ電子デバイス２００のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。はんだバンプ２３３が第１の拡張ヘッド２１９上に形成される。はんだバンプ２３３は、はんだペーストを第１の拡張ヘッド２１９上にディスペンスすること、及びその後、はんだバンプ２３３と第１の拡張ヘッド２１９との間に低抵抗インターフェースを提供するために、リフロープロセスにおいてはんだペーストを加熱することによって、形成され得る。
第２の拡張ヘッド２２０、及び第２の拡張ヘッド２２０と接するインターフェース層２３１は、集積キャパシタ２１０の第１のプレート２２２を提供する。本例のピラーマスク２１２は、集積キャパシタ２１０の第１のプレート２２２と、集積キャパシタ２１０の第２のプレート２０９との間に延在し、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ２１０のより多くのキャパシタンスを提供し得る。図２Ｆは、完成したマイクロ電子デバイス２００を示す。
図３Ａ～図３Ｊは、形成の更なる例示の方法を種々の段階で示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。図３Ａを参照すると、マイクロ電子デバイス３００はダイ３０１を含む。ダイ３０１は、例えば、図１Ａのダイ１０１に関して開示される例のうちの任意のものとして実装され得る。本例のダイ３０１は基板３０２を有し、基板３０２は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ３０１のみを含み得る。ダイ３０１は接続表面３０３を有し、基板３０２は、図３Ａに示されるように接続表面３０３へと延在し得る。
本例のダイ３０１は、接続表面３０３において、第１の端子３０４及び第２の端子３３４を含む。第１の端子３０４及び第３の端子３３４は導電性である。端子３０４及び３３４は、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子３０４及び３３４は、ビア３０７によってダイ３０１内の構成要素に電気的に結合され得る。
第１のインターフェース層３１１が接続表面３０３の上に形成され、端子３０４及び３３４と接する。第１のインターフェース層３１１は、図１Ａの第１のインターフェース層１１１と同様の組成及びサブレイヤ構造を有し得る。キャパシタマスク３３５が、第１のインターフェース層３１１の上に形成され、集積キャパシタ３１０の第２のプレート３０９のための領域において第１のインターフェース層３１１を露出させる。キャパシタマスク３３５は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得るか、又は、スクリーン印刷又はアディティブプロセスによって形成されるポリマーを含み得る。
図３Ｂを参照すると、集積キャパシタ３１０の第２のプレート３０９は、キャパシタマスク３３５によって露出される箇所の第１のインターフェース層３１１上に形成される。第２のプレート３０９は、第１のめっき溶液３３６を用いる第１のめっきプロセスによって形成される。第１のめっき溶液３３６は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、第２のプレート３０９は銅、ニッケル、又は金を含み得る。第１のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして実装され得る。第２のプレート３０９は、例として１ミクロン～１００ミクロンの厚みを有し得る。マイクロ電子デバイス３００は、第２のプレート３０９が形成された後、めっき溶液３３６から分離される。
図３Ｃを参照すると、図３Ｂのキャパシタマスク３３５は除去され、第１のインターフェース層３１１及び第２のプレート３０９は適所に残される。キャパシタマスク３３５は、例えば有機溶剤又は有機酸において溶解させることによって除去され得る。キャパシタマスク３３５を除去するための他の方法は、本例の範囲内である。
図３Ｄを参照すると、ピラーマスク３１２が、第１のインターフェース層３１１上に形成され、第２のプレート３０９を覆う。ピラーマスク３１２は、第１のピラー３１３、第２のピラー３１４、及び第３のピラー３１５のための領域において、第１のインターフェース層３１１を露出させる。第１のピラー３１３のための領域は第１の端子３０４の上に位置し、第２のピラー３１４のための領域は第２のプレート３０９の一方の側に位置し、第３のピラー３１５のための領域は第２のプレート３０９の別の側に位置する。ピラーマスク３１２はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ピラーマスク３１２は、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ピラーマスク３１２は、例として、第２のプレート３０９の厚みよりも１ミクロン～５０ミクロン大きな厚みを有し得る。
図３Ｅを参照すると、第１のピラー３１３、第２のピラー３１４、及び第３のピラー３１５は、第２のめっき溶液３１６を用いる第２のめっきプロセスによって、ピラーマスク３１２によって露出される領域において、第１のインターフェース層３１１上で同時に形成される。第２のめっき溶液３１６は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー３１３、３１４、及び３１５は銅、ニッケル、又は金を含むようになる。第２のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー３１３、３１４、及び３１５は、例として、第２のプレート３０９の厚みよりも１ミクロン～５０ミクロン大きな、接続表面３０３に対して垂直な高さを有し得る。したがってピラー３１３、３１４、及び３１５は、第１のインターフェース層３１１を介して接続表面３０３に機械的に結合される。マイクロ電子デバイス３００は、ピラー３１３、３１４、及び３１５が形成された後、第２のめっき溶液３１６から分離される。ピラーマスク３１２は、後続の製造工程のために適所に残される。
図３Ｆを参照すると、第２のインターフェース層３１７が、ピラー３１３、３１４、及び３１５と接して、ピラーマスク３１２の上に形成される。第２のインターフェース層３１７は導電性である。第２のインターフェース層３１７は、ピラーマスク３１２並びにピラー３１３、３１４、及び３１５と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第２のインターフェース層３１７の接着サブレイヤは、第１のインターフェース層３１１の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第２のインターフェース層３１７のめっきシードサブレイヤは、第１のインターフェース層３１１のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
ヘッドマスク３１８が第２のインターフェース層３１７の上に形成される。ヘッドマスク３１８は、後に形成される第１の拡張ヘッド３１９及び後に形成される第２の拡張ヘッド３２０のための領域において、第２のインターフェース層３１７を露出させ、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０は図３Ｇに示される。図３Ｆを再度参照すると、第１の拡張ヘッド３１９のための領域は、第１のピラー３１３の上の第２のインターフェース層３１７を露出させ、第１のピラー３１３を越えて接続表面３０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド３２０のための領域は、第２のピラー３１４及び第３のピラー３１５の上の第２のインターフェース層３１７を露出させ、第２のピラー３１４を越えて接触表面３０３に平行な少なくとも１つの方向に延在し、第３のピラー３１５を越えて接触表面３０３に平行な少なくとも１つの方向に延在する。ヘッドマスク３１８はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク３１８はテープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ヘッドマスク３１８は、ピラーマスク３１２とは異なる組成を有し得るか、又は、ピラーマスク３１２を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図３Ｇを参照すると、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０は、第３のめっき溶液３２１を用いる第３のめっきプロセスによって、ヘッドマスク３１８によって露出される領域において、第２のインターフェース層３１７上で同時に形成される。第３のめっき溶液３２１は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０は、銅、ニッケル、又は金を含むようになる。第３のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０は、接続表面３０３に対して垂直な、例えば１ミクロン～２５ミクロンの厚みを有し得る。第１の拡張ヘッド３１９は、第２のインターフェース層３１７を介して第１のピラー３１３に電気的に結合され、第１のピラー３１３を越えて、接続表面３０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド３２０は、第２のインターフェース層３１７を介して第２のピラー３１４に電気的に結合され、第２のピラー３１４を越えて、接続表面３０３に平行な少なくとも１つの方向に延在する。マイクロ電子デバイス３００は、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０が形成された後、第３のめっき溶液３２１から分離される。第２の拡張ヘッド３２０は第２のプレート３０９の上に位置する。
図３Ｈを参照すると、図３Ｇのヘッドマスク３１８が除去される。ヘッドマスク３１８は、有機溶剤又は有機酸内で溶解させることによって除去され得、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０は適所に残される。ヘッドマスク３１８が除去された後、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０によって露出される箇所の、図３Ｇの第２のインターフェース層３１７は除去される。第２のインターフェース層３１７は、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０によって露出される箇所の第２のインターフェース層３１７が除去された後、図３Ｇのピラーマスク３１２が除去される。ピラーマスク３１２は、有機溶剤又は有機酸内で溶解させることによって除去され得、第１のピラー３１３、第２のピラー３１４、第３のピラー３１５、第１の拡張ヘッド３１９、及び第２の拡張ヘッド３２０は適所に残される。ピラーマスク３１２は、ヘッドマスク３１８を除去するために用いられるプロセスと同様のプロセスによって除去され得る。ピラーマスク３１２が除去された後、ピラー３１３、３１４、及び３１５、並びに第２のプレート３０９によって露出される箇所の図３Ｇの第１のインターフェース層３１１は除去される。第１のインターフェース層３１１は、第２のインターフェース層３１７を除去するために用いられるウェットエッチングプロセスと同様であり得る、希釈酸溶液を用いる一つ又は複数のウェットエッチングプロセスによって除去され得る。第１のインターフェース層３１１の除去の結果、図３Ｈに示されるように、ピラー３１３、３１４、及び３１５によって露出される箇所の、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０の下の第２のインターフェース層３１７が除去され得る。
図３Ｉを参照すると、ダイ３０１上にパッケージ絶縁構造３３０が形成され、ピラー３１３、３１４、及び３１５を横方向に囲み、第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０と接する。パッケージ絶縁構造３３０は非導電性である。第２の拡張ヘッド３２０は集積キャパシタ３１０の第１のプレート３２２を提供する。本例のパッケージ絶縁構造３３０は、集積キャパシタ３１０の第１のプレート３２２と集積キャパシタ３１０の第２のプレート３０９との間に延在し、有利にも、キャパシタのプレート間にパッケージ誘電材料のないキャパシタに比べて、集積キャパシタ３１０のより多くのキャパシタンスを提供し得る。パッケージ絶縁構造３３０は、例として、射出成形又は反応射出成形によって形成され得る。第３のピラー３１５は、有利にも、パッケージ絶縁構造３３０が形成される一方で、第２の拡張ヘッド３２０のための機械的サポートを提供し得る。
図３Ｊを参照すると、第１の拡張ヘッド３１９はマイクロ電子デバイス３００のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第１のはんだバンプ３３３が第１の拡張ヘッド３１９上に形成され、第２のはんだバンプ３３７が第２の拡張ヘッド３２０上に形成される。第１のはんだバンプ３３３及び第２のはんだバンプ３３７は、はんだペーストを第１の拡張ヘッド３１９及び第２の拡張ヘッド３２０上にディスペンスすること、その後、リフロープロセスにおいてはんだペーストを加熱することによって形成され得る。図３Ｊは、完成したマイクロ電子デバイス３００を示す。本例において、集積キャパシタ３１０の第１のプレート３２２は、第２のはんだバンプ３３７を介して、図３Ｊに示されていない印刷回路基板又はチップキャリアに電気的に結合され得る。第１のプレートは、第１のインターフェース層３１１及び第２の端子３３４を介して、ダイ３０１における一つ又は複数の構成要素に電気的に結合される。
図４Ａ～図４Ｇは、形成の別の例示の方法の種々の段階で示される、集積キャパシタを有する別の例示のマイクロ電子デバイスの断面図である。図４Ａを参照すると、マイクロ電子デバイス４００はダイ４０１を含む。ダイ４０１は、例えば、図１Ａのダイ１０１に関して開示される例の任意のものとして実装され得る。本例のダイ４０１は、ウェーハ、又は追加のダイを含むワークピースの一部であり得る基板４０２を有するか、又はダイ４０１のみを含み得る。ダイ４０１は接続表面４０３を有し、基板４０２は、図４Ａに示されるように、接続表面４０３へと延在し得る。本例のダイ４０１は、接続表面４０３において、第１の端子４０４、第２の端子４０５、及び第３の端子４３４を含む。端子４０４、４０５、及び４３４は導電性であり、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子４０４、４０５、及び４３４は、ビア４０７によってダイ４０１における構成要素に電気的に結合され得る。
第１のインターフェース層４１１が接続表面４０３の上に形成され、端子４０４、４０５、及び４３４と接する。第１のインターフェース層４１１は、図１Ａの第１のインターフェース層１１１と同様の組成及びサブレイヤ構造を有し得る。
ピラーマスク４１２が第１のインターフェース層４１１上に形成される。ピラーマスク４１２は、第１のピラー４１３、第２のピラー４１４、及び集積キャパシタ４１０の第２のプレート４０９のための領域において、第１のインターフェース層４１１を露出させる。第１のピラー４１３のための領域は第１の端子４０４の上に位置し、第２のピラー４１４のための領域は第２の端子４０５の上に位置し、第２のプレート４０９のための領域は第３の端子４３４の上に位置する。ピラーマスク４１２はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得るか、或いは、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって形成され得る。ピラーマスク４１２は、例として１ミクロン～１００ミクロンの厚みを有し得る。
図４Ｂを参照すると、第１のピラー４１３、第２のピラー４１４、及び第２のプレート４０９は、第１のめっき溶液４１６を用いる第１のめっきプロセスによって、ピラーマスク４１２によって露出される領域において、第１のインターフェース層４１１上で同時に形成される。第１のめっき溶液４１６は、銅イオン、ニッケルイオン、又は金イオンを含み得るため、ピラー４１３及び４１４、並びに第２のプレート４０９は銅、ニッケル、又は金を含むようになる。第１のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして、実装され得る。ピラー４１３及び４１４、並びに第２のプレート４０９は、例として１ミクロン～１００ミクロンの、接続表面４０３に対して垂直な高さを有し得る。したがって、ピラー４１３及び４１４は、第１のインターフェース層４１１を介して接続表面４０３に機械的に結合される。マイクロ電子デバイス４００は、ピラー４１３及び４１４、並びに第２のプレート４０９が形成された後、第１のめっき溶液４１６から分離される。ピラーマスク４１２は、後続の製造工程のために適所に残される。
図４Ｃを参照すると、キャパシタ誘電体層４３８が第２のプレート４０９の上に形成される。キャパシタ誘電体層４３８は、エポキシ又はポリイミドなどの有機ポリマー、シリコンポリマー、又は、バインダ材料における二酸化シリコン粒子などの無機材料を含み得る。キャパシタ誘電体層４３８は、フォトリソグラフィプロセス、スクリーン印刷、又はアディティブプロセスによって形成され得る。キャパシタ誘電体層４３８は、例として、１００ナノメートル～１０ミクロンの厚みを有し得る。
図４Ｄを参照すると、第２のインターフェース層４１７が、ピラーマスク４１２の上に形成され、ピラー４１３及び４１４と接し、キャパシタ誘電体層４３８の上に延在する。第２のインターフェース層４１７は導電性である。第２のインターフェース層４１７は、ピラーマスク４１２、ピラー４１３及び４１４、並びにキャパシタ誘電体層４３８と接する接着サブレイヤを含み得、接着サブレイヤと接するめっきシードサブレイヤを含み得る。第２のインターフェース層４１７の接着サブレイヤは、第１のインターフェース層４１１の接着サブレイヤに関して開示される組成と同様の組成を有し得る。第２のインターフェース層４１７のめっきシードサブレイヤは、第１のインターフェース層４１１のめっきシードサブレイヤに関して開示される組成と同様の組成を有し得る。
図４Ｅを参照すると、ヘッドマスク４１８が第２のインターフェース層４１７の上に形成される。ヘッドマスク４１８は、後に形成される第１の拡張ヘッド４１９及び後に形成される第２の拡張ヘッド４２０のための領域において、第２のインターフェース層４１７を露出させ、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０は図４Ｆに示される。図４Ｅを再度参照すると、第１の拡張ヘッド４１９のための領域は、第１のピラー４１３の上の第２のインターフェース層４１７を露出させ、第１のピラー４１３を越えて、接続表面４０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド４２０のための領域は、第２のピラー４１４及びキャパシタ誘電体層４３８の上の第２のインターフェース層４１７を露出させ、第２のピラー４１４を越えて、接続表面４０３に平行な少なくとも１つの方向に延在する。ヘッドマスク４１８はフォトレジストを含み得、フォトリソグラフィプロセスを用いて形成され得る。代替として、ヘッドマスク４１８は、テープ貼付プロセス、アディティブプロセス、又はサブトラクティブプロセスによって、形成され得る。ヘッドマスク４１８は、ピラーマスク４１２とは異なる組成を有し得るか、又は、ピラーマスク４１２を形成するために用いられるプロセスとは異なるプロセスによって形成され得る。
図４Ｆを参照すると、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０は、第２のめっき溶液４２１を用いる第２のめっきプロセスによって、ヘッドマスク４１８によって露出される領域において、第２のインターフェース層４１７上で同時に形成される。第２のめっき溶液４２１は銅イオン、ニッケルイオン、又は金イオンを含み得るため、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０は、銅、ニッケル、又は金を含むようになる。第２のめっきプロセスは、電気めっきプロセスとして、又は無電解プロセスとして実装され得る。第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０は、例えば１ミクロン～２５ミクロンの、接続表面４０３に対して垂直な厚みを有し得る。第１の拡張ヘッド４１９は、第２のインターフェース層４１７を介して第１のピラー４１３に電気的に結合され、第１のピラー４１３を越えて、接続表面１０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド４２０は、第２のインターフェース層４１７を介して第２のピラー４１４に電気的に結合され、第２のピラー４１４を越えて、接続表面４０３に平行な少なくとも１つの方向に延在する。マイクロ電子デバイス４００は、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０が形成された後、第２のめっき溶液４２１から分離される。第２の拡張ヘッド４２０は、第２のプレート４０９の上に位置する。
図４Ｇを参照すると、図４Ｆのヘッドマスク４１８は除去され、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０は適所に残される。図４Ｆの第２のインターフェース層４１７は、第１の拡張ヘッド４１９及び第２の拡張ヘッド４２０によって露出される箇所が除去される。図４Ｆのピラーマスク４１２は除去され、第１のピラー４１３、第２のピラー４１４、第２のプレート４０９、第１の拡張ヘッド４１９、及び第２の拡張ヘッド４２０は適所に残される。図４Ｆの第１のインターフェース層４１１は、ピラー４１３及び４１４、並びに第２のプレート４０９によって露出される箇所が除去される。ヘッドマスク４１８、第２のインターフェース層４１７、ピラーマスク４１２、及び第１のインターフェース層４１１は、本明細書における他の例の対応するマスク及びインターフェース層の除去に関して開示されるプロセスによって除去され得る。
絶縁層４２３が、任意選択として第２の拡張ヘッド４２０上に形成され得る。絶縁層４２３は、はんだマスクとして実装され得、例えば、エポキシ、ポリエステル、又は樹脂を含み得、例として、ディスペンス、スクリーン印刷、又はフォトリソグラフィプロセスによって形成され得る。絶縁層４２３は、任意選択として、ヘッドマスク４１８を除去する前に形成され得る。第１の拡張ヘッド４１９は、マイクロ電子デバイス４００のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第１のはんだバンプ４３３が、第１の拡張ヘッド４１９上に形成される。第１のはんだバンプ４３３は、図２Ｆのはんだバンプ２３３に関して開示されるプロセスと同様のプロセスによって形成され得る。
図４Ｇは完成したマイクロ電子デバイス４００を示す。第２の拡張ヘッド４２０、及び第２の拡張ヘッド４２０と接する第２のインターフェース層は、集積キャパシタ４１０の第１のプレート４２２を提供する。第１のプレートは、第１のインターフェース層４１１及び第２の端子４１４を介して、ダイ４０１における一つ又は複数の構成要素に電気的に結合される。キャパシタ誘電体層４３８は、第１のプレート４２２と第２のプレート４０９とを分離し、有利にも、本例の集積キャパシタ４１０のための高キャパシタンス値を提供し得る。
図５Ａ～図５Ｃは、形成の更なる例示の方法を種々の段階で示す、集積キャパシタを有する更なる例示のマイクロ電子デバイスの断面図である。図５Ａを参照すると、マイクロ電子デバイス５００はダイ５０１を含む。ダイ５０１は、例えば、図１Ａのダイ１０１に関して開示される例のうちの任意のものとして実装され得る。本例のダイ５０１は基板５０２を有し、基板５０２は、ウェーハ、又は追加のダイを含むワークピースの一部であり得、或いはダイ５０１のみを含み得る。ダイ５０１は接続表面５０３を有し、基板５０２は、図５Ａに示されるように接続表面５０３へと延在し得る。本例のダイ５０１は、接続表面５０３において、第１の端子５０４、第２の端子５０５、及び第３の端子５０６を含む。端子５０４、５０５、及び５０６は導電性であり、例として、バンプボンドパッド又は基板貫通ビアとして実装され得る。端子５０４、５０５、及び５０６は、ダイ５０１における構成要素に電気的に結合され得る。
第１のピラー５１３、第２のピラー５１４、及び第３のピラー５１５が、それぞれ、第１の端子５０４、第２の端子５０５、及び第３の端子５０６上で同時に形成される。したがって、ピラー５１３、５１４、及び５１５は、接続表面５０３に機械的に結合される。ピラー５１３、５１４、及び５１５は導電性である。第１の拡張ヘッド５１９及び第２の拡張ヘッド５２０が、ピラー５１３、５１４、及び５１５上で同時に形成される。第１の拡張ヘッド５１９は、第１のピラー５１３と接し、第１のピラー５１３を越えて、接続表面５０３に平行な少なくとも１つの方向に延在する。第２の拡張ヘッド５２０は、第２のピラー５１４及び第３のピラー５１５と接し、第２のピラー５１４を越えて、接続表面５０３に平行な少なくとも１つの方向に延在し、第３のピラー５１５を越えて、接続表面５０３に平行な少なくとも１つの方向に延在する。ピラー５１３、５１４、及び５１５、第１の拡張ヘッド５１９、及び第２の拡張ヘッド５２０は、本明細書における例において開示される方法のうちの任意のものによって形成され得る。代替として、ピラー５１３、５１４、及び５１５、第１の拡張ヘッド５１９、及び第２の拡張ヘッド５２０は、３次元（３Ｄ）金属印刷などのアディティブプロセスによって形成され得る。ピラー５１３、５１４、及び５１５がアディティブプロセスによって形成される場合、ピラー５１３、５１４、及び５１５は同じアディティブプロセスによって形成されるため、ピラー５１３、５１４、及び５１５は並行して、すなわち、同じ動作において、又は同時に、形成されることになる。「同時に」という用語は、限定数のプリントヘッド又は材料ディスペンスノズルを有し、第１の拡張ヘッド５１９及び第２の拡張ヘッド５２０について同様に、アディティブプロセスを用いるときに生じ得るため、第２のピラー５１４の一部又はすべてが形成される前に、第１のピラー５１３の一部又はすべてが形成される場合を含む。ピラー５１３、５１４、及び５１５を同時に形成するため、及び、第１の拡張ヘッド５１９及び第２の拡張ヘッド５２０を同時に形成するための他の方法も本例の範囲内である。
キャパシタ誘電体層５３８が、接続表面５０３とは反対の第２の拡張ヘッド５２０の表面上の、第２の拡張ヘッド５２０の上に形成される。キャパシタ誘電体層５３８は、図４Ｃのキャパシタ誘電体層４３８に関して開示される組成を有し得、開示される方法によって形成され得る。
図５Ｂを参照すると、マイクロ電子デバイス５００のリードフレーム５２４が提供される。リードフレーム５２４は第１のリード５２５及び第２のリード５２６を含む。リード５２５及び５２６は、図１Ｆのリードフレーム１２４に関して開示される材料のうちの任意のものを含み得る。第１の拡張ヘッド５１９は、マイクロ電子デバイス５００のバンプパッドを提供する。バンプパッドは、例として、はんだバンプパッド又は接着バンプパッドとして実装され得る。第１のリード５２５は、はんだ接続５２８を介して第１の拡張ヘッド５１９に電気的に結合される。第２のリード５２６は第２の拡張ヘッド５２０の上に位置し、キャパシタ誘電体層５３８によって第２の拡張ヘッド５２０から電気的に絶縁される。
図５Ｃを参照すると、パッケージ絶縁構造５３０がダイ５０１上に形成され、ピラー５１３、５１４、及び５１５、第１の拡張ヘッド５１９、並びに第２の拡張ヘッド５２０を横方向に囲み、リード５２５及び５２６と接する。パッケージ絶縁構造５３０は、非導電性であり、図１Ｇのパッケージ絶縁構造１３０に関して開示される材料のうちの任意のものを含み得る。
第２の拡張ヘッド５２０は集積キャパシタ５１０の第１のプレート２２２を提供する。第２のリード５２６は、接続表面５０３とは反対の第１のプレート５２２の或る側に対向する、集積キャパシタ５１０の第２のプレート５０９を提供する。第１のプレート５２２を第２のプレート５０９から分離するキャパシタ誘電体層５３８は、有利にも、本例の集積キャパシタ５１０に対して高キャパシタンス値を提供する。本例のパッケージ絶縁構造５３０は、任意選択として、図５Ｃに示されるように、第１のプレート５２２と第２のプレート５０９との間に延在し得る。図５Ｃは、完成したマイクロ電子デバイス５００を示す。
本明細書に開示される例の様々な特徴は、マイクロ電子デバイスの他の発現において組み合わせられ得る。例えば、任意のマイクロ電子デバイスの第１のピラー及び第２のピラーは、図１Ａ～図１Ｇ、図２Ａ～図２Ｆ、図３Ａ～図３Ｊ、又は図４Ａ～図４Ｇに関して開示される方法に従って開示されるように、同時に形成され得る。同様に、任意のマイクロ電子デバイスの第１の拡張ヘッド及び第２の拡張ヘッドは、図１Ａ～図１Ｇ、図２Ａ～図２Ｆ、図３Ａ～図３Ｊ、又は図４Ａ～図４Ｇに関して開示される方法に従って開示されるように、同時に形成され得る。集積キャパシタのうちの任意のものが、図４Ｃ又は図５Ｃに示されるようなキャパシタ誘電体層を有し得る。任意のマイクロ電子デバイスの第２の拡張ヘッドは、図１Ｇ又は図３Ｊに示されるような外部端子に電気的に結合され得る。
本開示の様々な実施形態を上記で説明してきたが、それらは単なる例として提示したものであり、限定ではないことを理解されたい。本開示の趣旨又は範囲を逸脱することなく、開示される実施形態に対して多数の変更を本明細書における開示に従って行うことが可能である。したがって、本発明の幅及び範囲は、前述の実施形態のうちのいずれによっても限定されるものではない。むしろ、本開示の範囲は、下記の特許請求の範囲及びそれらの等価物に従って定義されるものである。

Claims (20)

  1. マイクロ電子デバイスであって、
    接続表面を有するダイと、
    前記接続表面に機械的に結合される導電性である第１のピラーと、
    前記接続表面に機械的に結合される導電性である第２のピラーであって、前記第１のピラー及び前記第２のピラーが、等しい組成の導電性材料を有する、前記第２のピラーと、
    前記第１のピラーに電気的に結合される第１の拡張ヘッドであって、前記第１の拡張ヘッドが導電性であり、前記第１の拡張ヘッドが、前記第１のピラーを越えて前記接続表面に平行な方向に延在する、前記第１の拡張ヘッドと、
    前記第２のピラーに電気的に結合される第２の拡張ヘッドであって、前記第２の拡張ヘッドが導電性であり、前記第２の拡張ヘッドが、前記第２のピラーを越えて前記接続表面に平行な方向に延在し、
    前記第１の拡張ヘッド及び前記第２の拡張ヘッドが、等しい組成の導電性材料を有し、
    前記第１の拡張ヘッドがはんだバンプパッドを提供し、
    前記第２の拡張ヘッドが、前記マイクロ電子デバイスの集積キャパシタの第１のプレートの少なくとも一部を提供する、前記第２の拡張ヘッドと、
    前記集積キャパシタの第２のプレートと、
    を含む、マイクロ電子デバイス。
  2. 請求項１に記載のマイクロ電子デバイスであって、前記第２のプレートが前記第１のプレートの下の前記ダイ内に位置する、マイクロ電子デバイス。
  3. 請求項１に記載のマイクロ電子デバイスであって、前記第２のプレートが前記接続表面と前記第１のプレートとの間に位置する、マイクロ電子デバイス。
  4. 請求項３に記載のマイクロ電子デバイスであって、前記第２のプレート及び前記第１のピラーが、等しい組成の導電性材料を有する、マイクロ電子デバイス。
  5. 請求項１に記載のマイクロ電子デバイスであって、前記第２のプレートが、前記第１のプレートの上に位置し、前記接続表面とは反対の前記第１のプレートの或る側に対向する、マイクロ電子デバイス。
  6. 請求項１に記載のマイクロ電子デバイスであって、リードフレームを更に含み、前記リードフレームのリードが前記第２のプレートを提供する、マイクロ電子デバイス。
  7. 請求項１に記載のマイクロ電子デバイスであって、前記第１のプレートと前記第２のプレートとの間のパッケージ絶縁構造を更に含み、前記パッケージ絶縁構造が非導電性であり、前記パッケージ絶縁構造が前記第１のピラー及び前記第２のピラーを横方向に囲む、マイクロ電子デバイス。
  8. 請求項１に記載のマイクロ電子デバイスであって、リードフレームを更に含み、前記第１のプレートが、導電性材料を介して前記リードフレームのリードに電気的に結合される、マイクロ電子デバイス。
  9. 請求項１に記載のマイクロ電子デバイスであって、前記接続表面とは反対に位置する前記第１のプレートの表面上に絶縁層を更に含み、前記絶縁層が非導電性である、マイクロ電子デバイス。
  10. 請求項１に記載のマイクロ電子デバイスであって、前記第１のピラーが前記ダイの第２の端子に電気的に結合され、前記第２の端子が前記接続表面に位置し、前記第２の端子が導電性である、マイクロ電子デバイス。
  11. マイクロ電子デバイスを形成する方法であって、
    接続表面を有するダイを提供することと、
    第１のピラー及び第２のピラーを前記接続表面上で同時に形成することであって、前記第１のピラー及び前記第２のピラーが導電性であり、前記第１のピラー及び前記第２のピラーが前記接続表面に機械的に結合される、前記第１のピラー及び第２のピラーを同時に形成することと、
    第１の拡張ヘッド及び第２の拡張ヘッドを同時に形成することであって、前記第１の拡張ヘッドが前記第１のピラーに電気的に結合され、前記第２の拡張ヘッドが前記第２のピラーに電気的に結合され、
    前記第１の拡張ヘッド及び前記第２の拡張ヘッドが導電性であり、
    前記第１の拡張ヘッドが、前記第１のピラーを越えて前記ダイの前記接続表面に平行な方向に延在し、
    前記第２の拡張ヘッドが、前記第２のピラーを越えて前記ダイの前記接続表面に平行な方向に延在し、
    前記第１の拡張ヘッドがバンプパッドを提供し、
    前記第２の拡張ヘッドが、集積キャパシタの第１のプレートの少なくとも一部を提供する、前記第１の拡張ヘッド及び第２の拡張ヘッドを同時に形成することと、
    を含む、方法。
  12. 請求項１１に記載の方法であって、前記集積キャパシタの第２のプレートが前記ダイ内に位置する、方法。
  13. 請求項１１に記載の方法であって、前記第２の拡張ヘッドを形成する前に、前記接続表面の上に前記集積キャパシタの第２のプレートを形成することを更に含む、方法。
  14. 請求項１３に記載の方法であって、前記第２のプレートが、前記第１のピラー及び前記第２のピラーと同時に形成される、方法。
  15. 請求項１１に記載の方法であって、
    前記集積キャパシタの第２のプレートを形成することと、
    前記第２の拡張ヘッドを形成する前に、前記第２のプレート上に誘電体層を形成することと、
    を更に含む、方法。
  16. 請求項１１に記載の方法であって、前記バンプパッドを前記マイクロ電子デバイスのリードフレームに電気的に結合することを更に含み、前記リードフレームが前記集積キャパシタの第２のプレートを提供する、方法。
  17. 請求項１１に記載の方法であって、
    前記集積キャパシタの第２のプレートを形成することと、
    前記ダイ上に非導電性であるパッケージ絶縁構造を形成することと、
    を、更に含み、
    前記パッケージ絶縁構造が前記第１のピラー及び前記第２のピラーを横方向に囲み、前記第１のプレートと前記第２のプレートとの間に延在する、
    方法。
  18. 請求項１１に記載の方法であって、前記接続表面とは反対に位置する前記第１のプレートの表面上に絶縁層を形成することを更に含み、前記絶縁層が非導電性である、方法。
  19. 請求項１１に記載の方法であって、前記第１のピラー及び前記第２のピラーがめっきプロセスによって形成される、方法。
  20. 請求項１１に記載の方法であって、前記第１の拡張ヘッド及び前記第２の拡張ヘッドがめっきプロセスによって形成される、方法。
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