CN104425432A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104425432A
CN104425432A CN201310726397.8A CN201310726397A CN104425432A CN 104425432 A CN104425432 A CN 104425432A CN 201310726397 A CN201310726397 A CN 201310726397A CN 104425432 A CN104425432 A CN 104425432A
Authority
CN
China
Prior art keywords
mentioned
insulating resin
resin layer
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310726397.8A
Other languages
English (en)
Inventor
本间庄一
志摩真也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104425432A publication Critical patent/CN104425432A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施方式提供通过抑制裂纹的发生来提高可靠性的半导体装置。实施方式的半导体装置具备：具有电极衬垫11的半导体芯片1；设置在半导体芯片1上，具有使电极衬垫11的至少一部分露出的开口部30的绝缘树脂层3；具有连接衬垫41，以与电极衬垫11电连接的方式设置在绝缘树脂层3上的布线层4；设置在绝缘树脂层3上及布线层4上，具有使连接衬垫41的一部分露出的开口部52和覆盖连接衬垫41的周缘的被覆部51的绝缘树脂层5；在开口部30与连接衬垫41电连接的外部连接端子6。被覆部51的宽度为连接衬垫41的直径的2.5%以上。

Description

半导体装置
相关申请
本申请以日本专利申请2013-187776号(申请日:2013年9月10日)作为基础申请，享受优先权。本申请通过参照该基础申请，包含该基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为半导体装置的封装构造之一，以晶片级形成封装构造的半导体封装(Wafer level Chip Scale Package:WLCSP)实用化。WLCSP构造的半导体装置的一例中，形成与半导体芯片的电极衬垫(pad)电连接的再布线层，进行电极衬垫的再配置。具体地说，在半导体芯片的电极衬垫上设置再布线层，在再布线层具有的连接衬垫上设置基底金属层(Under Bump Metal:UBM)，在其上设置焊接凸起(bump)。此时，在连接衬垫上设置具有开口部的绝缘树脂层，该开口部中连接衬垫和基底金属层电连接。通过采用WLCSP构造，可以实现例如小型化、高密度安装化、低成本化等。另外，通过采用将外部连接端子设置到半导体芯片的平面区域的外侧的所谓扇出(fan out)型的WLCSP构造，也可以增加外部连接端子数。
WLCSP构造的半导体装置中，存在再布线层容易导致裂纹发生的问题。特别是热循环试验(TCT)等的可靠性试验实施时，例如由于再布线层和绝缘树脂层的热膨胀系数的差异，存在连接衬垫和绝缘树脂层的界面剥离、裂纹容易以界面的剥离为起点扩展的问题。裂纹发生导致布线断裂等成为可靠性降低的要因，因此寻求抑制裂纹发生的方法。
发明内容
本发明解决的课题是提供通过抑制裂纹的发生可以进一步提高可靠性的半导体装置。
实施方式的半导体装置具备：具有电极衬垫的半导体芯片；第1绝缘树脂层，其以使半导体芯片的具有电极衬垫的面的至少一部分露出的方式，埋入有半导体芯片；第2绝缘树脂层，其设置在半导体芯片及第1绝缘树脂层上，具有使电极衬垫的至少一部分露出的第1开口部；布线层，其具有连接衬垫，以在第1开口部中与电极衬垫电连接的方式，设置在第2绝缘树脂层上；第3绝缘树脂层，其设置在第2绝缘树脂层及布线层上，具有使连接衬垫的一部分露出的第2开口部和覆盖连接衬垫的周缘的被覆部；以及外部连接端子，其在第2开口部中与连接衬垫电连接。被覆部的宽度为连接衬垫的直径的2.5%以上。
附图说明
图1(A)和(B)是表示第1实施方式的半导体装置的俯视图及截面图。
图2是放大表示图1(B)所示半导体装置的一部分的截面图。
图3是表示图1所示半导体装置的制造工序的截面图。
图4是表示图1所示半导体装置的制造工序的截面图。
图5是表示图1所示半导体装置的制造工序的截面图。
图6是表示图1所示半导体装置的制造工序的截面图。
图7是表示第2实施方式的半导体装置的俯视图及截面图。
图8是表示图7所示半导体装置的制造工序的截面图。
图9是表示图7所示半导体装置的制造工序的截面图。
标号说明：
1半导体芯片，2绝缘树脂层，3绝缘树脂层，4布线层，5绝缘树脂层，6外部连接端子，7金属板，8绝缘树脂层，10半导体基板，11电极衬垫，12钝化膜，30开口部，41连接衬垫，51被覆部，52开口部，61基底金属层，62凸起，70开口部，111支撑基板，112支撑基板，113支撑基板
具体实施方式
以下，参照附图说明实施方式的半导体装置。另外，各实施方式中，实质相同的构成部位附上同一标号，说明省略。但是，附图是示意，厚度和平面尺寸的关系、各层的厚度的比率等因现实而异。说明中表示上下等的方向用语在没有特别说明的情况下，指以后述半导体基板的电路形成面侧为上时的相对方向，可能不同于以重力加速度方向为基准的现实方向。
(第1实施方式)
图1是第1实施方式的半导体装置的示图，图1(A)是俯视图，图1(B)是图1(A)的线段A-B中的截面图。另外，图2是图1(B)所示半导体装置的一部分(区域20)的放大截面图。图1及图2中，说明扇出型的半导体装置。
<半导体装置的构造例>
图1(A)及图1(B)所示半导体装置具备半导体芯片1、将半导体芯片1埋入的绝缘树脂层2、设置在半导体芯片1及绝缘树脂层2上的绝缘树脂层3、设置在绝缘树脂层3上的再布线层4、设置在绝缘树脂层3及再布线层4上的绝缘树脂层5、与布线层4电连接的外部连接端子6。而且，如图1(B)所示，在绝缘树脂层2的没有设置半导体芯片1的面也可以设置金属板7。通过设置金属板7，可以抑制半导体装置的翘曲。而且，在金属板7上也可以设置绝缘树脂层。
半导体芯片1具有在具有半导体元件的半导体基板10上设置的电极衬垫11。电极衬垫11采用例如铝。而且，半导体芯片1具有设置在半导体基板10上的钝化膜12。钝化膜12采用例如氮化硅膜。钝化膜12设置在电极衬垫11上，在钝化膜12形成开口部。另外，也可以在钝化膜12上设置聚酰亚胺等的有机膜。
绝缘树脂层2设置成使半导体芯片1的电极衬垫11的设置面的至少一部分露出。绝缘树脂层2的弹性模量(杨氏模量)优选在例如0.03GPa以上且5GPa以下程度。弹性模量不足0.03GPa时，有热循环试验(TCT)容易产生裂纹，布线容易断线的情况。弹性模量超过5GPa时，TCT使外部连接端子6的寿命变短。另外，有半导体装置的翘曲大的情况。而且，为了增大弹性模量，不得不增加填入绝缘树脂层2的填料量，绝缘树脂层2的流动性降低。
绝缘树脂层2的热膨胀系数优选在例如25ppm以上且300ppm以下程度。热膨胀系数不足25ppm时，TCT导致外部连接端子的寿命变短。另外，必须增加填入树脂的填料量，因此有弹性模量变大，半导体装置的翘曲变大的情况。另外，热膨胀系数超过300ppm时，TCT试验进行时容易在绝缘树脂层2产生裂纹，布线容易断线。
绝缘树脂层2的厚度优选在例如100μm以上且1mm以下程度。厚度不足100μm时，可能无法充分保护半导体芯片1。另外，厚度超过1mm时，有绝缘树脂层2的翘曲大的情况。绝缘树脂层2可以采用例如环氧树脂、硅树脂、环氧树脂/硅树脂的混合树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂或苯酚树脂等。另外，上述树脂不仅可以采用液状树脂，也可以采用薄膜状树脂和/或片状树脂(例如片状的堆积薄膜和/或片状的环氧树脂)等。
绝缘树脂层3如图2所示，具有使半导体芯片1的电极衬垫11的至少一部分露出的开口部30。开口部30的直径为例如50μm程度。绝缘树脂层3的厚度优选在例如2μm以上且20μm以下程度。另外，绝缘树脂层3的弹性模量优选在例如0.03GPa以上且5GPa以下程度。弹性模量不足0.03GPa时，有TCT容易导致在绝缘树脂层3产生裂纹，布线容易断线的情况。另外，弹性模量超过5GPa时，有树脂过硬，半导体装置的翘曲增大的情况。绝缘树脂层3可以采用例如环氧树脂、硅树脂、环氧树脂/硅树脂的混合树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂或苯酚树脂等。另外，上述树脂不仅可以采用液状树脂，也可以采用薄膜状树脂和/或片状树脂(例如片状的堆积薄膜和/或片状的环氧树脂)等。
作为布线层4的具体例，有再配置电极衬垫11的再布线层。布线层4如图2所示，与开口部30中的电极衬垫11电连接。而且，布线层4具有连接衬垫41。另外，图2中，也图示了布线层4的顶面的一部分，顶面中，连接衬垫41为圆形，但是不限于此。布线层4的热膨胀系数优选在例如4ppm以上且25ppm以下程度。为了用作布线层4而制作不足4ppm的金属材料是困难的。超过25ppm的金属材料中，由于与树脂的热膨胀系数差，粘附性降低。布线层4可以采用例如铜、钛、氮化钛、铬、镍、金或钯等的层。另外，也可以由上述材料层的层叠构成布线层4。另外，布线层也可以设为2层以上。例如，设置2层的布线层时，在第1层的布线层形成后，在第1层的布线层上设置具有开口部的绝缘树脂层，在绝缘树脂层上设置第2层的布线层，在开口部中将第2层的布线层与第1层的布线层电连接。
绝缘树脂层5如图2所示，具有覆盖连接衬垫41的周缘的被覆部51和使连接衬垫41的一部分露出的开口部52。而且，被覆部51的宽度(D1)优选在连接衬垫41的直径(D2)的2.5%以上(被覆率D1/D2≥2.5%)。布线层4的热膨胀系数往往比绝缘树脂层5等的绝缘树脂层的热膨胀系数小得多。因此，被覆部51的宽度(D1)比2.5%窄时，由于布线层4和绝缘树脂层5的热膨胀系数差的影响，在布线层4和绝缘树脂层5的界面容易产生剥离，裂纹容易以该剥离部分为起点而扩展。对此，通过使被覆部51的宽度(D1)为2.5%以上，可以抑制布线层4和绝缘树脂层5的界面剥离，抑制裂纹的发生。因此，可以提高半导体装置的可靠性。
另外，连接衬垫41在与半导体芯片1垂直的方向中，优选在不与电极衬垫11重叠的位置配置。设置了电极衬垫11的部分为台阶部，因此，在其上形成连接衬垫41时，产生台阶。这样的台阶部中，TCT时，由于半导体基板10、绝缘树脂层3及布线层4的热膨胀系数差，应力集中到台阶部，裂纹容易发生。特别地，台阶超过2.5μm时，裂纹的发生显著。从而，优选以不与台阶超过2μm的该台阶部重叠的方式，配置连接衬垫41。而且，由于在半导体芯片1上设置有机膜而产生台阶部时，也优选以不与超过2μm的该台阶部重叠的方式，配置连接衬垫41。从而，可以提高半导体装置的可靠性。
绝缘树脂层5的弹性模量优选在例如0.03GPa以上且5GPa以下程度。例如，弹性模量不足0.03GPa时，由于TCT，容易产生裂纹，布线容易断线。另外，弹性模量超过5GPa时，有绝缘树脂层5过硬，半导体装置的翘曲变大的情况。绝缘树脂层5可以采用适于绝缘树脂层2的树脂。
外部连接端子6在开口部52中与连接衬垫41电连接。外部连接端子6具有设置在连接衬垫41上的基底金属层61和设置在基底金属层61上的金属凸起62。另外，不限于此，也可以例如不设置基底金属层61，直接在连接衬垫41上设置金属凸起62。基底金属层61可以采用例如铜、钛、氮化钛、铬、镍、金或钯等的层。另外，也可以通过上述材料层的层叠构成基底金属层61。金属凸起62可以采用例如金凸起或焊接凸起，作为焊接凸起的一例，可以采用锡-银系、锡-银-铜系、锡-铜系的无铅焊接。另外，外部连接端子6的构造不限于采用金属凸起62的构造，也可以采用例如凸台（land）类型的外部连接端子等的其他构造。
而且，基底金属层61的直径(D3)优选比连接衬垫41的直径(D2)小。基底金属层61的直径比连接衬垫的直径大时，由于半导体基板10和绝缘树脂层2、绝缘树脂层3及绝缘树脂层5的热膨胀系数差，应力集中到基底金属层61的端部，裂纹容易发生。相对地，通过使基底金属层61的直径(D3)比连接衬垫41的直径(D2)小，连接衬垫41成为支点，可以抑制应力集中到基底金属层61的端部，可以抑制裂纹的发生。因此可以提高半导体装置的可靠性。
另外，设置图1(B)所示金属板7时，金属板7可以采用例如铜、镍、铬、铁或这些的混合材料(例如42合金等)的金属板。金属板7的厚度优选在例如50μm以上且500μm以下程度。厚度不足50μm时，半导体装置的翘曲大，厚度超过500μm时，半导体装置可能过厚。
<半导体装置的制造方法例>
接着，参照图3到图6说明第1实施方式中的半导体装置的制造方法例。图3到图6是半导体装置的制造工序的截面图。
首先如图3(A)所示，在支撑基板111上配置半导体芯片1。这里，准备12英寸的半导体晶片，在半导体晶片，与半导体元件隔着100μm间距形成电极衬垫11。而且，切削半导体晶片的背面直到半导体晶片的厚度为100μm程度，通过划片，制作半导体芯片1。支撑基板111可以采用例如硅基板、玻璃基板、蓝宝石基板、印刷基板或金属基板等。支撑基板111的厚度优选在例如0.3mm以上且2mm以下程度。
半导体芯片1的配置工序中，可以采用例如芯片装配器在支撑基板111配置半导体芯片1。此时，优选在支撑基板111形成粘接层(未图示)，在该粘接层上配置半导体芯片1。粘接层可以采用例如热可塑性树脂、热硬化性树脂、聚对苯二甲酸乙二酯(PET)树脂、其他通过热膨胀可剥离的树脂等，例如聚酰亚胺树脂、丙烯酸树脂、环氧树脂、聚酰胺树脂等。另外，上述树脂不仅可以采用液状树脂，也可以采用薄膜状树脂和/或片状树脂。粘接层的厚度优选在例如10μm以上且200μm以下程度。厚度不足10μm时，半导体芯片1的粘接性降低，厚度超过200μm时，粘接层的平坦性降低。
而且如图3(A)所示，以覆盖半导体芯片1的方式形成绝缘树脂层2，在绝缘树脂层2贴合金属板7。例如，可以通过使用模具的模铸法或使用印刷掩模的印刷法等，形成绝缘树脂层2。此时，调节材料、厚度等，以成为期望的弹性模量或热膨胀系数。而且，在形成金属板7的场合，也可以例如在绝缘树脂层2为半硬化状态时通过按压并粘附金属板7来贴合金属板7。
接着，如图3(B)所示，剥离支撑基板111。例如，采用粘附性弱的粘接剂在支撑基板111配置半导体芯片1等时，可以通过在支撑基板111和绝缘树脂层2之间插入刀具等来剥离支撑基板111。另外，在采用热可塑性树脂或热膨胀可剥离的树脂作为粘接层时，通过加热处理，可以剥离支撑基板111。另外，支撑基板111剥离后在半导体芯片1的表面残留树脂时，优选通过溶剂等除去。
而且如图3(B)所示，在金属板7贴合支撑基板112。支撑基板112可以采用例如硅基板、玻璃基板、蓝宝石基板、印刷基板或金属基板等。支撑基板112的厚度优选在例如0.3mm以上且2mm以下程度。另外，也可以经由粘接层贴合支撑基板112。此时，粘接层可以采用半导体芯片1配置时适用的粘接层。另外，在支撑基板111剥离的状态下刚性足够高时，也可以不必贴合支撑基板112。
接着，如图4(A)所示，在半导体芯片1上形成绝缘树脂层3，通过除去绝缘树脂层3的一部分，形成开口部30。例如，用光刻技术在绝缘树脂层3上的一部分形成光致抗蚀剂，通过以该光致抗蚀剂作为掩模的蚀刻，可以在绝缘树脂层3形成开口部30。为感光性绝缘树脂层时，可通过光刻技术直接形成开口。此时，设定开口部30的位置，使电极衬垫11的至少一部分露出。
接着，如图4(B)所示，在绝缘树脂层3上形成作为再布线层的布线层4。布线层4的形成工序中，首先在绝缘树脂层3上形成第1金属膜。例如，可以通过采用溅射法、蒸镀法、电镀法等在布线层4形成可适用材料的金属膜，形成第1金属膜。这里，作为一例，形成厚度0.03μm以上且0.5μm以下的钛膜，该钛膜上形成厚度0.1μm以上且1.0μm以下的铜膜。上述第1金属膜起到种子层的功能。用光刻技术在第1金属膜上形成厚度10μm的光致抗蚀剂，在光致抗蚀剂形成L/S(Line and Space，线宽/间距)=50/50μm的开口部。
然后，在上述光致抗蚀剂的开口部形成厚度1μm以上且15μm以下的第2金属膜。这里，采用电镀法形成厚度5μm的铜膜。然后，除去光致抗蚀剂，通过以第2金属膜为掩模的蚀刻除去第1金属膜的一部分，形成布线层4。铜膜的蚀刻液可以采用例如硫酸和过氧化氢的混合液。另外，钛膜的蚀刻液可以采用在例如氟化氢或过氧化氢的溶液中添加了氢氧化钙的混合液。
接着如图5(A)所示，在布线层4上形成绝缘树脂层5，用光刻技术在绝缘树脂层5上形成开口部52。此时，以布线层4的连接衬垫41的周缘以连接衬垫41的直径的2.5%以上的宽度被绝缘树脂层5覆盖，连接衬垫41的一部分露出且在与半导体芯片1垂直的方向上与电极衬垫11不重叠的方式，设定开口部52的直径及位置。
接着如图5(B)所示，在布线层4的连接衬垫41上形成基底金属层61。基底金属层61的形成工序中，在绝缘树脂层5上形成第3金属膜。例如，可以通过采用溅射法、蒸镀法、电镀法等形成可适用于基底金属层61的材料的金属膜，来形成第3金属膜。这里，作为一例，通过形成厚度0.03μm以上且0.5μm以下的钛膜和厚度0.1μm以上且1μm以下的铜膜，形成第3金属膜。上述第3金属膜起到种子层的功能。而且，用光刻技术在第3金属膜上形成厚度10μm的光致抗蚀剂，在该光致抗蚀剂形成直径400μm的开口部，在该光致抗蚀剂的开口部形成第4金属膜。这里，通过采用电镀法顺序形成厚度3μm的铜膜和厚度2μm的镍膜和厚度0.3μm的金膜，形成第4金属膜。然后，除去光致抗蚀剂，通过以第4金属膜为掩模的蚀刻除去第3金属膜的一部分，形成基底金属层61。
如图6(A)所示，通过在基底金属层61上形成金属凸起62，形成外部连接端子6。例如，在基底金属层61上涂敷助焊剂(flux)后，搭载焊接球，放入回流炉使焊接球溶融，与基底金属层61接合。然后，通过溶剂和/或纯水清洗除去助焊剂。
接着如图6(B)所示，剥离支撑基板112。例如，用粘附性弱的粘接剂贴合支撑基板112时，通过在支撑基板112和金属板7之间插入刀具等可以剥离支撑基板112。另外，在采用热可塑性树脂或热膨胀可剥离的树脂作为粘接层时，通过加热处理可以剥离支撑基板112。另外，支撑基板112剥离后在金属板7的表面残留树脂时，优选通过溶剂等除去。支撑基板112剥离后，用切片机沿着划片线进行划片。通过以上的工序，可以制造第1实施方式的半导体装置。
上述工序制造的半导体装置在例如-55℃～150℃的TCT中，即使经过2000循环后，也不发生布线层4的断线和/或绝缘树脂层2、绝缘树脂层3、绝缘树脂层5等的裂纹。另外，安装后在-25℃～125℃的TCT中，即使经过1000循环后，也不发生金属凸起62的破裂。
而且，实际上，改变被覆部51的宽度(D1)的多个半导体装置的样本中，在TCT时的裂纹的抑制效果如表1所示。表1中，比较被覆部51的宽度(D1)为连接衬垫41的直径的1.5%的情况和2.4%的情况以及3.0%的情况，表1所示叉符表示裂纹数相对多，三角符表示裂纹数相对少，圆符表示无裂纹。如表1所示，可知通过使被覆部51的宽度(D1)为连接衬垫41的直径的2.5%以上，可以抑制TCT导致的裂纹的发生。
表1
另外，改变基底金属层61的直径的多个半导体装置的样本中，在TCT时的裂纹的抑制效果如表2所示。表2中，比较基底金属层61的直径(R_61)比连接衬垫41的直径(R_41)大的情况和小的情况，表2所示叉符表示有裂纹，圆符表示无裂纹。如表2所示，可知通过使基底金属层61的直径(R_61)比连接衬垫41的直径(R_41)小，可以抑制TCT导致的裂纹的发生。
表2
另外，改变连接衬垫41的位置的多个半导体装置的样本中，在TCT时的裂纹的抑制效果如表3所示。表3中，比较连接衬垫41与电极衬垫11重叠的情况和不重叠的情况，表3所示叉符表示有裂纹，圆符表示无裂纹。如表3所示，可知通过使连接衬垫41与电极衬垫11不重叠，可以抑制TCT导致的裂纹的发生。
表3
(第2实施方式)
图7是第2实施方式的半导体装置的构造的截面图，图7(A)是俯视图，图7(B)是图7(A)的线段C-D中的截面图。图7中，与第1实施方式同一的部分附上同一标号，适当援用第1实施方式中的对半导体装置的说明。
<半导体装置的构造例>
图7(A)及图7(B)所示半导体装置与图1(A)及图1(B)所示半导体装置同样，具备半导体芯片1、将半导体芯片1埋入的绝缘树脂层2、设置在半导体芯片1上的绝缘树脂层3、设置在绝缘树脂层3上的布线层4、设置在布线层4上的绝缘树脂层5、与布线层4电连接的外部连接端子6。而且，在绝缘树脂层2的未设置半导体芯片1的面设置金属板7。与第1实施方式的不同点在于：例如金属板7的一部分被除去，金属板7被绝缘树脂层8覆盖。
金属板7优选比例如封装尺寸(线段C-D方向的宽度)小50μm以上且1mm以下程度。绝缘树脂层8可以采用例如环氧树脂、硅树脂、环氧树脂/硅树脂的混合树脂、丙烯酸树脂、聚酰亚胺树脂、聚酰胺树脂或苯酚树脂等。绝缘树脂层8不仅可以采用液状树脂，也可以采用例如薄膜状树脂和/或片状树脂。另外，也可以不必设置绝缘树脂层8。另外，半导体芯片1、绝缘树脂层2、绝缘树脂层3、布线层4、绝缘树脂层5及外部连接端子6的构成援用第1实施方式中的对半导体装置的说明。
<半导体装置的制造方法例>
接着，参照图8及图9说明第2实施方式中的半导体装置的制造方法例。图8及图9是半导体装置的制造工序的截面图。
首先如图8(A)所示，与第1实施方式中的半导体装置的制造工序同样，直到形成基底金属层61，剥离支撑基板112。各个构成要素的制造方法援用第1实施方式中的对半导体装置的制造方法例的说明。
接着如图8(B)所示，在金属板7形成开口部70。开口部70的宽度在例如30μm以上且2mm以下程度。另外，在与半导体芯片1垂直的方向中，格子状形成多个开口部70。例如，用光刻技术在金属板7上的一部分形成光致抗蚀剂，通过以该光致抗蚀剂为掩模的蚀刻，可以在金属板7形成开口部70。另外，不限于此，也可以通过用刀片除去金属板7的一部分来形成开口部70，也可以通过用激光描画除去金属板7的一部分来形成开口部70。
而且如图8(B)所示，以覆盖金属板7的方式形成绝缘树脂层8。例如，可以采用旋涂法或印刷法等，或者加热压附热熔类型的绝缘性树脂薄膜，形成绝缘树脂层8。接着如图9(A)所示，经由粘接层向绝缘树脂层8贴合支撑基板113。而且，在基底金属层61上涂敷助焊剂后，形成金属凸起62。金属凸起62的构成援用第1实施方式中的对金属凸起62的说明。剥离粘接支撑基板113。例如，用粘附性弱的粘接剂贴合支撑基板113时，可以通过在支撑基板113和金属板7之间插入刀具等而剥离支撑基板113。另外，采用热可塑性树脂或热膨胀可剥离的树脂作为粘接层时，可以通过加热处理，剥离支撑基板113。另外，在支撑基板113剥离后在金属板7的表面残留树脂时，优选通过溶剂等除去。接着如图9(B)所示，用切片机将金属板7的开口部70作为划片线进行划片。通过以上的工序可以制造半导体装置。
上述工序制造的半导体装置在例如-55℃～150℃的TCT中，即使经过2000循环后，也不发生布线层4的断线和/或绝缘树脂层2、绝缘树脂层3、绝缘树脂层5等的裂纹。另外，安装后在-25℃～125℃的TCT中，即使经过1000循环后，也不发生金属凸起62的破裂。而且，第2实施方式中，由于在金属板7的划片线附近形成了包括开口部70的沟，因此通过划片难以使金属板7和绝缘树脂层2剥离。
另外，虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。

Claims (5)

1.一种半导体装置，其特征在于，具备：
具有电极衬垫的半导体芯片；
第1绝缘树脂层，其以使上述半导体芯片的具有上述电极衬垫的面的至少一部分露出的方式，将上述半导体芯片埋入；
第2绝缘树脂层，其设置在上述半导体芯片及上述第1绝缘树脂层上，具有使上述电极衬垫的至少一部分露出的第1开口部；
布线层，其具有连接衬垫，以在上述第1开口部中与上述电极衬垫电连接的方式，设置在上述第2绝缘树脂层上；
第3绝缘树脂层，其设置在上述第2绝缘树脂层及上述布线层上，具有使上述连接衬垫的一部分露出的第2开口部和覆盖上述连接衬垫的周缘的被覆部；以及
外部连接端子，其在上述第2开口部中与上述连接衬垫电连接；
上述被覆部的宽度为上述连接衬垫的直径的2.5%以上。
2.根据权利要求1所述的半导体装置，其特征在于，
上述外部连接端子具有：
在上述第2开口部中在上述连接衬垫上设置的基底金属层；和
在上述基底金属层上设置的金属凸起，
上述基底金属层的直径比上述连接衬垫的直径小。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在与上述半导体芯片垂直的方向上，上述连接衬垫与上述电极衬垫不重叠。
4.根据权利要求1或2所述的半导体装置，其特征在于，
上述第3绝缘树脂层的热膨胀系数为25ppm以上且300ppm以下，
上述布线层的热膨胀系数为4ppm以上且25ppm以下。
5.根据权利要求1或2所述的半导体装置，其特征在于，
上述第1绝缘树脂层、上述第2绝缘树脂层及上述第3绝缘树脂层的弹性模量为0.03GPa以上且5GPa以下。
CN201310726397.8A 2013-09-10 2013-12-25 半导体装置 Pending CN104425432A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013187776A JP2015056458A (ja) 2013-09-10 2013-09-10 半導体装置
JP2013-187776 2013-09-10

Publications (1)

Publication Number Publication Date
CN104425432A true CN104425432A (zh) 2015-03-18

Family

ID=52820673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310726397.8A Pending CN104425432A (zh) 2013-09-10 2013-12-25 半导体装置

Country Status (3)

Country Link
JP (1) JP2015056458A (zh)
CN (1) CN104425432A (zh)
TW (1) TW201511203A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
JP5978380B1 (ja) * 2015-12-25 2016-08-24 太陽インキ製造株式会社 半導体用封止材
JP2017199702A (ja) * 2016-04-25 2017-11-02 京セラ株式会社 半導体素子内蔵基板およびその製造方法
JP6199451B2 (ja) * 2016-07-22 2017-09-20 太陽インキ製造株式会社 半導体用封止材
WO2019049899A1 (ja) 2017-09-11 2019-03-14 株式会社ライジングテクノロジーズ 電子回路装置及び電子回路装置の製造方法
KR102073295B1 (ko) * 2018-06-22 2020-02-04 삼성전자주식회사 반도체 패키지
JP7140969B2 (ja) * 2018-10-22 2022-09-22 富士通株式会社 アンテナ一体型増幅器及び通信機
JP2020150224A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
CN112335036A (zh) 2019-05-16 2021-02-05 莱新科技股份有限公司 电子电路装置以及电子电路装置的制造方法
US11476211B2 (en) 2019-12-19 2022-10-18 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624888A (zh) * 2003-12-03 2005-06-08 育霈科技股份有限公司 扩散式晶圆型态封装的结构与其形成方法
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置
US20110108981A1 (en) * 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010092974A (ja) * 2008-10-06 2010-04-22 Fujikura Ltd 半導体装置及びその製造方法、並びに電子装置
JP2011114133A (ja) * 2009-11-26 2011-06-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624888A (zh) * 2003-12-03 2005-06-08 育霈科技股份有限公司 扩散式晶圆型态封装的结构与其形成方法
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置
US20110108981A1 (en) * 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging

Also Published As

Publication number Publication date
JP2015056458A (ja) 2015-03-23
TW201511203A (zh) 2015-03-16

Similar Documents

Publication Publication Date Title
CN104425432A (zh) 半导体装置
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
US7968992B2 (en) Multi-chip package structure and method of fabricating the same
CN102844861B (zh) 对用于裸片翘曲减少的组装的ic封装衬底的tce补偿
JP5837339B2 (ja) 半導体装置の製造方法及び半導体装置
CN107195607B (zh) 一种芯片封装方法及芯片封装结构
KR20080052496A (ko) 금속 커버를 갖는 ｗｌ-ｃｓｐ의 구조 및 공정
KR20150104467A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JPWO2009084301A1 (ja) インターポーザー及びインターポーザーの製造方法
US20170245365A1 (en) Printed wiring board and method for manufacturing the same
JP2007180395A (ja) 半導体装置の製造方法
CN104051353A (zh) 半导体装置
JP2010147096A (ja) 半導体装置及び半導体装置の製造方法
JP2014110337A (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP2010087229A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JPWO2009084300A1 (ja) インターポーザー及びインターポーザーの製造方法
JP2008210912A (ja) 半導体装置及びその製造方法
WO2011136363A1 (ja) 回路装置の製造方法
WO2019007082A1 (zh) 一种芯片封装方法
JP2009272512A (ja) 半導体装置の製造方法
JP2009246174A (ja) 半導体モジュール、半導体モジュールの製造方法、ならびに携帯機器
US20120153507A1 (en) Semiconductor device and method for manufacturing the same
JP2009129982A (ja) 半導体装置及びその製造方法
US8232639B2 (en) Semiconductor-device mounted board and method of manufacturing the same
US7332430B2 (en) Method for improving the mechanical properties of BOC module arrangements

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150318