JP5897486B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 104
- 229920005989 resin Polymers 0.000 claims description 150
- 239000011347 resin Substances 0.000 claims description 150
- 229910052751 metal Inorganic materials 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 49
- 239000010410 layer Substances 0.000 description 104
- 229910000679 solder Inorganic materials 0.000 description 49
- 238000010586 diagram Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 16
- 239000000853 adhesive Substances 0.000 description 13
- 230000001070 adhesive effect Effects 0.000 description 13
- 239000000463 material Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 6
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 229920005992 thermoplastic resin Polymers 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920006122 polyamide resin Polymers 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910007637 SnAg Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QHIWVLPBUQWDMQ-UHFFFAOYSA-N butyl prop-2-enoate;methyl 2-methylprop-2-enoate;prop-2-enoic acid Chemical compound OC(=O)C=C.COC(=O)C(C)=C.CCCCOC(=O)C=C QHIWVLPBUQWDMQ-UHFFFAOYSA-N 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Description
本発明の実施形態は、半導体チップを再配置して再配線を行うファンアウトウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）構造の半導体装置に関する。
従来、半導体チップを支持基板上に再配置し、さらに再配線を行うファンアウトＷＬＣＳＰ構造の半導体装置技術が開示されている。この技術において、下記のような課題があった。
半導体装置では、温度サイクルテスト（ＴＣＴ）を行った場合、再配線層にクラックが生じて断線が生じる場合がある。また、ＴＣＴで再配線層に形成した絶縁樹脂にクラックが発生し、ＴＣＴのサイクルが増えるごとにクラックが進展する。
半導体チップとその外側に形成したモールド樹脂との間を、はんだボールがまたがるように配置した場合、ＴＣＴでボールに応力が発生し、より破断しやすいという課題がある。
パッケージ内の半導体チップ厚が厚くなると、ＴＣＴのときに、コーナーボールにかかる歪が増えて破断やすいという課題がある。
本発明の一つの実施形態は、長期のＴＣＴ寿命を有し信頼性の高い半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、半導体チップと、前記半導体チップの表面が露出するように、前記半導体チップを埋め込む第１の樹脂と、前記半導体チップの表面と同一面上にある前記第１の樹脂面に形成された第２の樹脂と、前記第２の樹脂上に形成され、前記半導体チップに電気的に接続された配線層と、前記配線層上に形成された外部接続端子と、前記第１の樹脂の前記半導体チップが埋め込まれた面と対向する反対側の面に形成された金属板とを有する半導体装置であって、前記第１の樹脂は弾性率が０．５〜５ＧＰａであることを特徴とする。
以下に添付図面を参照して、実施形態にかかる半導体装置及びその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合があり、上下左右の方向を示す語は、図面上の符号を正方向とした場合の下を基準とした相対的な方向を示している。
（第１の実施形態）
図１（ａ）は、第１の実施形態の半導体装置の構成を模式的に示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。この半導体装置は、ファンアウトウエハレベルパッケージ（ＷＬＣＳＰ）構造の半導体装置あって、半導体チップ１を埋め込む第１の樹脂２の弾性率を２．０ＧＰａ、熱膨張率を４５ｐｐｍとしたことを特徴とする。この半導体装置は、半導体チップ１の表面が露出するように、半導体チップ１を埋め込む第１の樹脂２と、この半導体チップ１の表面と同一面上にある第１の樹脂２の表面に形成された第２の樹脂３と、第２の樹脂３上に形成され、半導体チップ１に電気的に接続された再配線層４と、再配線層４上に形成された外部接続端子５とを具備している。そして、第１の樹脂２の半導体チップが埋め込まれた面２Ａと対向する反対側の面２Ｂに形成された金属板７とを有する。第１の樹脂２には、たとえばエポキシ樹脂を用いる。
図１（ａ）は、第１の実施形態の半導体装置の構成を模式的に示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。この半導体装置は、ファンアウトウエハレベルパッケージ（ＷＬＣＳＰ）構造の半導体装置あって、半導体チップ１を埋め込む第１の樹脂２の弾性率を２．０ＧＰａ、熱膨張率を４５ｐｐｍとしたことを特徴とする。この半導体装置は、半導体チップ１の表面が露出するように、半導体チップ１を埋め込む第１の樹脂２と、この半導体チップ１の表面と同一面上にある第１の樹脂２の表面に形成された第２の樹脂３と、第２の樹脂３上に形成され、半導体チップ１に電気的に接続された再配線層４と、再配線層４上に形成された外部接続端子５とを具備している。そして、第１の樹脂２の半導体チップが埋め込まれた面２Ａと対向する反対側の面２Ｂに形成された金属板７とを有する。第１の樹脂２には、たとえばエポキシ樹脂を用いる。
そしてさらに半導体チップ１上に形成された第２の樹脂３は、第１の開口３１を有する第２の樹脂層３２である。第２の樹脂層３２には、たとえばポリイミド樹脂を用いる。そして、この第２の樹脂３上に再配線層４が形成される。再配線層４は半導体チップ１にコンタクトする配線層４１と、この上層を覆い、第２の開口４３を備えた第３の樹脂層４２とを有する。その上層に外部接続端子５が形成されている。外部接続端子５は、第３の樹脂層４２に形成された第２の開口４３を介して配線層４１に接続する下地層（ＵＢＭ）５１と、この下地層５１上に形成されたはんだボール５２とを具備している。第３の樹脂層４２は第３の樹脂３に相当する。本実施形態は、半導体チップ１のエッジよりも外側に外部接続端子５が形成されたいわゆるファンアウトＷＬＣＳＰに、特に有用な半導体装置である。
本実施形態の半導体装置によれば、温度サイクルテスト（ＴＣＴ）を行った場合にも、再配線層４がクラックしてオープンになることはほとんどなくなった。さらに半導体チップ１と外側に形成した第１の樹脂２（モールド樹脂）との間をはんだボール５２がまたがるように配置した場合にも、ＴＣＴではんだボール５２に応力が発生し、破断することもほとんどなかった。またパッケージ内の半導体チップ厚が厚くなった場合にもＴＣＴのときに、コーナーボールにかかる歪が増えて破断することもほとんどなくなった。表１に示すように、第１の樹脂２の弾性率を０．５〜５ＧＰａ、熱膨張係数を３０〜１５０ｐｐｍ、第２及び第３の樹脂層３２，４２の弾性率を０．５〜５ＧＰａとしたとき、実験結果においては再配線層にクラックが入ったり、はんだボールに応力が発生したりすることなく、信頼性の高い半導体装置を得ることが可能となる。
一方、比較例は、表１の左側に示す材料を用いていた。つまり、第１の樹脂２の弾性率を０．１ＧＰａ、熱膨張係数を１７３ｐｐｍ、第２及び第３の樹脂層３２，４２の弾性率を０．１ＧＰａとしていた。この従来の半導体装置に対しＴＣＴを行った場合、再配線層の変形あるいはクラックの発生によりオープン不良が発生していた。またＴＣＴで再配線層形成のために用いた絶縁樹脂である第２及び第３の樹脂層３２，４２にクラックが発生し、ＴＣＴのサイクルが増えるごとにクラックが進展していた。さらに半導体チップ１と外側に形成した第１の樹脂（モールド樹脂）２との間をはんだボール５２がまたがるように配置した場合、ＴＣＴではんだボール５２に応力が発生し、破断していた。またパッケージを構成する第１の樹脂２内の半導体チップ１の厚みが厚くなるとＴＣＴのときに、パッケージコーナーのはんだボール５ｃ（図１（ａ）参照）にかかる歪が増えて破断する場合があった。
次に、図２（ａ）にＣｕ再配線（ＲＤＬ）にかかる応力のシミュレーションを行った結果を示す。縦軸にはＣｕが破断する応力に対する相対値を示す。Ｌａは相対値が１のラインを示す。相対値が１を超えると（領域ＲNG）、Ｃｕが破断することを意味する。相対値が１以下の領域（領域ＲOK）ではＣｕは破断しない。Ｓは比較例（現状）の場合を示す。横軸には第１の樹脂の熱膨張係数をプロットし、第１の樹脂の弾性率を変えた場合をプロットした。Ｃｕが破断する応力よりも小さくするには第１の樹脂の熱膨張係数を１５０ｐｐｍ以下、弾性率を０．５Ｇｐａ以上にする必要がある。図２（ｂ）にはんだボールのＴＣＴ寿命のシミュレーションを行った結果を示す。縦軸には実装基板にファンアウトＷＬＣＳＰを実装したときのＴＣＴ寿命、−２５℃/１２５℃、１０００サイクルに対して１％不良の発生した場合を基準とした場合の相対値を示す。Ｌｂは相対値が１のラインを示す。相対値が１以下の場合（領域ＲNG）、ＴＣＴ寿命が十分でないことを意味する。相対値が１以上の領域（領域ＲOK）ではＴＣＴ寿命が十分である。Ｓは比較例の場合を示す。横軸には第１の樹脂の熱膨張係数をプロットし、第１の樹脂の弾性率を変えた場合をプロットした。ＴＣＴ寿命を満足するには熱膨張係数を３０ｐｐｍ以上、弾性率を５ＧＰａ以下にする必要がある。
次に、図３−１に半導体チップ１のエッジ部分のはんだボール５ｐの変形状況（ｄｅｆｏｒｍａｔｉｏｎ）の変化をみた結果を示す。ここではチップサイズを１辺２．０ｍｍとしたもの、１辺２．３５ｍｍとしたもの、１辺２．５０ｍｍとしたもの、１辺２．６５ｍｍとしたものである。
例えば１行目の真ん中に記載している、チップサイズを１辺２．０ｍｍの正方形としたときの、半導体チップ１のエッジ部分のはんだボール５ｐは、ほとんど変形していない。これは、本実施の形態１の場合であり、第１の樹脂２の弾性率を２ＧＰａ、熱膨張係数を４５ｐｐｍとなっている。これに対し現状である第１の樹脂２の弾性率を０．１ＧＰａ、熱膨張係数を１７０ｐｐｍとした、１行目左の例の場合は半導体チップ１のエッジ部分のはんだボール５ｐが、大きく変形している。また第１の樹脂２の弾性率を２４ＧＰａ、熱膨張係数を８ｐｐｍとした、１行目右の例の場合は半導体チップ１のエッジ部分のはんだボール５ｐはほとんど変形していない。この図では示されていないが、第１の樹脂２の弾性率を２４ＧＰａ、熱膨張係数を８ｐｐｍとした、１行目右の例の場合は、半導体装置自体に反りが生じることがあった。
このように、図３−１の各行に半導体チップ及びはんだボールの変形状況を示すが、半導体チップのチップサイズに応じて、半導体チップ１のエッジ部分とはんだボールとの位置関係が異なる。このように、半導体チップ１のエッジ部分のはんだボール５ｐ（図１（ａ）参照）の歪を求めた結果、第１の樹脂２の弾性率を２ＧＰａ、熱膨張係数を４５ｐｐｍにすることではんだボールの歪は減少することがわかる。
次に、第２及び、第３の樹脂の弾性率を変えた場合の配線層のビアにかかるシェアストレスを求めた結果である。図３−２に示すようにチップ下のコーナーに近い部分におけるはんだボール５ｐのストレスは第２及び、第３の樹脂層３２，４２の弾性率が０．１ＧＰａでは大きいが、３．５ＰＧａでは小さくなることがわかる。これに対し、図３−３に示すようにチップのない領域であるパッケージのコーナーに近い部分のはんだボール５ｃのストレスは第２及び、第３の樹脂層３２，４２の弾性率が０．１ＧＰａ、３．５ＰＧａで、ほぼ同程度であることがわかる。
図３−２に示すようにチップ下のコーナーに近い部分のはんだボール５ｐのストレスが大きい場合、図３−４に一例を示すように、第２及び、第３の樹脂層３２，４２に変形が生じ、配線層４１が下地層５１と非接触となる。その結果、半導体チップに接続される配線層４１がはんだボール５２に対して接続不良を生じてしまう。図３−２及び図３−３中、構造１（２層）とあるのは第２および第３の樹脂層３２，４２が形成されている場合、構造２（３層）とあるのは第２および第３の樹脂層３２，４２の上にさらに配線層および第４の樹脂層が形成されている場合つまり樹脂層が３層となっている場合を示す。
次に、表２に示すようにチップ厚/金属板厚を変化させた場合のはんだボール５２の非線形相当歪み振幅を求めた結果を図４に示す。はんだの接合寿命は非線形相当歪み振幅に反比例するため、非線形相当歪み振幅が小さくなると寿命が長くなる。縦軸ははんだ接合部の非線形相当歪み振幅、横軸はチップ厚/金属板厚を示す。ａはコーナーボールにかかる非線形相当歪み振幅をプロットした結果を示し、ｂはワーストボールにかかる非線形相当歪み振幅をプロットした結果を示す。この結果から、チップ厚/金属板厚を４以下にすることにより、それぞれａとｂの歪み振幅が１０％以下に小さくなり、さらに２以下にすることによりそれぞれａとｂの歪み振幅がさらに７％以下に小さくなり、はんだ接合寿命が長くなる。よってチップ厚/金属板厚を４以下にする、望ましくは２以下にすることにより、はんだ接続寿命が長寿命化を図ることが可能となる。
次に、第１の実施形態の半導体装置の製造工程について図５−１から図５−８を参照しつつ説明する。まず、１２インチの半導体ウエハを用意する。半導体ウエハにはＡｌパッドが１００μｍピッチで形成されている。半導体ウエハの裏面を削り、１００μｍ厚に薄くする。さらにダイシングを行い、個片化する。このようにして出来上がった半導体チップ１をチップマウンターにより第１の支持板Ｓ１上に形成した接着剤層（図示せず）の上に再配置する（図５−１）。なお半導体チップ１は、シリコン基板１０の表面にＳｉＮなどのパッシベーション膜１１が形成されている。さらにパッシベーション上にポリイミドなどの有機膜を形成されていてもよい。ここで第１の支持板Ｓ１としてはＳｉ、ガラス、サファイヤ板、プリント基板、金属板などを用いる。第１の支持板Ｓ１の厚さは０．３〜２ｍｍとする。接着剤としては熱可塑性樹脂、熱硬化性樹脂、ＰＥＴ材料、熱で膨張し剥離可能な樹脂などを用いる。たとえば、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂などを用いる。接着剤は液状でもよいし、シート状の物でもよい。厚さは１０μｍ以上２００μｍ以下のものを用いる。１０μｍよりも薄いと接着性の効果が薄れることと、２００μｍを超えると厚くなりすぎて平坦性が悪化する。
次に、図５−２に示すように、第１の支持板Ｓ１上に第１の樹脂２を塗布する。塗布に際しては、金型を用いたモールド法、印刷マスクを使用した印刷法などが適用可能である。このとき第１の樹脂２の弾性率が０．５ＧＰａ以上５ＧＰａ以下となるようにする。弾性率が０．５ＧＰａ未満では図２（ａ）に示したようにＴＣＴで樹脂にクラックが発生したり、配線層が断線する問題が発生することがある。弾性率が５ＧＰａを超えると図２（ｂ）に示したように実装基板に実装した場合のはんだ接続部のＴＣＴ寿命が悪化したり、反りが大きくなり、流動が困難になったり、その後パッケージにした場合の反りが大きくなり、製品スペックを満足できないという問題が発生する。さらに第１の樹脂の熱膨張係数を３０以上１５０ｐｐｍ以下にするとさらに信頼性が向上する。熱膨張係数が３０ｐｐｍ未満では図２（ｂ）に示したように実装基板に実装した場合のはんだ接続部のＴＣＴ寿命が悪化したり、樹脂にフィラーを多く入れる必要があるため、弾性率が大きくなり、上記に示したように反りが大きくなる問題が発生する。熱膨張係数が１５０ｐｐｍを超えると図２（ａ）に示したようにＴＣＴで樹脂にクラックが発生したり、配線層が断線したりする。第１の樹脂の例としてはエポキシ樹脂、シリコーン樹脂、エポキシ/シリコーン混合樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、フェノール樹脂などの液状のものや、シート状のビルドアップフィルム、シート状のエポキシ樹脂などを使用する。第１の樹脂の厚さは１００μｍから１ｍｍ以内とする。チップ厚にもよるが、第１の樹脂の厚さが１００μｍよりも薄くなるとチップの保護が難しくなる。第１の樹脂の厚さが１ｍｍを超えると樹脂の反りが増大する。
次に、図５−３に示すように、第１の樹脂２の上に金属板６を形成する。金属板６としてはＣｕ，Ｎｉ，Ｆｅ，これらの混合材料たとえば４２アロイなどを用いる。金属板６の厚さは５０μｍ以上５００μｍ以下とする。金属板６はパッケージの反りを抑えるために形成するが、厚さが５０μｍ未満では効果が少なく、５００μｍを超えるとパッケージ厚が厚くなる。金属板６の形成は第１の樹脂２が半硬化のときに金属板６を押し付けて密着させて接着させる。もしくは第１の樹脂２の上にさらに接着剤を塗布して金属板６を貼り付けてもよい。金属板以外に弾性率の高い樹脂、シリコン、ガラスなどを使用してもよい。
次に、図５−４に示すように、第１の支持板Ｓ１から第１の樹脂２を剥離する。剥離は密着性の弱い接着剤を用いた場合は、第１の支持板Ｓ１と第１の樹脂２との間にナイフ状のツールなど差し込みながら剥がす。熱可塑性樹脂を使用した場合は金属板６の面と第１の支持板Ｓ１に熱を印加しながら剥がす。熱で膨張する接着剤を使用した場合は同様に熱を印加することで接着剤を剥離することができる。半導体チップ１の表面が現れるが、樹脂が付着している場合は溶剤などで除去する。
次に、図５−５に示すように、第２の支持板Ｓ２を、接着剤（図示せず）を用いて貼り付ける。第２の支持板Ｓ２としては第１の支持板Ｓ１と同様、Ｓｉ基板、ガラス基板、サファイヤ基板、プリント基板、金属板などを用いる。厚さは０．３から２ｍｍ以下とする。接着剤としては熱可塑性の樹脂、熱硬化性樹脂、ＰＥＴ材料、熱で膨張し剥離する樹脂などを用いる。たとえば、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂などを用いる。接着剤は液状でもよいし、シート状の物でもよい。厚さは１０μｍ以上２００μｍ以下のものを用いる。ただし図５−４の状態で剛性が高い場合は第２の支持体Ｓ２で貼り付けなくてもよい。
次に、第２の樹脂層３２を半導体チップ１上に形成する。第２の樹脂層３２の厚さは２μｍ以上２０μｍ以下とする。樹脂材料としてはポリイミド系、エポキシ系、シリコーン系、エポキシ/シリコーン系、アクリル系、フェノール系、ポリアミド系などを用いる。第２の樹脂層３２の弾性率を０．５ＧＰａ以上５ＧＰａ以下とする。０．５ＧＰａ未満ではＴＣＴで樹脂にクラックが発生したり、配線層が断線したりする。５ＧＰａを超えると樹脂が硬くなり、反りが増大する。第２の樹脂層３２は感光性の材料を用いて半導体チップ１のＡｌパッドに位置あわせして第１の開口３１を形成する。露光現像により、たとえば５０μｍ径の開口を形成する。次に、第２の樹脂層３２の全面に配線層４１となる金属膜を形成する。金属膜はスパッタ法、蒸着法、めっき法などで形成する。金属膜としては、Ｔｉ／Ｃｕなどの材料を用いる。Ｔｉは０．０３〜０．５μｍ厚、Ｃｕは０．１〜１．０μｍ厚形成する。Ｔｉ／Ｃｕ以外の金属としてはＣｒ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｄなどの材料を用いる。
次に、レジストを１０μｍ程度塗布し、開口をあける。たとえばＬ／Ｓ＝５０／５０μｍの開口を形成する。開口部分に電気めっきでＣｕを１〜１５μｍ厚形成する。今回はたとえば５μｍ形成する。レジストを剥離し、シード層のＣｕとＴｉをエッチングする。Ｃｕのエッチング液としては硫酸とＨ2Ｏ2を混合したものを用い、Ｔｉのエッチング液はＨＦやＨ2Ｏ2にＫＯＨを添加したものなどを用いる。Ｃｕの再配線上に第３の樹脂層４２を塗布し、はんだボール用の第２の開口４３を形成する。第３の樹脂層４２は第２の樹脂層３２と同じ樹脂でもよい。第３の樹脂層４２の弾性率を０．５ＧＰａ以上５ＧＰａとする。０．５ＧＰａ未満ではＴＣＴで樹脂にクラックが発生したり、配線層が断線したりする。５ＧＰａを超えると樹脂が硬くなり、反りが増大する。
次に、図５−６に示すように、第３の樹脂層４２の開口部分に下地層（ＵＢＭ）５１を形成する。まず第３の樹脂層４２全面に金属膜を形成する。金属膜はスパッタ法、蒸着法、めっき法などで形成する。金属膜としてはＴｉ／Ｃｕなどの材料を形成する。Ｔｉは０．０３〜０．５μｍ厚、Ｃｕは０．１〜１．０μｍ厚形成する。Ｔｉ／Ｃｕ以外の金属としてはＣｒ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｄなどの材料を用いる。そして次に、レジストを１０μｍ程度塗布し、たとえば４００μｍ径の第２の開口４３をあける。この開口にめっき法によりＣｕ／Ｎｉ／Ａｕなどを形成する。Ｃｕは３μｍ、Ｎｉは２μｍ、Ａｕは０．３μｍを形成する。レジストを剥離し、シード層のＣｕとＴｉをエッチングする。Ｃｕのエッチング液としては硫酸とＨ2Ｏ2を混合したものを用い、Ｔｉのエッチング液はＨＦやＨ2Ｏ2にＫＯＨを添加したものなどを用いる。
なお、本実施形態では、再配線が１層配線の場合を図示したが、２層以上形成してもよい。その場合は第２、第３の樹脂層をさらに繰り返し形成し、再配線層を形成する。また半導体ウエハ上に先に第２の樹脂を形成し、さらに再配線層を形成したものをダイシングして第１の支持板Ｓ１上に形成した接着剤層の上に再配置して同様のプロセスを流してもよい。
次に、下地層５１上にフラックスを塗布後、はんだボール５２を搭載する(図５−７)。はんだボール５２はＳｎＡｇ、ＳｎＡｇＣｕなどのＰｂフリーはんだを用いる。次に、リフロー炉に入れてはんだボールを溶融させ、下地層５１と接合させる。さらにフラックスを溶剤や純水洗浄で除去する。
また、本実施形態では、下地層５１を形成した場合について説明したが、もちろん形成せず第２の開口４３にボールを搭載し、配線層とはんだボールを接合してもよい。
次に、ダイサーを用いて、ダイシングラインＤ．Ｌ．に沿ってパッケージダイシングを行い、個片化することにより、ファンアウトＷＬＣＳＰが完成する（図５−８）。
このようにして作製したファンアウトＷＬＣＳＰに対し−５５℃／１２５℃のＴＣＴを行ったところ、２０００サイクルでも配線層の断線や絶縁層（第１の樹脂から第３の樹脂層）のクラックは発生しなかった。また実装後、−２５／１２５℃のＴＣＴを行ったところ、１０００サイクルでもはんだボールの破断は発生しなかった。
また、本実施形態では外部接続端子としてはんだボールを用いた例について説明したが、ランドタイプの外部接続端子など、他の構造の外部接続端子を持つものにも適用可能である。
（第２の実施形態）
図６は、第２の実施形態の半導体装置の構成を模式的に示す断面図である。第２の実施の形態の半導体装置が、図１（ａ）及び図１（ｂ）に示した第１の実施の形態の半導体装置と異なる点は、金属板６の外縁である。すなわち、金属板６が半導体装置の外縁、すなわち、第１の樹脂２の外縁まで到達し、外縁が一致するようにダイシングされているのに対し、本実施の形態では金属板６の外縁が、第１の樹脂２の外縁よりも内側となっており、裏面を第４の樹脂７で覆われている。他は前記第１の実施の形態と同様であるため、ここでは説明を省略する。つまり、金属板６上に第１の樹脂２が形成され、その第１の樹脂２内に半導体チップ１が埋め込まれている。そして、さらに半導体チップ１上に形成された第２の樹脂層３２上に再配線層が形成され、その上に第３の樹脂層４３が形成され、はんだボール５２が形成された構造である。また金属板６はパッケージサイズよりも５０μｍ〜１ｍｍ程度小さく形成され、金属板面には第４の樹脂層７が形成されている。
図６は、第２の実施形態の半導体装置の構成を模式的に示す断面図である。第２の実施の形態の半導体装置が、図１（ａ）及び図１（ｂ）に示した第１の実施の形態の半導体装置と異なる点は、金属板６の外縁である。すなわち、金属板６が半導体装置の外縁、すなわち、第１の樹脂２の外縁まで到達し、外縁が一致するようにダイシングされているのに対し、本実施の形態では金属板６の外縁が、第１の樹脂２の外縁よりも内側となっており、裏面を第４の樹脂７で覆われている。他は前記第１の実施の形態と同様であるため、ここでは説明を省略する。つまり、金属板６上に第１の樹脂２が形成され、その第１の樹脂２内に半導体チップ１が埋め込まれている。そして、さらに半導体チップ１上に形成された第２の樹脂層３２上に再配線層が形成され、その上に第３の樹脂層４３が形成され、はんだボール５２が形成された構造である。また金属板６はパッケージサイズよりも５０μｍ〜１ｍｍ程度小さく形成され、金属板面には第４の樹脂層７が形成されている。
次に、第２の実施形態の半導体装置の製造工程について図７−１から図７−５を参照しつつ説明する。本実施形態においても、第１の実施形態における図５−６までは、第１の実施の形態と同様に実施するため、ここでは説明を省略する。前記第１の実施形態において図５−６に示すように、第３の樹脂層４２の開口部分に下地層（ＵＢＭ）５１を形成した後、裏面側の第２の支持板Ｓ２を剥離する（図７−１）。剥離は密着性の弱い接着剤を用いた場合は、第２の支持板Ｓ２と第１の樹脂２間にナイフ状のツールなど差し込みながら剥がす。熱可塑性の樹脂を使用した場合は金属板６の面と第２の支持板Ｓ２に熱を印加しながら剥がす。熱で膨張する接着剤を使用した場合は同様に熱を印加することで接着剤を剥離することができる。金属板６の面が現れるが、樹脂が付着している場合は溶剤などで除去する。
次に、金属板６をエッチングする（図７−２）。金属板６にレジスト（図示せず）を形成し、フォトリソグラフィにより露光現像することで格子状の開口を形成する。次に、格子状に開口された部分の金属板６をエッチングする。格子状の開口は１００μｍ〜２ｍｍとする。エッチング後、レジストを剥離する。金属板６はブレードで格子状に除去してもよいし、レーザ描画を用いて格子状に除去してもよい。
次に、金属板６上に第４の樹脂層７を形成する（図７−３）。第４の樹脂層７の形成に際してはスピンコート法を用いてもよいし、印刷法を用いてもよい。第４の樹脂層７は液状でもよいし、フィルム上のものを貼り付けてもよい。なお、第４の樹脂層７は形成しなくてもよい。
次に、第４の樹脂層７面に第３の支持板Ｓ３を接着剤を用いて貼り付ける。下地層５１上にフラックスを塗布後、はんだボール５２を搭載する(図７−４)。はんだボール５２としてはＳｎＡｇ、ＳｎＡｇＣｕなどのＰｂフリーはんだを用いる。次に、リフロー炉に入れてはんだボール５２を溶融させ、下地層５１と接合させる。さらにフラックスを溶剤や純水洗浄で除去する。下地層５１を形成した場合について説明したが、下地層５１を形成せず第３の開口４３にボールを搭載し、配線層４１とはんだボール５２とを接合してもよい。
次に、ダイサーを用いて、金属板６をエッチングで開口した部分をダイシングラインＤ．Ｌとしてダイシングを行い、個片化することにより、ファンアウトＷＬＣＳＰが完成する（図７−５）。
前記第１の実施形態では金属板６と第１の樹脂２を一括でダイシングしているが、ダイシングの影響で金属板６と第１の樹脂２が剥離する可能性がある。第２の実施形態はこの現象を回避するために先に金属板６をエッチングして、あらかじめダイシングラインＤ．Ｌ．近傍に溝を形成しておき第１の樹脂２のみをエッチングするプロセスである。
上述のように作製したファンアウトＷＬＣＳＰを−５５℃／１２５℃のＴＣＴを行ったところ、２０００サイクルでも配線層の断線や樹脂層（第２及び第３の樹脂層）のクラックは発生しなかった。また実装後、−２５／１２５℃のＴＣＴを行ったところ、１０００サイクルでもはんだボールの破断は発生しなかった。ここで第２の樹脂とは第２及び第３の樹脂層を含むものとし、第２の樹脂層又は第３の樹脂層の両者が弾性率０．５〜５ＧＰを維持していればなおよいが、いずれかが、弾性率０．５〜５ＧＰを維持していればよい。
以上説明してきたように、
（１）第１の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなった。なお、第１の樹脂の弾性率のみを、０．５〜５ＧＰａにした場合も有効であった。
（２）第１の樹脂の熱膨張係数を３０〜１５０ｐｐｍにすることでＴＣＴにおいて配線が破断せず、第２及び第３の樹脂層（絶縁層）あるいは第１の樹脂にクラックは発生しなくなった。
（３）第２及び第３の樹脂層を含む、第２の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなった。
（４）第１の樹脂の弾性率を０．５〜５ＧＰａ、熱膨張係数を３０〜１５０ｐｐｍにしてかつ、第２の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなる更なる効果がえられる。
（５）（１）から（４）において、チップ厚/金属板厚の比が４以下にすることで、ＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなる更なる効果がえられる。
（１）第１の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなった。なお、第１の樹脂の弾性率のみを、０．５〜５ＧＰａにした場合も有効であった。
（２）第１の樹脂の熱膨張係数を３０〜１５０ｐｐｍにすることでＴＣＴにおいて配線が破断せず、第２及び第３の樹脂層（絶縁層）あるいは第１の樹脂にクラックは発生しなくなった。
（３）第２及び第３の樹脂層を含む、第２の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなった。
（４）第１の樹脂の弾性率を０．５〜５ＧＰａ、熱膨張係数を３０〜１５０ｐｐｍにしてかつ、第２の樹脂の弾性率を０．５〜５ＧＰａにすることでＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなる更なる効果がえられる。
（５）（１）から（４）において、チップ厚/金属板厚の比が４以下にすることで、ＴＣＴにおいて配線が破断せず、絶縁層にクラックは発生しなくなる更なる効果がえられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体チップ、２ 第１の樹脂、３ 樹脂層、４ 再配線層、５ 外部接続端子、６ 金属板、７ 第４の樹脂層、１０ シリコン基板、１１ パッシベーション膜（絶縁膜）、３１ 第１の開口、３２ 第２の樹脂層、４１ 配線層、４２ 第３の樹脂層、４３ 第２の開口、５１ 下地層、５２ はんだボール、Ｄ．Ｌ．ダイシングライン。
Claims (5)
- 半導体チップと、
前記半導体チップの表面が露出するように、前記半導体チップを埋め込む第１の樹脂と、
前記半導体チップの表面と同一面上にある前記第１の樹脂面に形成された第２の樹脂と、
前記第２の樹脂上に形成され、前記半導体チップに電気的に接続された配線層と、
前記配線層上に形成された外部接続端子と、
前記第１の樹脂の前記半導体チップが埋め込まれた面と対向する反対側の面に形成された金属板とを有する半導体装置であって、
前記第１の樹脂は弾性率が０．５〜５ＧＰａ、熱膨張係数が３０〜１５０ｐｐｍであり、
前記第２の樹脂の弾性率が０．５〜５ＧＰａであり、
前記半導体チップのチップ厚/金属板厚の比が４以下であることを特徴とする半導体装置。 - 半導体チップと、
前記半導体チップの表面が露出するように、前記半導体チップを埋め込む第１の樹脂と、
前記半導体チップの表面と同一面上にある前記第１の樹脂面に形成された第２の樹脂と、
前記第２の樹脂上に形成され、前記半導体チップに電気的に接続された配線層と、
前記配線層上に形成された外部接続端子と、
前記第１の樹脂の前記半導体チップが埋め込まれた面と対向する反対側の面に形成された金属板とを有する半導体装置であって、
前記第１の樹脂は弾性率が０．５〜５ＧＰａであることを特徴とする半導体装置。 - 前記第２の樹脂の弾性率が０．５〜５ＧＰａであることを特徴とする請求項２に記載の半導体装置。
- 前記第１の樹脂の熱膨張係数が３０〜１５０ｐｐｍであることを特徴とする請求項２または３に記載の半導体装置。
- 前記半導体チップのチップ厚/金属板厚の比が４以下であることを特徴とする請求項２から４のいずれか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013051947A JP5897486B2 (ja) | 2013-03-14 | 2013-03-14 | 半導体装置 |
| TW102128726A TWI607541B (zh) | 2013-03-14 | 2013-08-09 | Semiconductor device |
| CN201310349227.2A CN104051353B (zh) | 2013-03-14 | 2013-08-12 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013051947A JP5897486B2 (ja) | 2013-03-14 | 2013-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014179429A JP2014179429A (ja) | 2014-09-25 |
| JP5897486B2 true JP5897486B2 (ja) | 2016-03-30 |
Family
ID=51504022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013051947A Active JP5897486B2 (ja) | 2013-03-14 | 2013-03-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP5897486B2 (ja) |
| CN (1) | CN104051353B (ja) |
| TW (1) | TWI607541B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016084768A1 (ja) * | 2014-11-27 | 2016-06-02 | 国立研究開発法人産業技術総合研究所 | 表面実装型パッケージおよびその製造方法 |
| JP6742593B2 (ja) * | 2015-01-05 | 2020-08-19 | 日本電気硝子株式会社 | 支持ガラス基板の製造方法及び積層体の製造方法 |
| US9576933B1 (en) * | 2016-01-06 | 2017-02-21 | Inotera Memories, Inc. | Fan-out wafer level packaging and manufacturing method thereof |
| CN107403784B (zh) * | 2016-05-19 | 2020-04-24 | 胡川 | 线路板制作方法及结构 |
| TWI801346B (zh) | 2016-08-05 | 2023-05-11 | 日商三菱瓦斯化學股份有限公司 | 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法 |
| JP6540651B2 (ja) * | 2016-10-19 | 2019-07-10 | 株式会社村田製作所 | 半導体装置およびその製造方法 |
| TWI652774B (zh) * | 2017-03-03 | 2019-03-01 | 矽品精密工業股份有限公司 | 電子封裝件之製法 |
| TWI677958B (zh) | 2017-05-19 | 2019-11-21 | 學校法人早稻田大學 | 功率半導體模組裝置及功率半導體模組製造方法 |
| US10651131B2 (en) * | 2018-06-29 | 2020-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Supporting InFO packages to reduce warpage |
| JP7346906B2 (ja) * | 2019-05-17 | 2023-09-20 | 株式会社レゾナック | クラックの発生率を予測する方法、クラックの発生を抑制できる樹脂組成物を選定する方法、及び電子部品の製造方法 |
| JP7051053B2 (ja) * | 2020-07-20 | 2022-04-11 | 日本電気硝子株式会社 | 支持ガラス基板及びそれを用いた積層体 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180686B2 (ja) * | 1996-10-09 | 2001-06-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3384359B2 (ja) * | 1999-05-12 | 2003-03-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2001326304A (ja) * | 2000-05-15 | 2001-11-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3944874B2 (ja) * | 2000-08-24 | 2007-07-18 | 東レ・デュポン株式会社 | ポリイミドフィルム、その製造方法およびこれを基材とした金属配線板 |
| KR101387706B1 (ko) * | 2007-08-17 | 2014-04-23 | 삼성전자주식회사 | 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자 |
| JP2011187473A (ja) * | 2010-03-04 | 2011-09-22 | Nec Corp | 半導体素子内蔵配線基板 |
| KR101678539B1 (ko) * | 2010-07-21 | 2016-11-23 | 삼성전자 주식회사 | 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법 |
| JP2012069734A (ja) * | 2010-09-24 | 2012-04-05 | Toshiba Corp | 半導体装置の製造方法 |
-
2013
- 2013-03-14 JP JP2013051947A patent/JP5897486B2/ja active Active
- 2013-08-09 TW TW102128726A patent/TWI607541B/zh active
- 2013-08-12 CN CN201310349227.2A patent/CN104051353B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051353B (zh) | 2017-08-25 |
| CN104051353A (zh) | 2014-09-17 |
| TW201436152A (zh) | 2014-09-16 |
| TWI607541B (zh) | 2017-12-01 |
| JP2014179429A (ja) | 2014-09-25 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150612 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| RD01 | Notification of change of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
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