JP2004221255A - 半導体装置 - Google Patents
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Abstract
【課題】低コスト、配線レイアウトの自由度拡大、接続時の応力緩和、半田ボール搭載精度向上の４つの課題を解決した半導体装置を提供する。
【解決手段】第１の半導体チップ１上にパッシベーション膜４が形成され、その上面に第１の導電層５が設けられる。第１の導電層のうち導電層５ａは応力緩和層として機能し、導電層５ｂは半田ボール８を受け入れる凹部を形成する機能を発揮する。また、配線部としても機能をする。
【選択図】 図１
【解決手段】第１の半導体チップ１上にパッシベーション膜４が形成され、その上面に第１の導電層５が設けられる。第１の導電層のうち導電層５ａは応力緩和層として機能し、導電層５ｂは半田ボール８を受け入れる凹部を形成する機能を発揮する。また、配線部としても機能をする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、特に積層タイプのベアチップＩＣ製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化に伴い、半導体パッケージの小型化、高密度化の要求が高まっている。特にチップサイズのパッケージに複数個の半導体チップを収納するマルチチップモジュールが大変注目されている。
チップサイズのパッケージに複数個の半導体チップを収納する方法として種々の方法が提案されているが、代表的な方法としては、チップオンチップと称される手法がある。すなわち、第１の半導体チップのパッシベーション膜の最表面上へ再配線及びバンプ電極を形成し、同じくバンプ電極が形成された第２の半導体チップをフリップチップ搭載し、熱圧着若しくは超音波接合により接続するものである。
【０００３】
しかし、上記第１半導体チップと第２半導体チップの接続時に発生する応力により、直下の半導体素子へダメージを与え、特性変動を起こす場合があった。
前記課題に対し、下記の特許文献１によれば、第３図に示す通り、電極直下部分の半導体素子と電極パッド間に、ポリイミドからなる応力緩和層を形成している。より具体的には、半導体基板２１上にＭＯＳ型トランジスタ２２が設けられ、第１層間絶縁膜２３、第２層間絶縁膜２４が形成される。バンプ電極２８が搭載されるパッド電極２７の下部にポリイミドでつくられる応力緩和層２６が設けられ、パッシベーション膜２５で覆われる。
【０００４】
【特許文献】
特開２０００−３３２０４５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、これらは、応力緩和以外の役目を持たない。
また、第１半導体チップ表面側に配線と電極端子を形成し、複数個の第２半導体チップを接続する半導体装置では、接続するデバイスの組み合わせによって配線をまたぐ配線が必要になる。
また、配線上に半田ボールを搭載する場合、配線に凹みがないとずれが生じる恐れがある。
本発明では、応力緩和層として、導電性物質を用い、配線をまたぐ配線と、半田ボール搭載用凹みを一括形成する。これにより、低コスト、配線レイアウトの自由度拡大、接続時の応力緩和、半田ボール搭載精度向上の４つの課題を解決した半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１半導体チップのパッシベーション上へ、第２半導体チップ接続端子部直下及び外部電極搭載部直下には応力緩和パターンを、外部電極搭として半田ボールを搭載する場合には、搭載部直下に、凹みを形成するためのパターンを、その他の部分で配線パターンを、それぞれ導電性物質で一括形成する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。図１は本発明に係る半導体装置の一実施例を示す断面図であり、図２は工程断面図である。
図１において、第１の半導体チップ１上にパッシベーション膜４が形成され、その上面に第１の導電層５が設けられる。第１の導電層のうち導電層５ａは応力緩和層として機能し、導電層５ｂは、半田ボール８を受け入れる凹部を形成する機能を発揮する。また、図２に示す、配線部としても機能をする。
【０００８】
本発明の形態では、図２の工程断面図の（ａ）に示すように第１の半導体チップ１のパッシベーション膜４の最表面上へ、導電物質からなる第１の導電層５ａ、５ｂ、５ｃを形成する。導電層の材料としては、金、銅などの金属材料の他、導電性ポリマー等の樹脂系材料も使用できる。
なお、導電層の形成手法として、公知の技術である、レジスト塗布、露光、現像工程からなる、フォトリソグラフィー技術とメッキ技術とエッチング技術を用いた。
【０００９】
上記技術にて、第２の半導体チップの接続電極部の直下となる部分へは、応力緩和層５ａを形成し、外部電極端子搭載部の直下には、接続部を取り囲む形状にて、２０〜６０μｍのパターン５ｂを形成し、前記５ａ、５ｂに干渉しない領域にて、第１及び第２チップ、若しくは複数個の第２半導体チップを接続するための配線パターン５ｃを形成する。
【００１０】
メッキは、電解メッキによって実施した、この際、バリアメタルスパッタ膜厚は、ＴｉＷが１０００〜５０００Å、Ａｕが１０００〜４０００Åとした。フォトリソグラフィーにおいては、レジスト膜厚５〜１０μｍとした。また、露光工程にて使用するフォトマスク上には、５ａ、５ｂ、５ｃの３種がパターン形成されるように製作されている。すなわち、同一マスク内にパターンニングすることにより、半導体装置上へ一括形成される。その後、メッキ、エッチングを経て、膜厚１〜３μｍの第１の導電層を形成する。
【００１１】
次に、（ｂ）に示すように、絶縁膜６を成膜する。製膜は、スピンコートにより、感光性レジストを塗布し、膜厚は０．５〜２μｍとした。
塗布後の絶縁膜６へ、露光、現像を経て、第２の導電層７への配線接続用のホール１０を形成する（ｃ）。
【００１２】
次に、（ｄ）に示すように、第２導電層７の形成を行う。本導電層は、電極及び配線を形成するものである。
工程は、第１の導電層５と同様に形成を行う。膜厚は、０．５〜２μｍとした。
【００１３】
次に、第２の導電層７にて形成されたパッド上へ、接続電極端子３を介して第２の半導体チップ２を接続する。この際、第１の導電層５ａにて形成された応力緩和層により、接続時の応力は緩和され、半導体素子への影響は無い。
最後に、外部電極となる、半田ボール８を所定パッド上へ搭載する。本工程においても、第１の導電層５ｂにて形成された電極上への凹みにより、容易に高精度なハンダバンプ搭載が可能である（ｅ）。
【００１４】
なお、第１の導電層５ｂにおいて、例えば、形状を円筒形とすれば、次工程にて形成される絶縁膜６及び第２の導電層７は、下地段差形状をなぞって形成されるため、円筒形パターン上部の第２の導電層７には凹み９が形成される。すなわち半田ボール搭載部には、この凹み９へ半田ボールが入り込むため、高精度な位置決めが可能となる。
【００１５】
なお、第１及び第２の導電層の形成手法としては、前記、フォトリソグラフィーとメッキとエッチングの他、スクリーン印刷、インクジェットといった手法でも可能である。
【００１６】
また、絶縁膜６の成膜手法としては、スピンコートの他、ＣＶＤによる成膜でも良く、使用材料により、選択する必要がある。絶縁材料としては、感光性レジスト、感光性ＰＩＱ、ＳＯＧ、ＳｉＮ膜がある。
また、第２の導電層７の形成時、絶縁膜６を介して、第１の導電層５をまたぐ配線も可能であり、配線レイアウトの自由度も広がる。
また、第２半導体チップ直下に形成した応力緩和層の段差により、第１半導体チップと第２半導体チップとの間には、隙間１１が確保できるため、フェイスツーフェイスの形で接続する本発明に係る半導体装置の場合、表面に形成された配線同士の接触を防止できる。
【００１７】
【発明の効果】
本発明は、第１の導電層により、応力緩和層、凹み、配線が一括形成できるため、処理工程を増やす事無く、高信頼性の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置の断面図である
【図２】本発明の一実施例である半導体装置の製造工程断面図である
【図３】本発明の従来例の断面図である
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 接続電極端子
４ パッシベーション膜
５ａ 第１の導電層 応力緩和層
５ｂ 第１の導電層 凹み形成
５ｃ 第１の導電層 配線部
６ 絶縁膜
７ 第２の導電層
８ 半田ボール
９ 凹み
１０ ホール
１１ 隙間
２１ 半導体基板
２２ ＭＯＳトランジスタ
２３ 第１層間絶縁膜
２４ 第２層間絶縁膜
２５ パッシベーション膜
２６ 応力緩和層
２７ パッド電極
２８ バンプ電極
【発明の属する技術分野】
本発明は、半導体素子に関し、特に積層タイプのベアチップＩＣ製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化に伴い、半導体パッケージの小型化、高密度化の要求が高まっている。特にチップサイズのパッケージに複数個の半導体チップを収納するマルチチップモジュールが大変注目されている。
チップサイズのパッケージに複数個の半導体チップを収納する方法として種々の方法が提案されているが、代表的な方法としては、チップオンチップと称される手法がある。すなわち、第１の半導体チップのパッシベーション膜の最表面上へ再配線及びバンプ電極を形成し、同じくバンプ電極が形成された第２の半導体チップをフリップチップ搭載し、熱圧着若しくは超音波接合により接続するものである。
【０００３】
しかし、上記第１半導体チップと第２半導体チップの接続時に発生する応力により、直下の半導体素子へダメージを与え、特性変動を起こす場合があった。
前記課題に対し、下記の特許文献１によれば、第３図に示す通り、電極直下部分の半導体素子と電極パッド間に、ポリイミドからなる応力緩和層を形成している。より具体的には、半導体基板２１上にＭＯＳ型トランジスタ２２が設けられ、第１層間絶縁膜２３、第２層間絶縁膜２４が形成される。バンプ電極２８が搭載されるパッド電極２７の下部にポリイミドでつくられる応力緩和層２６が設けられ、パッシベーション膜２５で覆われる。
【０００４】
【特許文献】
特開２０００−３３２０４５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、これらは、応力緩和以外の役目を持たない。
また、第１半導体チップ表面側に配線と電極端子を形成し、複数個の第２半導体チップを接続する半導体装置では、接続するデバイスの組み合わせによって配線をまたぐ配線が必要になる。
また、配線上に半田ボールを搭載する場合、配線に凹みがないとずれが生じる恐れがある。
本発明では、応力緩和層として、導電性物質を用い、配線をまたぐ配線と、半田ボール搭載用凹みを一括形成する。これにより、低コスト、配線レイアウトの自由度拡大、接続時の応力緩和、半田ボール搭載精度向上の４つの課題を解決した半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１半導体チップのパッシベーション上へ、第２半導体チップ接続端子部直下及び外部電極搭載部直下には応力緩和パターンを、外部電極搭として半田ボールを搭載する場合には、搭載部直下に、凹みを形成するためのパターンを、その他の部分で配線パターンを、それぞれ導電性物質で一括形成する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。図１は本発明に係る半導体装置の一実施例を示す断面図であり、図２は工程断面図である。
図１において、第１の半導体チップ１上にパッシベーション膜４が形成され、その上面に第１の導電層５が設けられる。第１の導電層のうち導電層５ａは応力緩和層として機能し、導電層５ｂは、半田ボール８を受け入れる凹部を形成する機能を発揮する。また、図２に示す、配線部としても機能をする。
【０００８】
本発明の形態では、図２の工程断面図の（ａ）に示すように第１の半導体チップ１のパッシベーション膜４の最表面上へ、導電物質からなる第１の導電層５ａ、５ｂ、５ｃを形成する。導電層の材料としては、金、銅などの金属材料の他、導電性ポリマー等の樹脂系材料も使用できる。
なお、導電層の形成手法として、公知の技術である、レジスト塗布、露光、現像工程からなる、フォトリソグラフィー技術とメッキ技術とエッチング技術を用いた。
【０００９】
上記技術にて、第２の半導体チップの接続電極部の直下となる部分へは、応力緩和層５ａを形成し、外部電極端子搭載部の直下には、接続部を取り囲む形状にて、２０〜６０μｍのパターン５ｂを形成し、前記５ａ、５ｂに干渉しない領域にて、第１及び第２チップ、若しくは複数個の第２半導体チップを接続するための配線パターン５ｃを形成する。
【００１０】
メッキは、電解メッキによって実施した、この際、バリアメタルスパッタ膜厚は、ＴｉＷが１０００〜５０００Å、Ａｕが１０００〜４０００Åとした。フォトリソグラフィーにおいては、レジスト膜厚５〜１０μｍとした。また、露光工程にて使用するフォトマスク上には、５ａ、５ｂ、５ｃの３種がパターン形成されるように製作されている。すなわち、同一マスク内にパターンニングすることにより、半導体装置上へ一括形成される。その後、メッキ、エッチングを経て、膜厚１〜３μｍの第１の導電層を形成する。
【００１１】
次に、（ｂ）に示すように、絶縁膜６を成膜する。製膜は、スピンコートにより、感光性レジストを塗布し、膜厚は０．５〜２μｍとした。
塗布後の絶縁膜６へ、露光、現像を経て、第２の導電層７への配線接続用のホール１０を形成する（ｃ）。
【００１２】
次に、（ｄ）に示すように、第２導電層７の形成を行う。本導電層は、電極及び配線を形成するものである。
工程は、第１の導電層５と同様に形成を行う。膜厚は、０．５〜２μｍとした。
【００１３】
次に、第２の導電層７にて形成されたパッド上へ、接続電極端子３を介して第２の半導体チップ２を接続する。この際、第１の導電層５ａにて形成された応力緩和層により、接続時の応力は緩和され、半導体素子への影響は無い。
最後に、外部電極となる、半田ボール８を所定パッド上へ搭載する。本工程においても、第１の導電層５ｂにて形成された電極上への凹みにより、容易に高精度なハンダバンプ搭載が可能である（ｅ）。
【００１４】
なお、第１の導電層５ｂにおいて、例えば、形状を円筒形とすれば、次工程にて形成される絶縁膜６及び第２の導電層７は、下地段差形状をなぞって形成されるため、円筒形パターン上部の第２の導電層７には凹み９が形成される。すなわち半田ボール搭載部には、この凹み９へ半田ボールが入り込むため、高精度な位置決めが可能となる。
【００１５】
なお、第１及び第２の導電層の形成手法としては、前記、フォトリソグラフィーとメッキとエッチングの他、スクリーン印刷、インクジェットといった手法でも可能である。
【００１６】
また、絶縁膜６の成膜手法としては、スピンコートの他、ＣＶＤによる成膜でも良く、使用材料により、選択する必要がある。絶縁材料としては、感光性レジスト、感光性ＰＩＱ、ＳＯＧ、ＳｉＮ膜がある。
また、第２の導電層７の形成時、絶縁膜６を介して、第１の導電層５をまたぐ配線も可能であり、配線レイアウトの自由度も広がる。
また、第２半導体チップ直下に形成した応力緩和層の段差により、第１半導体チップと第２半導体チップとの間には、隙間１１が確保できるため、フェイスツーフェイスの形で接続する本発明に係る半導体装置の場合、表面に形成された配線同士の接触を防止できる。
【００１７】
【発明の効果】
本発明は、第１の導電層により、応力緩和層、凹み、配線が一括形成できるため、処理工程を増やす事無く、高信頼性の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置の断面図である
【図２】本発明の一実施例である半導体装置の製造工程断面図である
【図３】本発明の従来例の断面図である
【符号の説明】
１ 第１半導体チップ
２ 第２半導体チップ
３ 接続電極端子
４ パッシベーション膜
５ａ 第１の導電層 応力緩和層
５ｂ 第１の導電層 凹み形成
５ｃ 第１の導電層 配線部
６ 絶縁膜
７ 第２の導電層
８ 半田ボール
９ 凹み
１０ ホール
１１ 隙間
２１ 半導体基板
２２ ＭＯＳトランジスタ
２３ 第１層間絶縁膜
２４ 第２層間絶縁膜
２５ パッシベーション膜
２６ 応力緩和層
２７ パッド電極
２８ バンプ電極
Claims (7)
- 第１半導体チップの表面側に複数個の第２半導体チップがそれぞれの電極端子を介して接続された半導体装置であって、第１および第２半導体チップ、若しくは複数個の第２半導体チップ同士を接続し、外部基板と接続する半田ボール若しくはワイヤー接続するための配線と電極端子が、前記第１および第２の半導体チップのパッシベーション膜の最表面に形成されてなる半導体装置において、前記半導体素子の電極とパッシベーション膜との間に、導電性物質によって、応力緩和層と配線と凹みを介在させた事を特徴とする半導体装置。
- 応力緩和層及び電極配線からなる、下地の段差を一括して形成する請求項１記載の半導体装置。
- 第１の半導体チップのパッシベーション膜の表面に、第１の導電膜を形成してフォトリソグラフィ―により所定のパターンを形成する工程と、
絶縁膜を形成し第１の導電膜の配線上にコンタクトホールを形成する工程と、
全面に第２導電膜を形成し、フォトリソグラフィーにより前記第１の導電膜の配線部を形成する工程と、所定の部分にバンプを形成する工程と、
前記第１の半導体チップ上に第２の半導体チップを前記バンプ接合する半導体装置の製造方法。 - 前記第１の導電膜をフォトリソグラフィ―により形成される、所定のパターンとは第１の導電膜よりなる応力緩和層と配線部とハンダバンプ形成部を規定する凹み部を形成する請求項３の半導体装置の製造方法。
- 前記第１の導電膜が、Ａｕ、Ｉｎ、Ｃｕ、Ａｇのいずれか、又は、その合金を用いることを特徴とする請求項３の半導体装置の製造方法。
- 前記第２の導電層が、Ａｕ、Ｉｎ、Ｃｕ、Ａｇのいずれか、又は、その合金を用いることを特徴とする請求項３の半導体装置の製造方法。
- 前記絶縁膜が、感光性ポリイミドを用いることを特徴とする請求項３の半導体装置の製造方法。
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|---|---|---|---|
| JP2003005947A JP4067412B2 (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005947A JP4067412B2 (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及び半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JP2004221255A true JP2004221255A (ja) | 2004-08-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003005947A Expired - Fee Related JP4067412B2 (ja) | 2003-01-14 | 2003-01-14 | 半導体装置及び半導体装置の製造方法 |
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2003
- 2003-01-14 JP JP2003005947A patent/JP4067412B2/ja not_active Expired - Fee Related
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| JP4067412B2 (ja) | 2008-03-26 |
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