KR20070037826A - 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지 - Google Patents

차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지 Download PDF

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KR20070037826A
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Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것으로, 종래의 재배선층은 제 1 및 제 2 절연층에 의해 둘러싸여 있기는 하지만 차폐되지 않고 개방된 형태를 갖기 때문에, 이엠아이 노이즈(EMI noise) 특성이 떨어지고, 고속 입출력 단자로 사용되는 칩 패드에 연결된 재배선층들이 서로 인접하게 형성될 경우 신호 간섭에 따른 노이즈로 인해서 신호 전달 특성이 떨어지는 문제점을 안고 있다.
본 발명은 상기한 문제를 해결하기 위해서, 신호 전달 통로인 재배선층이 접지된 차폐 금속관에 둘러싸여 있고, 차폐 금속관의 내부는 절연층으로 충전된 구조를 갖는 일종의 동축선(coaxial line) 형태를 갖는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지를 제공한다. 본 발명에 따르면 재배선층이 차폐 금속관에 의해 차폐되기 때문에, 이엠아이 노이즈 특성 및 신호 전달 특성을 향상시킬 수 있다.
이엠아이(EMI), 노이즈, 웨이퍼 레벨, 칩 스케일 패키지, 고속

Description

차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지{Wafer Level Chip Scale Package comprising shielded redistribution layer}
도 1은 종래기술에 따른 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지를 보여주는 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 본 발명의 실시예에 따른 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지를 보여주는 평면도이다.
도 4는 도 3의 4-4선 단면도이다.
도 5는 도 3의 5-5선 단면도이다.
도 6a 내지 도 6e는 웨이퍼의 활성면에 재배선층을 차폐하는 차폐 금속관을 형성하는 단계를 보여주는 단면도들이다.
도 7a 내지 도 7c 본 발명의 다른 실시예에 따른 재배선층을 차폐하는 차폐 금속관을 보여주는 단면도들이다.
* 도면의 주요 부분에 대한 설명 *
112 : 반도체 칩 114 : 보호층
120 : 제 1 절연층 121 : 제 1-1 절연층
122 : 제 1-2 절연층 130 : 제 1 금속 기저층
150 : 재배선층 160 : 제 2 절연층
161 : 제 2-1 절연층 162 : 제 2-2 절연층
170 : 제 2 금속 기저층 172 : 범프 패드
180 : 솔더 범프 190 : 차폐 금속관
191 : 제 1 차폐 금속층 192 : 개방부
193 : 제 2 차폐 금속층 200 : 칩 스케일 패키지
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨에서 재배선 공정으로 형성된 재배선층이 차폐된 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.
반도체 집적회로 소자의 고밀도화, 초집적화 추세에 따라, 반도체 칩의 크기는 갈수록 축소되고 있으며, 칩 패드(chip pad)의 피치(pitch) 또한 더욱 미세해지고 있다. 반도체 칩은 칩 패드를 통하여 외부의 다른 요소와 전기적으로 접속되는데, 이 접속 경로를 제공하기 위하여 일반적으로 와이어 본딩(wire bonding) 기술이 사용된다. 그러나, 미세 패드 피치에서는 기존의 와이어 본딩 기술을 적용하기가 곤란하다. 미세한 패드 피치로 인하여 와이어 늘어짐(sagging)이나 와이어 단락(short) 등의 문제가 발생할 수 있기 때문이다. 더욱이, 초고속 및 고성능 반도체 제품의 필요에 따라 입출력 패드의 수는 점점 증가하는 반면, 인덕턴스 특성은 보다 낮은 값이 요구되고 있기 때문에, 기존의 와이어 본딩 기술은 한계에 이르게 되었다. 따라서, 이에 대한 대안으로서 새로운 조립기술인 플립 칩(flip chip) 또는 칩 직접 실장(DCA; direct chip attach) 기술 등이 대두되고 있다.
잘 알려져 있는 바와 같이, 플립 칩 기술은 칩 패드에 직접 솔더 범프(solder bump)를 형성하거나 칩 패드에서 재배선된 재배선층의 범프 패드에 솔더 범프를 형성하고 그 솔더 범프를 통하여 반도체 칩을 바로 기판에 실장하는 방법을 말한다. 한편 웨이퍼 레벨에서 제조된 솔더 범프가 형성된 반도체 칩을 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)라고도 한다.
이 플립 칩 기술에서 가장 중요한 공정은 솔더 범프를 형성하기 위한 재배선층의 형성 공정과 솔더 범프 형성 공정이다. 일반적으로 재배선층은 증착(evaporation) 또는 전해도금(electroplating)에 의하여 형성되는데, 증착 방법은 비교적 공정이 간단한 반면, 패드 피치가 줄어들 경우 적용하는데 한계가 있다. 따라서, 현재의 추세는 전해도금에 의하여 재배선층을 형성하는 것이다. 전술된 바와 같은 이유로 솔더 범프 또한 전해도금으로 형성한다.
종래기술에 따른 재배선층(50)을 갖는 웨이퍼 레벨 칩 스케일 패키지(100)는, 도 1 및 도 2에 도시된 바와 같이, 반도체 칩(12)의 칩 패드(13)에서 재배선된 재배선층(50)의 말단에 솔더 범프(80)가 형성된 구조를 갖는다. 반도체 칩(12)에는 칩 패드(13)가 형성되고, 칩 패드(13)를 제외한 나머지 칩 표면에 보호층(14)과 제 1 절연층(20)이 형성된다. 제 1 금속 기저층(30)은 칩 패드(13), 보호층(14), 제 1 절연층(20) 전면에 걸쳐 형성되며, 다층구조를 이룬다. 칩 패드(13)를 포함 한 제 1 절연층(20)의 상부에는 재배선층(50)이 형성되어 있다. 재배선층(50)을 보호하는 제 2 절연층(60)이 제 1 절연층(20)의 상부에 형성되어 있다. 그리고 제 2 절연층의 접속 구멍(62)으로 노출된 범프 패드(72)에 솔더 범프(80)가 형성되어 있다. 이때 접속 구멍(62)에 노출된 범프 패드(74)와 접속 구멍(62) 주위의 제 2 절연층(60) 상부에는 제 2 금속 기저층(70)이 형성되어 있다.
이와 같이 재배선층(50)이 제 1 및 제 2 절연층(20, 60)에 의해 둘러싸여 있기는 하지만, 차폐되지 않고 개방되어 있기 때문에, 이엠아이 노이즈(EMI noise) 특성이 떨어진다.
그리고 고속 입출력 단자로 사용되는 칩 패드(13)에 연결된 재배선층들(50)이 서로 인접하게 형성될 경우, 신호 간섭에 따른 노이즈로 인해서 신호 전달 특성이 떨어진다.
따라서, 본 발명의 제 1 목적은 재배선층의 이엠아이 노이즈 특성을 개선할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 인접하는 재배선층들 사이의 신호 간섭에 따른 노이즈 특성을 개선할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 활성면에 칩 패드들이 형성된 반도체 칩과, 칩 패드를 제외한 활성면에 형성된 복수의 제 1 절연층과, 칩 패드를 포함한 제 1 절연층 위에 형성된 재배선층과, 재배선층의 일부 영역을 제외한 활성면 을 덮는 복수의 제 2 절연층과, 제 2 절연층의 개방된 영역에 형성된 외부접속단자를 포함하며, 제 1 및 제 2 절연층 내에 형성되어 재배선층을 둘러싸며 접지되어 있는 차폐 금속관을 포함하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지를 제공한다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지에 있어서, 차폐 금속관은 칩 패드와 외부접속단자가 형성된 재배선층 부분에서 이격된 제 1 절연층 상부면에 형성된 재배선층 부분을 둘러싸도록 형성될 수 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지에 있어서, 차폐 금속관은 단면이 다각형 또는 타원형으로 형성될 수 있으며, 바람직하게는 사각형, 육각형 또는 타원형으로 형성될 수 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지에 있어서, 차폐 금속관은 재배선층 아래의 제 1 절연층 내에 형성된 제 1 차폐 금속층과, 재배선층을 포함하도록 제 2 절연층 내에 형성되어 제 1 차폐 금속층과 연결되어 관을 형성하는 제 2 차폐 금속층을 포함할 수 있다.
이때 제 1 절연층은 칩 패드를 제외한 활성면에 일정 두께로 형성되며 제 1 차폐 금속층이 형성되는 제 1-1 절연층과, 제 1 차폐 금속층을 덮도록 제 1-1 절연층 위에 일정 두께로 형성되며 상부면에 재배선층이 형성되는 제 1-2 절연층을 포함할 수 있다.
그리고 제 2 절연층은 재배선층을 덮도록 제 1-2 절연층 위에 일정 두께로 형성되며 상부면에 제 2 차폐 금속층이 형성되는 제 2-1 절연층과, 제 2 차폐 금속 층을 덮도록 제 1-2 절연층 위에 일정 두께로 형성되는 제 2-2 절연층을 포함할 수 있다. 여기서 제 2 차폐 금속층은 제 1-2 절연층 및 제 2-1 절연층을 개방하여 제 1 차폐 금속층의 가장자리 부분을 개방하는 개방부에 충전되어 제 1 차폐 금속층과 전기적으로 연결된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 차폐된 재배선층(150)을 갖는 웨이퍼 레벨 칩 스케일 패키지(200)를 보여주는 평면도이다. 도 4는 도 3의 4-4선 단면도이다. 그리고 도 5는 도 3의 5-5선 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 실시예에 따른 재배선 공정으로 제조된 웨이퍼 레벨 칩 스케일 패키지(200)는 활성면에 형성된 재배선층(150)이 차폐 금속관(190)에 둘러싸여 차폐된 구조를 갖는다. 도시되지는 않았지만 차폐 금속관(190)은 전기적으로 접지되어 있다.
즉 신호 전달 통로인 재배선층(150)은 접지된 차폐 금속관(190)에 둘러싸여 있고, 차폐 금속관(190)의 내부는 절연층(122, 161)으로 충전된 구조를 갖는 일종의 동축선(Coaxial line) 형태를 갖기 때문에, 재배선층(150)의 이엠아이 노이즈 특성을 개선할 수 있다. 또한 인접하는 재배선층(150)들 사이의 신호 간섭에 따른 노이즈 특성도 개선할 수 있다.
구체적으로 설명하면, 반도체 칩(112)은 활성면의 가장자리 둘레에 칩 패드 (113)가 형성되고, 칩 패드(113)를 제외한 나머지 칩 표면에 보호층(114)과 제 1 절연층(120)이 형성된다. 칩 패드(113)는 알루미늄(Al)과 같은 금속으로 이루어지며, 산화막 또는 질화막이 보호층(114)을 형성한다는 것도 잘 알려진 사실이다.
제 1 절연층(120)은 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리벤즈옥사졸(polybenzoxazole; PBO), 에폭시(epoxy) 등과 같은 중합체 물질(polymer)로 이루어지며, 응력 완충과 전기 절연의 기능을 한다. 제 1 절연층(120)은 통상적인 스핀 코팅(spin coating) 방법 등에 의하여 형성될 수 있다. 제 1 절연층(120)으로부터 칩 패드(113)를 노출시키는 방법은 통상적인 사진 공정을 사용한다.
제 1 금속 기저층(130)은 칩 패드들(113)을 포함한 제 1 절연층(120)을 덮도록 형성된다. 제 1 금속 기저층(130)은 외부로 노출된 칩 패드(113), 보호층(114), 제 1 절연층(120) 전면에 걸쳐 형성되며, 스퍼터링(sputtering)과 이베포레이션(evaporation)과 같은 일반적인 박막 증착 방법이 사용된다. 제 1 금속 기저층(130)은 티타늄층과 구리층으로 구성된 다층구조를 갖는다. 제 1 금속 기저층(130)은 제 1 절연층(120)과의 밀착성이 우수하고 이후에 형성할 재배선층과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 제 1 절연층(120)에 대한 밀착성이 우수한 소재로는 티타늄(Ti)이나 크롬(Cr) 등을 들 수 있고, 용접에 대한 젖음성이 우수한 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 따라서 제 1 금속 기저층(130)으로는 Ti/Cu를 비롯하여 Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다. 제 1 금속 기저층(130)은 재배선층을 도금할 때 도금 전극으로도 사용된다.
재배선층(150)이 칩 패드(113)를 포함한 제 1 절연층(120)의 상부면에 형성되며, 전해도금으로 형성된다. 즉 재배선층(150)은 제 1 금속 기저층(130)을 전극으로 사용하여 전해도금으로 제 1 금속 기저층(130) 위에 형성된다. 재배선층(150)으로는 구리 도금층이 사용될 수 있다. 그 외 재배선층(150)으로는 용접에 대한 젖음성이 우수한 단일 금속 또는 합금 소재로부터 선택하는 것이 바람직하다. 예컨대, 재배선층(150)의 소재로는 은, 금, 동, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다.
재배선층(150)을 보호하는 제 2 절연층(160)이 제 1 절연층(120)의 상부에 형성되어 있다. 제 2 절연층(160)에는 범프 패드로 형성될 재배선층(150)의 일부가 노출되게 접속 구멍(162)이 형성된다. 제 2 절연층(160)은 제 1 절연층(160)을 형성하는 공정과 동일한 방법으로 형성될 수 있다.
그리고 제 2 절연층의 접속 구멍(162)으로 노출된 범프 패드(172)에 반구형의 솔더 범프(180)가 형성되어 있다. 이때 접속 구멍(162)에 노출된 범프 패드(174)와 접속 구멍(162) 주위의 제 2 절연층(160) 상부에는 제 2 금속 기저층(170)이 형성되어 있다.
특히 본 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)는 차폐 금속관(190)이 제 1 및 제 2 절연층(120, 160)에 형성되어 재배선층(150)을 둘러싸며 접지되어 있다. 차폐 금속관(190)은 칩 패드(113)와 솔더 범프(180)가 형성된 재배 선층(150) 부분에서 이격된 제 1 절연층(120) 상부면에 형성된 재배선층(150) 부분을 둘러싸도록 형성된다.
차폐 금속관(190)은 재배선층(150) 아래의 제 1 절연층(120) 내에 형성된 제 1 차폐 금속층(191)과, 재배선층(150)을 포함하도록 제 2 절연층(160) 내에 형성되어 제 1 차폐 금속층(191)과 연결되어 관을 형성하는 제 2 차폐 금속층(193)을 포함한다.
이때 제 1 절연층(120)은 칩 패드(113)를 제외한 활성면에 일정 두께로 형성되며, 제 1 차폐 금속층(191)이 형성되는 제 1-1 절연층(121)과, 제 1 차폐 금속층(191)을 덮도록 제 1-1 절연층(121) 위에 일정 두께로 형성되며 상부면에 재배선층(150)이 형성되는 제 1-2 절연층(122)을 포함한다.
그리고 제 2 절연층(160)은 재배선층(150)을 덮도록 제 1-2 절연층(122) 위에 일정 두께로 형성되며 상부면에 제 2 차폐 금속층(193)이 형성되는 제 2-1 절연층(161)과, 제 2 차폐 금속층(193)을 덮도록 제 2-1 절연층(161) 위에 일정 두께로 형성되는 제 2-2 절연층(162)을 포함한다. 제 2 차폐 금속층(193)은 제 1-2 절연층(122) 및 제 2-1 절연층(161)을 개방하여 제 1 차폐 금속층(191)의 가장자리 부분을 개방하는 개방부(192)에 충전되어 제 1 차폐 금속층(191)과 전기적으로 연결되며 관 형태를 이룬다.
본 실시예에서는 차폐 금속관(190)의 단면이 사각형인 경우를 예시하였지만, 도 7b에 도시된 바와 같이 육각형 또는 도 7c에 도시된 바와 같이 타원형 형태의 차폐 금속관(390, 490)으로 구현될 수 있다. 그리고 본 실시예에서는 차폐 금속관 (190)의 안쪽에 하나의 재배선층(150)이 배치된 예를 개시하였지만, 도 7a에 도시된 바와 같이, 차폐 금속관(190) 내에 두 개의 재배선층(250)이 일정 간격을 두고 배치될 수 있다.
이와 같은 차폐 금속관(190)을 형성하는 방법의 일 예를 도 6a 내지 도 6e를 참조하면 설명하면 다음과 같다. 여기서 동일한 도면부호는 동일한 구성요소를 나타낸다.
먼저 웨이퍼 레벨 칩 스케일 패키지 제조 공정 중 차폐 금속관을 형성하는 단계는 웨이퍼를 준비하는 단계로부터 출발한다. 도면에는 웨이퍼의 반도체 칩(112)의 극히 일부분만을 나타내었다.
도 6a에 도시된 바와 같이, 보호층(114) 위에 일정 두께로 제 1-1 절연층(121)을 형성하는 단계가 진행된다. 이때 사진 공정 및 식각 공정을 통하여 재배선층이 형성된 부분을 포함하는 크기로 홈을 형성한 이후에 일반적인 박막 증착 방법을 이용하여 제 1 차폐 금속층(191)을 형성한다.
다음으로 도 6b에 도시된 바와 같이, 제 1 차폐 금속층(191)을 덮도록 제 1-1 절연층(121) 위에 일정 두께로 제 1-2 절연층(122)을 형성한다. 그리고 제 1 차폐 금속층(191) 위의 제 1-2 절연층(122) 위에 재배선층(150)을 형성한다. 이때 재배선층(150)의 폭은 제 1 차폐 금속층(191)의 폭보다는 작게 형성된다.
다음으로 도 6c에 도시된 바와 같이, 재배선층(150)을 덮도록 제 1-2 절연층(122) 위에 일정 두께로 제 2-1 절연층(161)을 형성한다. 그리고 재배선층(150)을 따라서 제 1 차폐 금속층(191)의 가장자리 부분이 노출되게 개방부(192)를 형성한 다. 개방부(192)는 제 1-2 절연층(122) 및 제 2-1 절연층(161)에 대한 사진 공정 및 식각 공정으로 형성할 수 있다.
다음으로 도 6d에 도시된 바와 같이, 개방부(192)를 포함한 제 2-1 절연층(161)을 덮는 제 2 차폐 금속층(193)을 형성하는 단계가 진행된다. 제 2 차폐 금속층(193)은 개방부(192)에 충전되어 제 1 차폐 금속층(191)에 접합된다. 제 2 차폐 금속층(193)은 제 1 차폐 금속층(191)을 형성하는 방법과 동일한 방법으로 형성될 수 있다.
마지막으로 도 6e에 도시된 바와 같이, 개방부(192) 외측의 제 2 차폐 금속층 부분을 제거함으로써 재배선층(150)을 둘러싸는 차폐 금속관(190)을 형성할 수 있다.
이 후에 도 5에 도시된 바와 같이, 제 2 차폐 금속층(193)을 덮도록 제 2-1 절연층(161) 위에 일정 두께로 2-2 절연층(162)을 형성하는 공정이 진행된다.
그리고 제 2 금속 기저층을 형성하는 공정 및 솔더 범프를 형성하는 공정은 종래와 동일하게 진행함으로써, 웨이퍼 레벨 칩 스케일 패키지를 제조할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 신호 전달 통로인 재배선층이 차폐 금속관에 둘러싸여 있고, 차폐 금속관의 내부는 절연층으로 충전된 구조를 갖는 일종의 동축선(Coaxial line) 형태를 갖기 때문에, 재배선층의 이엠아이 노이즈 특성을 개선할 수 있다.
또한 인접하는 재배선층들 사이의 신호 간섭에 따른 노이즈 특성도 개선할 수 있다.

Claims (7)

  1. 활성면에 칩 패드들이 형성된 반도체 칩과;
    상기 칩 패드를 제외한 상기 활성면에 형성된 복수의 제 1 절연층과;
    상기 칩 패드를 포함한 상기 제 1 절연층 위에 형성된 재배선층과;
    상기 재배선층의 일부 영역을 제외한 상기 활성면을 덮는 복수의 제 2 절연층과;
    상기 제 2 절연층의 개방된 영역에 형성된 외부접속단자;를 포함하며,
    상기 제 1 및 제 2 절연층 내에 형성되어 상기 재배선층을 둘러싸며 접지되어 있는 차폐 금속관을 포함하는 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 차폐 금속관은 상기 칩 패드와 상기 외부접속단자가 형성된 상기 재배선층 부분에서 이격된 상기 제 1 절연층 상부면에 형성된 상기 재배선층 부분을 둘러싸도록 형성된 것을 특징으로 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제 2항에 있어서, 상기 차폐 금속관은 단면이 다각형 또는 타원형 중에서 어느 하나인 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  4. 제 2항에 있어서, 상기 차폐 금속관은 단면이 사각형, 육각형 또는 타원형 중에서 어느 하나인 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제 2항에 있어서, 상기 차폐 금속관은,
    상기 재배선층 아래의 상기 제 1 절연층 내에 형성된 제 1 차폐 금속층과;
    상기 재배선층을 포함하도록 상기 제 2 절연층 내에 형성되어 상기 제 1 차폐 금속층과 연결되어 관을 형성하는 제 2 차폐 금속층;을 포함하는 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  6. 제 5항에 있어서, 상기 제 1 절연층은,
    상기 칩 패드를 제외한 상기 활성면에 일정 두께로 형성되며, 상기 제 1 차폐 금속층이 형성되는 제 1-1 절연층과;
    상기 제 1 차폐 금속층을 덮도록 상기 제 1-1 절연층 위에 일정 두께로 형성되며, 상부면에 상기 재배선층이 형성되는 제 1-2 절연층;을 포함하는 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
  7. 제 6항에 있어서, 상기 제 2 절연층은,
    상기 재배선층을 덮도록 상기 제 1-2 절연층 위에 일정 두께로 형성되며, 상 부면에 상기 제 2 차폐 금속층이 형성되는 제 2-1 절연층과;
    상기 제 2 차폐 금속층을 덮도록 상기 제 1-2 절연층 위에 일정 두께로 형성되는 제 2-2 절연층을 포함하며,
    상기 제 2 차폐 금속층은 상기 제 1-2 절연층 및 상기 제 2-1 절연층을 개방하여 상기 제 1 차폐 금속층의 가장자리 부분을 개방하는 개방부에 충전되어 상기 제 1 차폐 금속층과 전기적으로 연결되는 것을 특징으로 하는 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지.
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