CN115715091A - 三维存储器件 - Google Patents
三维存储器件 Download PDFInfo
- Publication number
- CN115715091A CN115715091A CN202211433238.4A CN202211433238A CN115715091A CN 115715091 A CN115715091 A CN 115715091A CN 202211433238 A CN202211433238 A CN 202211433238A CN 115715091 A CN115715091 A CN 115715091A
- Authority
- CN
- China
- Prior art keywords
- structures
- memory device
- dimensional memory
- core array
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010410 layer Substances 0.000 claims description 109
- 230000000149 penetrating effect Effects 0.000 claims description 13
- 239000002346 layers by function Substances 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 60
- 239000000463 material Substances 0.000 description 24
- 238000000034 method Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000009966 trimming Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000008093 supporting effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101100096719 Arabidopsis thaliana SSL2 gene Proteins 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 101100366560 Panax ginseng SS10 gene Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本申请提供了一种三维存储器件，包括：衬底；堆叠结构，形成于衬底上，所述堆叠结构具有沿第一方向设置的核心阵列区和台阶区；第一墙结构，沿着第一方向设置在台阶区中；以及第二墙结构，沿着不同于第一方向的第二方向设置在台阶区中且与第一墙结构交叉。根据本申请的三维存储器件，可增加台阶区中的支撑，减小台阶区的应力形变，提高三维存储器件的良率和可靠性。
Description
本申请为申请日为2021年03月05日、申请号为202110243809.7、申请名称为“三维存储器件”的中国发明专利申请的分案申请。
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种具有的减小的台阶区应力形变的三维存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，三维存储器件)。三维存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
为了实现更高的存储密度，三维存储器件中堆叠的层数也随之显著增加，譬如，由32层发展到64层，再到96层甚至128层等等。然而，随着三维存储器件层数的增加，台阶区应力的问题也越来越严重，这会导致栅极线的变形和台阶区的形变。
因此，期望进一步改进三维存储器件的结构，以提高三维存储器件的良率和可靠性。
应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。
发明内容
本申请提供可至少部分地解决现有技术中存在的上述问题的一种三维存储器件。
本申请的实施例旨在提供一种三维存储器件，该三维存储器件可包括：衬底；堆叠结构，形成于衬底上，堆叠结构可具有沿第一方向设置的核心阵列区和台阶区；第一墙结构，可沿着第一方向设置在台阶区中；以及第二墙结构，可沿着不同于第一方向的第二方向设置在台阶区中且与第一墙结构交叉。
在示例性实施例中，第一方向可垂直于第二方向。
在示例性实施例中，三维存储器件还可包括多个栅线隙结构，多个栅线隙结构沿着垂直于衬底的方向贯穿堆叠结构。
在示例性实施例中，多个栅线隙结构可包括沿着第二方向交错间隔排列的多个第一栅线隙结构、多个第二栅线隙结构和多个第三栅线隙结构，其中，第一栅线隙结构和第三栅线隙结构可沿着第一方向延伸穿过核心阵列区和台阶区，第二栅线隙结构可沿着第一方向在核心阵列区内延伸。
在示例性实施例中，相邻的两个第一栅线隙结构之间可具有至少一个第二栅线隙结构和至少一个第三栅线隙结构；以及相邻的两个第二栅线隙结构之间可具有至少一个第三栅线隙结构。
在示例性实施例中，第三栅线隙结构可延伸穿过第一墙结构，以电连接核心阵列区和台阶区。
在示例性实施例中，核心阵列区可包括第一核心阵列区和第二核心阵列区，台阶区可位于第一核心阵列区与第二核心阵列区之间。
在示例性实施例中，三维存储器件还可包括形成在衬底与堆叠结构之间的多晶硅层。
在示例性实施例中，三维存储器件还可包括多个沟道结构和多个虚拟沟道结构，其中，每个沟道结构可包括：沿着垂直于衬底的方向贯穿堆叠结构的沟道孔，以及沿着沟道孔的侧壁从外到内依次层叠的多层功能层结构，其中，每个虚拟沟道结构可包括：沿着垂直于衬底的方向贯穿堆叠结构的虚拟沟道孔，以及沿着虚拟沟道孔的侧壁形成的氧化物层。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且台阶区和/或核心阵列区中可设置有虚拟沟道结构。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且第一墙结构中可设置有沟道结构。
在示例性实施例中，台阶区的除第一墙结构之外的其余部分中可设置有虚拟沟道结构。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且第二墙结构中可设置有沟道结构。
在示例性实施例中，台阶区的除第二墙结构之外的其余部分中可设置有虚拟沟道结构。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且第一墙结构和第二墙结构中可设置有沟道结构。
在示例性实施例中，台阶区的除第一墙结构和第二墙结构之外的其余部分中可设置有虚拟沟道结构。
本申请的实施例还旨在提供一种三维存储器件，该三维存储器件可包括：衬底；堆叠结构，形成于衬底上，堆叠结构可具有沿第一方向设置的核心阵列区和台阶区，堆叠结构中可设置有沿着垂直于衬底的方向贯穿堆叠结构的多个沟道结构和多个虚拟沟道结构；以及第一墙结构，可沿着第一方向设置在台阶区中，第一墙结构中可设置有沟道结构。
在示例性实施例中，三维存储器件还可包括多个栅线隙结构，多个栅线隙结构可沿着垂直于衬底的方向贯穿堆叠结构。
在示例性实施例中，多个栅线隙结构可包括沿着垂直于第一方向的第二方向交错间隔排列的多个第一栅线隙结构、多个第二栅线隙结构和多个第三栅线隙结构，其中，第一栅线隙结构和第三栅线隙结构可沿着第一方向延伸穿过核心阵列区和台阶区，第二栅线隙结构可沿着第一方向在核心阵列区内延伸。
在示例性实施例中，相邻的两个第一栅线隙结构之间可具有至少一个第二栅线隙结构和至少一个第三栅线隙结构；以及相邻的两个第二栅线隙结构之间可具有至少一个第三栅线隙结构。
在示例性实施例中，第三栅线隙结构可延伸穿过第一墙结构，以电连接核心阵列区和台阶区。
在示例性实施例中，核心阵列区可包括第一核心阵列区和第二核心阵列区，台阶区可位于第一核心阵列区与第二核心阵列区之间。
在示例性实施例中，每个沟道结构可包括：沿着垂直于衬底的方向贯穿堆叠结构的沟道孔，以及沿着沟道孔的侧壁从外到内依次层叠的氧化物-氮化物-氧化物-多晶硅-氧化物结构；以及每个虚拟沟道结构可包括：沿着垂直于衬底的方向贯穿堆叠结构的虚拟沟道孔，以及沿着虚拟沟道孔的侧壁形成的氧化物层。
在示例性实施例中，三维存储器件还可包括形成在衬底与堆叠结构之间的多晶硅层。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且台阶区的除第一墙结构之外的部分中可设置有虚拟沟道结构。
在示例性实施例中，三维存储器件还可包括第二墙结构，第二墙结构可沿着第二方向设置在台阶区中且与第一墙结构交叉。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且台阶区的除第一墙结构之外的其余部分中可设置有虚拟沟道结构。
在示例性实施例中，核心阵列区中可设置有沟道结构，并且第二墙结构中可设置有沟道结构。
与现有技术相比，本申请的有益效果主要体现在：
1)台阶区中的第一墙中设置有沟道结构，可有效加强对第一墙的支撑，减小应力形变；
2)台阶区中具有位于Y方向上的第二墙结构，可有效加强Y方向上的支撑，减小应力形变，且不增加额外的工艺过程；以及
3)台阶区中的第一墙中设置有沟道结构，并且台阶区中还具有位于Y方向上的第二墙结构，可有效加强对第一墙结构的支撑和Y方向上的支撑，减小应力形变，且不增加额外的工艺过程。
附图说明
通过参考附图详细描述本发明的示例性实施例，本发明的以上和其它优点和特征将变得更加明显。
图1是示出根据本申请的一个实施例的三维存储结构的部分的截面示意图；
图2是示出根据本申请的一个实施例的三维存储结构的部分的俯视示意图；
图3是示出根据本申请的另一实施例的三维存储结构的部分的俯视示意图；
图4是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图；
图5是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图；以及
图6是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图。
具体实施例
现在将在下文中参考附图更全面地描述本发明的示例性实施例，在附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施例。相反，提供这些实施例使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。
还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。
在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。
本文中所使用的术语仅用于描述特定实施例的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施例中，当图之一中的设备被翻转时，被描述为在其它元件的“下”侧上的元件将随之被定向在其它元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。
如本文中所使用的，“约”或“近似”包括所述值以及如由本领域普通技术人员在考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可表示在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员所通常理解的含义相同的含义。还应理解的是，术语，诸如在常用字典中定义的那些术语，应被解释为具有与其在相关领域和本发明的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于形式化的含义进行解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。
如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有比下层或上层结构的范围小的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小的厚度。例如，层可以位于连续结构的顶表面与底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(在接触层中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文所使用的，术语“三维(3D)存储器件”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND存储串)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。
在下文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。
本申请可以以各种形式呈现，以下将描述其中一些示例。
实施例1
图1是示出根据本申请的一个实施例的三维存储器件的部分的截面示意图。图2是示出根据本申请的一个实施例的三维存储结构的部分的俯视示意图。图1和图2所示为该三维存储器件的部分示图，并不表示三维存储器件的完整结构。
如图1和图2中所示，根据该实施例的三维存储器件100可包括衬底10、堆叠结构20、第一墙结构30和第二墙结构40。其中，堆叠结构20可形成于衬底10上。该堆叠结构20可具有沿X方向设置的核心阵列区C和台阶区SS。第一墙结构30可沿着X方向设置在台阶区SS中。第二墙结构40可沿着不同于X方向的Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。X方向可例如垂直于Y方向。
在本实施例中，衬底10可为半导体衬底。衬底10可以例如为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium OnInsulator，GOI)衬底等。衬底10还可以例如为P型掺杂衬底或N型掺杂衬底，但不限于此。本领域技术人员可以根据实际需求选择合适的材料作为衬底10。例如，在其它实施例中，衬底10的材料还可以为包括其它元素的半导体或化合物。举例而言，衬底10可以为砷化镓衬底、磷化铟衬底或碳化硅衬底等。进一步地，衬底10可以包括诸如高压P型阱区(HVPW)、高压N型阱区(HVNW)、以及深N阱(DNW)等。此外，在衬底10与堆叠结构20之间还可以存在其它附加层。为了简化描述，图1中未示出上述阱区和附加层。
在本实施例中，堆叠结构20包括沿垂直于衬底10的方向连续交替设置的绝缘层23和栅极层24。通过绝缘层23和栅极层24的连续交替层叠设置可以形成具有多层结构的堆叠结构20。应理解，绝缘层23和栅极层24的数量和厚度不限于图1中所示的数量和厚度。在三维存储器件中，堆叠结构20的层数决定了垂直方向上的存储单元的个数，堆叠结构20的层数例如可以为32层、64层、96层、108层等，堆叠结构20的层数越多，越能提高集成度。在不背离本申请的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层23和栅极层24。作为示例，绝缘层23可包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合的材料；以及栅极层24可采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合。
在本实施例中，核心阵列区C可包括沿X方向设置的第一核心阵列区C10和第二核心阵列区C20。核心阵列区C用于形成阵列存储单元串，以用于信息的存储，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向和行方向上阵列排布，行方向可以为字线方向，列方向可以为位线方向。台阶区SS可位于第一核心阵列区C10与第二核心阵列区C20之间。如图1中所示，台阶区SS其上覆盖有介质绝缘层SS10和介质填充层SS20，整个区域上方还形成有介质覆盖层。在其它实施例中，台阶区SS上也可以不覆盖有介质绝缘层SS10。台阶区SS中形成有字线连接电路，用于向核心阵列区C传输控制信息，以实现信息在核心阵列区C中的读写。根据本实施例的三维存储器件100的驱动方式为中心驱动，即台阶区SS位于相邻的两个核心阵列区C10和C20之间。然而本申请不限于此，例如根据本实施例的三维存储器件100可包括沿X方向依次设置的台阶区、核心阵列区和台阶区，在这种情况下，三维存储器件100的驱动方式为字线端驱动。
参照图2，第一墙结构30可沿着X方向设置在台阶区SS中。第一墙结构30可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第一墙结构30可与所述堆叠结构20的层数和堆叠顺序相同。
第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。第二墙结构40可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第二墙结构40可与所述堆叠结构20的层数和堆叠顺序相同。
三维存储器件100还可包括多个栅线隙结构50，该多个栅线隙结构50可沿着垂直于衬底10的方向贯穿堆叠结构20。栅线隙结构50可沿X方向延伸，用于将堆叠结构20分隔成多个存储块。栅线隙结构50中可通过填充形成栅线分隔结构，所述栅线分隔结构可包括导电墙及包围导电墙侧壁的绝缘层，导电墙的底端可连接于衬底10。导电墙可例如为阵列共源极结构(ACS，Array CommonSource)(未示出)。例如，该阵列共源极结构可例如由下方的多晶硅层和上方的钨金属层构成。
在本实施例中，多个栅线隙结构50可包括沿着Y方向交错间隔排列的多个第一栅线隙结构501、多个第二栅线隙结构502和多个第三栅线隙结构503。其中，第一栅线隙结构501和第三栅线隙结构503可沿着X方向延伸穿过第一核心阵列区C10、台阶区SS和第二核心阵列区C20。第二栅线隙结构502可沿着X方向在第一核心阵列区C10和第二核心阵列区C20内延伸。
另外，相邻的两个第一栅线隙结构501之间可具有至少一个第二栅线隙结构502和至少一个第三栅线隙结构503；以及相邻的两个第二栅线隙结构502之间可具有至少一个第三栅线隙结构503。具体地，如图2中所示，在本实施例中，相邻的两个第一栅线隙结构501之间可具有三个第二栅线隙结构502和两个第三栅线隙结构503；以及相邻的两个第二栅线隙结构502之间可具有一个第三栅线隙结构503。
此外，第三栅线隙结构503可延伸穿过第一墙结构30，以电连接第一核心阵列区C10、台阶区SS和第二核心阵列区C20。
三维存储器件100还可包括多个沟道结构60和多个虚拟沟道结构70。三维存储器件100通过沟道结构60实现数据存储功能。沟道结构60从其侧壁接触栅极层24，并构成存储单元结构，其上方引出为漏极并连接位线，其下方引出为源极。其中，每个沟道结构60可包括：沿着垂直于衬底10的方向贯穿堆叠结构20的沟道孔，以及沿着沟道孔的侧壁从外到内依次层叠的多层功能层结构，该多层功能层可以为阻挡绝缘层、电荷俘获层、隧穿绝缘层、沟道层以及介电质层结构。其中，上述从外到内依次层叠形成的多层功能层结构可例如为氧化物-氮化物-氧化物-多晶硅(Oxide-Nitride-Oxide-Poly，ONOP)结构。绝缘层、电荷俘获层和隧穿绝缘层构成存储功能层，以实现存储功能。阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷俘获层的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构。沟道层的示例性材料为多晶硅。但可以理解，这些层可以选择其它材料。例如，阻挡绝缘层的材料可以包括高K(介电常数)氧化层。电荷俘获层可以是浮置栅极结构，例如包括多晶硅材料。沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电质层的示例性材料为氧化硅。应理解，沟道结构60还可包括本领域中已知的其它层。
每个虚拟沟道结构70可包括：沿着垂直于衬底10的方向贯穿堆叠结构20的虚拟沟道孔，以及沿着虚拟沟道孔的侧壁形成的虚拟沟道材料层。虚拟沟道结构70并不实际用作存储单元，而是起到例如支撑堆叠结构20或在制作期间实施工艺变化控制的作用，以保证三维存储器件100内部结构形成过程中的各个工序可以安全有效进行。虚拟沟道结构70中可设置有贯穿堆叠结构20的虚拟沟道材料层，虚拟沟道材料层在去除牺牲层时不会被去除，因而虚拟沟道材料层能够支撑堆叠结构20，使得三维存储器件100的结构不易坍塌。虚拟沟道材料层的示例性材料为氧化硅。根据本公开的一个示例性实施例，虚拟沟道结构70也可具有与沟道结构60类似的结构，例如形成在虚拟沟道孔内的ONOP结构。在其它实施例中，虚拟沟道结构70可以与沟道结构60尺寸相同。
在衬底10上还可形成有多晶硅层80，沟道结构60和栅线隙结构50中的阵列共源极结构的底部均电性连接至多晶硅层80。阵列共源极结构可通过多晶硅层80将沟道结构60的源极引出。
如图2中所示，在该实施例中，第一核心阵列区C10和第二核心阵列区C20中可设置有沟道结构60，并且台阶区SS中可设置有虚拟沟道结构70。在其它实施例中，虚拟沟道结构70也可以同时存在于台阶区SS以及核心阵列区中。
根据本实施例的三维存储器件100通过在台阶区SS中设置沿Y方向延伸的第二墙结构40，可增加台阶区SS中Y方向上的支撑，可减小台阶区SS的应力形变，有利于提高三维存储器件100的良率和可靠性。
实施例2
图3是示出根据本申请的另一实施例的三维存储结构的部分的俯视示意图。如图3中所示，根据该实施例的三维存储器件200可包括衬底、堆叠结构和第一墙结构30。堆叠结构可形成于衬底上。该堆叠结构可具有沿X方向设置的第一核心阵列区C10、台阶区SS和第二核心阵列区C20。第一墙结构30可沿着X方向设置在台阶区SS中。
本实施例与实施例1的区别在于，台阶区SS中仅具有第一墙结构30，而不包括沿Y方向设置的第二墙结构，故不再做重复说明。
参照图3，第一墙结构30可沿着X方向设置在台阶区SS中。第一墙结构30可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第一墙结构30可与所述堆叠结构的层数和堆叠顺序相同。并且第三栅线隙结构503可延伸穿过第一墙结构30，以电连接第一核心阵列区C10、台阶区SS和第二核心阵列区C20。
在该实施例中，第一核心阵列区C10和第二核心阵列区C20中可设置有沟道结构60，并且第一墙结构30中可设置有沟道结构60，以及台阶区SS的除第一墙结构30之外的其余部分中可设置有虚拟沟道结构70。
需要说明的是，根据本实施例的三维存储器件200通过在台阶区SS中的第一墙结构30中布置沟道结构60，因沟道结构60中填充ONOP结构比虚拟沟道结构70中填充氧化物层更加坚硬，可提供更好的支撑效果，因此可减小台阶区SS的应力形变，有利于提高三维存储器件200的良率和可靠性。
实施例3
图4是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图。如图4中所示，根据该实施例的三维存储器件300可包括衬底、堆叠结构、第一墙结构30和第二墙结构40。堆叠结构可形成于衬底上。该堆叠结构可具有沿X方向设置的第一核心阵列区C10、台阶区SS和第二核心阵列区C20。第一墙结构30可沿着X方向设置在台阶区SS中。第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。
本实施例与实施例1的区别在于，第一墙结构30中布置有沟道结构60，故不再重复说明。
参照图4，第一墙结构30可沿着X方向设置在台阶区SS中。第一墙结构30可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第一墙结构30可与所述堆叠结构的层数和堆叠顺序相同。并且第三栅线隙结构503可延伸穿过第一墙结构30，以电连接第一核心阵列区C10、台阶区SS和第二核心阵列区C20。
第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。第二墙结构40可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第二墙结构40可与所述堆叠结构20的层数和堆叠顺序相同，也可以不同。
在该实施例中，第一核心阵列区C10和第二核心阵列区C20中可设置有沟道结构60，并且第一墙结构30中可设置有沟道结构60，以及台阶区SS的除第一墙结构30之外的其余部分中可设置有虚拟沟道结构70。
需要说明的是，根据本实施例的三维存储器件300通过在台阶区SS中的第一墙结构30中布置沟道结构60以及布置沿Y方向延伸的第二墙结构40，因沟道结构60中填充ONOP结构比虚拟沟道结构70中填充氧化物层更加坚硬，可提供更好的支撑效果，因此可有效加强对第一墙结构30的支撑和Y方向上的支撑，可减小应力形变，且不增加额外的工艺过程，从而可减小台阶区SS的应力形变，有利于提高三维存储器件300的良率和可靠性。
实施例4
图5是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图。如图5中所示，根据该实施例的三维存储器件400可包括衬底、堆叠结构、第一墙结构30和第二墙结构40。堆叠结构可形成于衬底上。该堆叠结构可具有沿X方向设置的第一核心阵列区C10、台阶区SS和第二核心阵列区C20。第一墙结构30可沿着X方向设置在台阶区SS中。第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。
本实施例与实施例1的区别在于，第二墙结构40中布置有沟道结构60，故不再重复说明。
参照图5，第一墙结构30可沿着X方向设置在台阶区SS中。第一墙结构30可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第一墙结构30可与所述堆叠结构的层数和堆叠顺序相同。并且第三栅线隙结构503可延伸穿过第一墙结构30，以电连接第一核心阵列区C10、台阶区SS和第二核心阵列区C20。
第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。第二墙结构40可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第二墙结构40可与所述堆叠结构20的层数和堆叠顺序相同，也可以不同。
在该实施例中，第一核心阵列区C10和第二核心阵列区C20中可设置有沟道结构60，并且第二墙结构40中可设置有沟道结构60，以及台阶区SS的除第二墙结构40之外的其余部分中可设置有虚拟沟道结构70。
需要说明的是，根据本实施例的三维存储器件400通过布置沿Y方向延伸的第二墙结构40并在该第二墙结构40中布置沟道结构60，因沟道结构60中填充ONOP结构比虚拟沟道结构70中填充氧化物层更加坚硬，可提供更好的支撑效果，因此可进一步加强Y方向上的支撑，可减小应力形变，且不增加额外的工艺过程，从而可减小台阶区SS的应力形变，有利于提高三维存储器件400的良率和可靠性。
实施例5
图6是示出根据本申请的又一实施例的三维存储结构的部分的俯视示意图。如图6中所示，根据该实施例的三维存储器件500可包括衬底、堆叠结构、第一墙结构30和第二墙结构40。堆叠结构可形成于衬底上。该堆叠结构可具有沿X方向设置的第一核心阵列区C10、台阶区SS和第二核心阵列区C20。第一墙结构30可沿着X方向设置在台阶区SS中。第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。
本实施例与实施例1的区别在于，第一墙结构30和第二墙结构40中都布置有沟道结构60，故不再重复说明。
参照图6，第一墙结构30可沿着X方向设置在台阶区SS中。第一墙结构30可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第一墙结构30可与所述堆叠结构的层数和堆叠顺序相同。并且第三栅线隙结构503可延伸穿过第一墙结构30，以电连接第一核心阵列区C10、台阶区SS和第二核心阵列区C20。
第二墙结构40可沿着Y方向设置在台阶区SS中，并且可与第一墙结构30交叉。第二墙结构40可以是在通过蚀刻修剪工艺形成台阶的过程中完整保留的部分堆叠结构，该第二墙结构40可与所述堆叠结构20的层数和堆叠顺序相同。
在该实施例中，第一核心阵列区C10和第二核心阵列区C20中可设置有沟道结构60，并且第一墙结构30和第二墙结构40中可设置有沟道结构60，以及台阶区SS的除第一墙结构30和第二墙结构40之外的其余部分中可设置有虚拟沟道结构70。
需要说明的是，根据本实施例的三维存储器件500通过在台阶区SS中的第一墙结构30中布置沟道结构60，以及布置沿Y方向延伸的第二墙结构40并在该第二墙结构40中布置沟道结构60，因沟道结构60中填充ONOP结构比虚拟沟道结构70中填充氧化物层更加坚硬，可提供更好的支撑效果，因此可进一步加强对第一墙结构30的支撑和Y方向上的支撑，可减小应力形变，且不增加额外的工艺过程，从而可减小台阶区SS的应力形变，有利于提高三维存储器件500的良率和可靠性。
本领域内的技术人员应明白，本申请实施例的三维存储器件及其形成方法的其它构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在结束详细描述时，本领域技术人员将理解，在基本上不脱离本发明的原理的情况下，可以对优选实施例进行许多变化和修改。因此，本发明的所公开的优选实施例仅在一般性和描述性意义上使用，而不是出于限制的目的。
Claims (29)
1.一种三维存储器件，包括：
堆叠结构，所述堆叠结构具有沿第一方向设置的核心阵列区和台阶区；所述堆叠结构包括位于所述台阶区的第一墙结构和第二墙结构，所述第一墙结构沿所述第一方向延伸；所述第二墙结构沿第二方向延伸，且所述第一方向和所述第二方向交叉；以及
沟道结构，所述沟道结构沿垂直于所述堆叠结构的方向贯穿所述堆叠结构；
其中，所述第一墙结构和/或所述第二墙结构中设置有所述沟道结构；每个所述沟道结构包括多层功能层结构。
2.根据权利要求1所述的三维存储器件，其中，所述多层功能层结构包括：沿垂直于所述堆叠结构的厚度方向上从外到内依次层叠的阻挡绝缘层、电荷俘获层、隧穿绝缘层、沟道层以及介电质层结构。
3.根据权利要求1所述的三维存储器件，其中，所述第一方向垂直于所述第二方向。
4.根据权利要求3所述的三维存储器件，其中，所述三维存储器件还包括多个栅线隙结构，所述多个栅线隙结构沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构。
5.根据权利要求4所述的三维存储器件，其中，所述多个栅线隙结构包括沿着所述第二方向交错间隔排列的多个第一栅线隙结构、多个第二栅线隙结构和多个第三栅线隙结构，其中，所述第一栅线隙结构和所述第三栅线隙结构沿着所述第一方向延伸穿过所述核心阵列区和所述台阶区，所述第二栅线隙结构沿着所述第一方向在所述核心阵列区内延伸。
6.根据权利要求5所述的三维存储器件，其中，相邻的两个所述第一栅线隙结构之间具有至少一个所述第二栅线隙结构和至少一个所述第三栅线隙结构；以及
相邻的两个所述第二栅线隙结构之间具有至少一个所述第三栅线隙结构。
7.根据权利要求5所述的三维存储器件，其中，所述第三栅线隙结构延伸穿过所述第一墙结构，以电连接所述核心阵列区和所述台阶区。
8.根据权利要求1所述的三维存储器件，其中，所述核心阵列区包括第一核心阵列区和第二核心阵列区，所述台阶区位于所述第一核心阵列区与所述第二核心阵列区之间。
9.根据权利要求1所述的三维存储器件，其中，所述第一墙结构和所述第二墙结构包括沿垂直于所述堆叠结构的方向连续交替设置的绝缘层和栅极层。
10.根据权利要求1-9中任一项所述的三维存储器件，其中，所述三维存储器件还包括多个虚拟沟道结构；
其中，每个所述虚拟沟道结构包括：沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构的虚拟沟道孔，以及沿着所述虚拟沟道孔的侧壁形成的氧化物层。
11.根据权利要求10所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述台阶区和/或核心阵列区中设置有所述虚拟沟道结构。
12.根据权利要求10所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述第一墙结构中设置有所述沟道结构。
13.根据权利要求12所述的三维存储器件，其中，所述台阶区的除所述第一墙结构之外的其余部分中设置有所述虚拟沟道结构。
14.根据权利要求10所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述第二墙结构中设置有所述沟道结构。
15.根据权利要求14所述的三维存储器件，其中，所述台阶区的除所述第二墙结构之外的其余部分中设置有所述虚拟沟道结构。
16.根据权利要求10所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述第一墙结构和所述第二墙结构中设置有所述沟道结构。
17.根据权利要求16所述的三维存储器件，其中，所述台阶区的除所述第一墙结构和所述第二墙结构之外的其余部分中设置有所述虚拟沟道结构。
18.一种三维存储器件，包括：
堆叠结构，所述堆叠结构具有沿第一方向设置的核心阵列区和台阶区；以及
多个沟道结构和多个虚拟沟道结构，所述沟道结构和所述虚拟沟道结构沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构；
其中，所述堆叠结构包括位于所述台阶区的第一墙结构，所述第一墙结构沿所述第一方向延伸；所述第一墙结构中设置有所述沟道结构。
19.根据权利要求18所述的三维存储器件，其中，所述三维存储器件还包括多个栅线隙结构，所述多个栅线隙结构沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构。
20.根据权利要求19所述的三维存储器件，其中，所述多个栅线隙结构包括沿着垂直于所述第一方向的第二方向交错间隔排列的多个第一栅线隙结构、多个第二栅线隙结构和多个第三栅线隙结构，其中，所述第一栅线隙结构和所述第三栅线隙结构沿着所述第一方向延伸穿过所述核心阵列区和所述台阶区，所述第二栅线隙结构沿着所述第一方向在所述核心阵列区内延伸。
21.根据权利要求20所述的三维存储器件，其中，相邻的两个所述第一栅线隙结构之间具有至少一个所述第二栅线隙结构和至少一个所述第三栅线隙结构；以及
相邻的两个所述第二栅线隙结构之间具有至少一个所述第三栅线隙结构。
22.根据权利要求20所述的三维存储器件，其中，所述第三栅线隙结构延伸穿过所述第一墙结构，以电连接所述核心阵列区和所述台阶区。
23.根据权利要求18所述的三维存储器件，其中，所述核心阵列区包括第一核心阵列区和第二核心阵列区，所述台阶区位于所述第一核心阵列区与所述第二核心阵列区之间。
24.根据权利要求18所述的三维存储器件，其中，所述第一墙结构包括沿垂直于所述堆叠结构的方向连续交替设置的绝缘层和栅极层。
25.根据权利要求18所述的三维存储器件，其中，
每个所述沟道结构包括：沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构的沟道孔，以及沿着所述沟道孔的侧壁从外到内依次层叠的氧化物-氮化物-氧化物-多晶硅-氧化物结构；以及
每个所述虚拟沟道结构包括：沿着垂直于所述堆叠结构的方向贯穿所述堆叠结构的虚拟沟道孔，以及沿着所述虚拟沟道孔的侧壁形成的氧化物层。
26.根据权利要求18所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述台阶区的除所述第一墙结构之外的部分中设置有所述虚拟沟道结构。
27.根据权利要求18-25中任一项所述的三维存储器件，其中，所述堆叠结构还包括位于所述台阶区的第二墙结构，所述第二墙结构沿第二方向延伸；以及
所述第一墙结构和所述第二墙结构交叉。
28.根据权利要求27所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述台阶区的除所述第一墙结构之外的其余部分中设置有所述虚拟沟道结构。
29.根据权利要求27所述的三维存储器件，其中，所述核心阵列区中设置有所述沟道结构，并且所述第二墙结构中设置有所述沟道结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211433238.4A CN115715091A (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110243809.7A CN112992916B (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
| CN202211433238.4A CN115715091A (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110243809.7A Division CN112992916B (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115715091A true CN115715091A (zh) | 2023-02-24 |
Family
ID=76353005
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211433238.4A Pending CN115715091A (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
| CN202110243809.7A Active CN112992916B (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110243809.7A Active CN112992916B (zh) | 2021-03-05 | 2021-03-05 | 三维存储器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN115715091A (zh) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9953992B1 (en) * | 2017-06-01 | 2018-04-24 | Sandisk Technologies Llc | Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof |
| CN109346471B (zh) * | 2018-11-13 | 2020-06-23 | 长江存储科技有限责任公司 | 形成三维存储器的方法以及三维存储器 |
| CN109786382A (zh) * | 2019-01-24 | 2019-05-21 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111527605B (zh) * | 2020-03-20 | 2021-07-20 | 长江存储科技有限责任公司 | 三维存储器件及其制造方法 |
| CN112054028B (zh) * | 2020-08-11 | 2023-11-07 | 长江存储科技有限责任公司 | 一种三维存储器结构及其制作方法和三维存储器件 |
| CN112071852B (zh) * | 2020-08-12 | 2023-12-08 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN111952313A (zh) * | 2020-08-25 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968987B (zh) * | 2020-08-28 | 2023-10-27 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
-
2021
- 2021-03-05 CN CN202211433238.4A patent/CN115715091A/zh active Pending
- 2021-03-05 CN CN202110243809.7A patent/CN112992916B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN112992916A (zh) | 2021-06-18 |
| CN112992916B (zh) | 2022-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9373400B2 (en) | Vertical structure semiconductor memory devices and methods of manufacturing the same | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| CN115910160A (zh) | 具有很细节距的三维nor存储器阵列：装置和方法 | |
| US20150263021A1 (en) | Vertical structure non-volatile memory device having insulating regions that are formed as air gaps | |
| US11864387B2 (en) | Memory arrays and methods used in forming a memory array comprising strings of memory cells | |
| US8273652B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN112133701A (zh) | 三维半导体存储器件 | |
| US20230282248A1 (en) | Semiconductor device and method of fabricating the same | |
| US20230282600A1 (en) | Vertical memory devices | |
| CN113314539A (zh) | 三维半导体存储器装置 | |
| US11587940B2 (en) | Three-dimensional semiconductor memory devices | |
| CN112992916B (zh) | 三维存储器件 | |
| US11812604B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US11711920B2 (en) | Three-dimensional semiconductor memory devices | |
| US11205663B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| US11257836B2 (en) | Dummy vertical structures for etching in 3D NAND memory and other circuits | |
| WO2022046418A1 (en) | Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells | |
| CN113299654B (zh) | 三维存储器件及其制造方法 | |
| KR20220114917A (ko) | 반도체 장치 및 이의 제조 방법 | |
| CN112534576A (zh) | 用于三维存储设备中的中心阶梯结构的底部选择栅极触点 | |
| KR20210108548A (ko) | 3차원 반도체 메모리 장치 | |
| TWI842141B (zh) | 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法 | |
| TWI849468B (zh) | 包括包含記憶體單元串之記憶體陣列的積體電路系統及用於形成包括記憶體單元串之記憶體陣列的方法 | |
| US11889683B2 (en) | Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells | |
| US20240324188A1 (en) | Integrated circuit device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |