KR20010019754A - 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 - Google Patents
셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 Download PDFInfo
- Publication number
- KR20010019754A KR20010019754A KR1019990036330A KR19990036330A KR20010019754A KR 20010019754 A KR20010019754 A KR 20010019754A KR 1019990036330 A KR1019990036330 A KR 1019990036330A KR 19990036330 A KR19990036330 A KR 19990036330A KR 20010019754 A KR20010019754 A KR 20010019754A
- Authority
- KR
- South Korea
- Prior art keywords
- line
- region
- cell array
- bulk
- bulk bias
- Prior art date
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 48
- 239000010410 layer Substances 0.000 claims description 116
- 238000002955 isolation Methods 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 description 33
- 238000005530 etching Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000011068 loading method Methods 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 3
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 polyside Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
Claims (21)
- 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서, 상기 주변 회로 영역의 소정 위치의 소자 분리막을 제거하여 노출된 반도체 기판에 형성되어 상기 주변 회로 영역에 전기적 신호를 주고 받기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,상기 공통 소오스 라인은 상기 적어도 하나 이상의 벌크 바이어스 콘택과 연결되어 공통 소오스 라인으로 기능함과 동시에 벌크 바이어스 라인으로 기능하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 셀어레이 영역의 소정 위치의 소자 분리막을 제거하여 노출된 반도체 기판에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 셀 어레이 영역이 형성되어 있는 상기 벌크 영역의 도전형과 동일한 도전형의 불순물로 도핑된 벌크 바이어스 정션과의 콘택 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서, 상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들간의 소자 분리막을 제거하여 노출된 반도체 기판에 형성되어 상기 소오스 영역들을 연결하는 불순물의 확산 영역들과 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서, 상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들간의 소자 분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴들과 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,상기 공통 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀 들의 소오스 영역들을 연결하는 소오스 라인들과 연결되고,상기 적어도 하나 이상의 벌크 바이어스 콘택 구조는 상기 소오스 라인들과 절연된 벌크 바이어스 라인과 연결되고,상기 공통 소오스 라인과 상기 벌크 바이어스 라인이 교대로 상기 셀 어레이 영역에 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서, 상기 소오스 라인은 상기 워드 라인 방향으로 인접한 복수개의 메모리 셀들의 소오스 영역들간의 소자분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴인 것을 특징으로 비휘발성 메모리 소자.
- 제 9항에 있어서, 상기 공통 소오스 라인 두 개 사이에는 32n(n≥1, n은 정수)개 이상의 상기 비트 라인들이 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9항에 있어서, 상기 벌크 바이어스 라인과 상기 공통 소오스 라인 사이에는 16n(n≥1, n은 정수)개 이상의 비트라인들이 배열된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서, 상기 벌크 바이어스 라인들과 상기 공통 소오스 라인들은 상기 셀 어레이부의 외부에서 각각 전기적으로 분리된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12항에 있어서, 상기 메모리 셀을 프로그램할 때, 상기 워드라인에는 제1 전압이, 상기 비트라인에는 제2 전압이, 상기 공통 소오스 라인에는 제3 전압이 그리고 상기 벌크 바이어스 라인에는 제4 전압이 인가되고, 상기 전압의 크기는 제1 전압〉제2 전압〉제3 전압 〉제4 전압 순인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서, 상기 벌크 바이어스 라인들과 상기 공통 소오스 라인들은 상기 셀 어레이부의 외부에서 전기적으로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14항에 있어서, 상기 메모리 셀을 프로그램할 때, 상기 워드라인에는 제1 전압이, 상기 비트라인에는 제2 전압이 그리고 상기 공통 소오스 라인과 벌크 바이어스 라인에는 제3 전압이 인가되고, 상기 전압의 크기는 제1 전압〉제2 전압〉제3 전압 순인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 8항에 있어서, 상기 반도체 기판상에는 제1 층간 절연막 및 제2 층간 절연막이 차례대로 형성되고,상기 제1 층간 절연막내에는 상기 메모리 셀의 드레인 영역과 접촉하는 비트라인 플러그, 벌크 바이어스 정션과 접촉하는 벌크 바이어스 라인 플러그 및 상기 소오스 라인이 형성되고,상기 제2 층간 절연막내에는 상기 소오스 라인과 상기 공통 소오스 라인을 연결하는 공통 소오스 라인 비아, 상기 비트 라인과 상기 비트라인 플러그를 연결하는 비트 라인 비아 및 상기 벌크 바이어스 라인과 상기 벌크 바이어스 라인 플러그를 연결하는 벌크 바이어스 라인 비아가 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 서로 평행한 복수개의 비트 라인들과 서로 평행한 복수개의 워드 라인들이 직교하고, 상기 비트라인들과 워드라인들에 연결되며, 플로팅 게이트와 콘트롤 게이트로 이루어진 적층 게이트와 소오스/드레인 영역을 각각 구비하는 복수개의 메모리 셀들 및 상기 비트 라인과 평행한 공통 소오스 라인들을 포함하는 셀 어레이 영역과 상기 셀 어레이 영역의 상기 메모리 셀들을 구동하기 위한 주변회로 영역을 구비하는 비휘발성 메모리 소자에 있어서,상기 셀 어레이 영역이 형성되어 있는 벌크 영역의 전압을 일정 전압 이하로 유지하기 위한 적어도 하나 이상의 벌크 바이어스 콘택 구조를 상기 셀 어레이 영역내에 구비하며,상기 셀 어레이 영역에는 더미 셀들 및 이들을 연결하는 적어도 하나 이상의 더미 비트 라인을 더 포함하고,상기 적어도 하나 이상의 더미 비트 라인은 상기 벌크 바이어스 콘택 구조와 연결되어 벌크 바이어스 라인으로 기능하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 17항에 있어서, 상기 벌크 바이어스 콘택 구조는 상기 더미 셀의 소오스 영역, 드레인 영역 또는 양 영역 모두에 형성된 정션으로, 상기 셀 어레이 영역이 형성되어 있는 상기 벌크 영역의 도전형과 동일한 도전형의 불순물로 도우핑된 벌크 바이어스 정션과의 콘택 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 17항에 있어서, 상기 워드 라인 방향으로 인접한 상기 복수개의 메모리 셀 들 및 벌크 바이어스 라인에 속하지 않는 나머지 더미 셀들의 소오스 영역들을 연결하는 복수개의 소오스 라인들과 상기 벌크 바이어스 정션은 소정 거리 이격하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 19항에 있어서, 상기 소오스 라인은 상기 메모리 셀들 및 더미 셀들의 소오스 영역들 사이의 소자 분리막을 제거하여 노출한 반도체 기판내에 형성된 불순물 확산 영역으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 19항에 있어서, 상기 소오스 라인은 상기 메모리 셀들 및 더미 셀들의 소오스 영역들 사이의 소자 분리막상에 연속적으로 형성되어 상기 소오스 영역들을 연결하는 도전막 패턴으로 구성되며, 상기 도전막 패턴은 상기 벌크 바이어스 정션과 절연되어 교차하는 것을 특징으로 하는 비휘발성 메모리 소자.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990036330A KR100304710B1 (ko) | 1999-08-30 | 1999-08-30 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
US09/650,493 US6483749B1 (en) | 1999-08-30 | 2000-08-29 | Nonvolatile memory device having bulk bias contact structure in cell array region |
JP2000260509A JP4463954B2 (ja) | 1999-08-30 | 2000-08-30 | セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990036330A KR100304710B1 (ko) | 1999-08-30 | 1999-08-30 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010019754A true KR20010019754A (ko) | 2001-03-15 |
KR100304710B1 KR100304710B1 (ko) | 2001-11-01 |
Family
ID=19609250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990036330A KR100304710B1 (ko) | 1999-08-30 | 1999-08-30 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6483749B1 (ko) |
JP (1) | JP4463954B2 (ko) |
KR (1) | KR100304710B1 (ko) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7176078B2 (en) | 2004-06-29 | 2007-02-13 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device having strap region and fabricating method thereof |
KR100689830B1 (ko) * | 2005-05-09 | 2007-03-08 | 삼성전자주식회사 | 반도체 집적 회로들 및 그 제조방법들 |
KR100818873B1 (ko) * | 2001-06-26 | 2008-04-01 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
KR100871183B1 (ko) * | 2005-03-31 | 2008-12-01 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
KR20180058673A (ko) | 2018-04-24 | 2018-06-01 | 포항공과대학교 산학협력단 | 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3831277B2 (ja) * | 2001-12-28 | 2006-10-11 | 株式会社東芝 | 半導体装置 |
JP4647175B2 (ja) * | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
CN100452403C (zh) * | 2002-12-30 | 2009-01-14 | 旺宏电子股份有限公司 | 非挥发性存储器的结构及其操作方法 |
JP4163610B2 (ja) * | 2003-12-22 | 2008-10-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4817615B2 (ja) * | 2004-05-31 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
US7151302B1 (en) | 2005-06-24 | 2006-12-19 | Freescale Semiconductor, Inc. | Method and apparatus for maintaining topographical uniformity of a semiconductor memory array |
KR100624962B1 (ko) * | 2005-07-04 | 2006-09-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
JP5135815B2 (ja) * | 2006-02-14 | 2013-02-06 | ミツミ電機株式会社 | 半導体集積回路装置 |
TWI311351B (en) * | 2006-08-21 | 2009-06-21 | Powerchip Semiconductor Corp | Method of manufacturing well pick-up structure of non-volatile memory |
US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
JP5700907B2 (ja) * | 2008-06-26 | 2015-04-15 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
US7919792B2 (en) * | 2008-12-18 | 2011-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell architecture and methods with variable design rules |
JP5197406B2 (ja) * | 2009-01-27 | 2013-05-15 | 株式会社東芝 | 半導体記憶装置 |
US8541832B2 (en) | 2009-07-23 | 2013-09-24 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same |
JP4977180B2 (ja) | 2009-08-10 | 2012-07-18 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
KR101624975B1 (ko) * | 2009-11-17 | 2016-05-30 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
KR101623547B1 (ko) * | 2009-12-15 | 2016-05-23 | 삼성전자주식회사 | 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 |
KR20120003351A (ko) | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
KR101763420B1 (ko) | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
KR101825539B1 (ko) | 2010-10-05 | 2018-03-22 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
KR102633141B1 (ko) * | 2016-12-07 | 2024-02-02 | 삼성전자주식회사 | 집적회로 소자 |
US10249378B1 (en) * | 2017-11-09 | 2019-04-02 | Winbond Electronics Corp. | Flash memory device and method for recovering over-erased memory cells |
KR20210018608A (ko) * | 2019-08-06 | 2021-02-18 | 삼성전자주식회사 | 메모리 장치 |
US11289500B2 (en) | 2019-08-06 | 2022-03-29 | Samsung Electronics Co., Ltd. | Memory device |
KR200493800Y1 (ko) | 2021-03-12 | 2021-06-09 | 노경수 | 화환 받침대 |
US20230238056A1 (en) * | 2022-01-27 | 2023-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of manufacturing the same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5120671A (en) | 1990-11-29 | 1992-06-09 | Intel Corporation | Process for self aligning a source region with a field oxide region and a polysilicon gate |
JP2870284B2 (ja) * | 1991-02-15 | 1999-03-17 | 日本電気株式会社 | 電気的に消去可能な不揮発性半導体記憶装置 |
US5470773A (en) | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
US5595925A (en) * | 1994-04-29 | 1997-01-21 | Texas Instruments Incorporated | Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein |
JP3376204B2 (ja) * | 1996-02-15 | 2003-02-10 | 株式会社東芝 | 半導体装置 |
KR100225758B1 (ko) * | 1996-09-13 | 1999-10-15 | 윤종용 | 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치 |
KR100255148B1 (ko) * | 1997-08-30 | 2000-05-01 | 김영환 | 플래쉬 메모리 셀 어레이 |
US6002610A (en) * | 1998-04-30 | 1999-12-14 | Lucent Technologies Inc. | Non-volatile memory element for programmable logic applications and operational methods therefor |
US6160737A (en) * | 1998-08-10 | 2000-12-12 | Aplus Flash Technology, Inc. | Bias conditions for repair, program and erase operations of non-volatile memory |
-
1999
- 1999-08-30 KR KR1019990036330A patent/KR100304710B1/ko active IP Right Grant
-
2000
- 2000-08-29 US US09/650,493 patent/US6483749B1/en not_active Expired - Lifetime
- 2000-08-30 JP JP2000260509A patent/JP4463954B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100818873B1 (ko) * | 2001-06-26 | 2008-04-01 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
US7176078B2 (en) | 2004-06-29 | 2007-02-13 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device having strap region and fabricating method thereof |
KR100871183B1 (ko) * | 2005-03-31 | 2008-12-01 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
KR100689830B1 (ko) * | 2005-05-09 | 2007-03-08 | 삼성전자주식회사 | 반도체 집적 회로들 및 그 제조방법들 |
KR20180058673A (ko) | 2018-04-24 | 2018-06-01 | 포항공과대학교 산학협력단 | 수직적층구조의 3차원 정적램 코어 셀 및 그를 포함하는 정적램 코어 셀 어셈블리 |
Also Published As
Publication number | Publication date |
---|---|
JP2001110920A (ja) | 2001-04-20 |
US6483749B1 (en) | 2002-11-19 |
JP4463954B2 (ja) | 2010-05-19 |
KR100304710B1 (ko) | 2001-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100304710B1 (ko) | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 | |
US6757199B2 (en) | Nonvolatile memory structures and fabrication methods | |
US5953254A (en) | Serial flash memory | |
US5907171A (en) | Method of making floating-gate memory-cell array with digital logic transistors | |
US6821847B2 (en) | Nonvolatile memory structures and fabrication methods | |
US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
US20050162926A1 (en) | Split-gate type nonvolatile memory devices and methods for fabricating the same | |
US6365457B1 (en) | Method for manufacturing nonvolatile memory device using self-aligned source process | |
US7195964B2 (en) | Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit | |
KR100297728B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자 | |
US5162247A (en) | Process for trench-isolated self-aligned split-gate EEPROM transistor and memory array | |
US5354703A (en) | EEPROM cell array with tight erase distribution | |
US5409854A (en) | Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array | |
US6902974B2 (en) | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions | |
US6844586B2 (en) | Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates | |
KR100273705B1 (ko) | 불휘발성반도체메모리장치의웰구조및그에따른제조방법 | |
US5496754A (en) | Method for preventing bit line-to-bit line leakage in the access transistor region of an AMG EPROM | |
JP3947041B2 (ja) | 半導体装置及びその製造方法 | |
US6628550B1 (en) | Structure, fabrication and operation method of flash memory device | |
US6060356A (en) | Method of fabricating virtual ground SSI flash EPROM cell and array | |
US6806530B2 (en) | EEPROM device and method for fabricating same | |
KR100276200B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
KR19990015794A (ko) | 불휘발성 메모리 장치 및 그 제조 방법 | |
US6834011B2 (en) | Structure, fabrication method and operating method for flash memory | |
KR19990031224A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20150630 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20170630 Year of fee payment: 17 |
|
FPAY | Annual fee payment |
Payment date: 20180629 Year of fee payment: 18 |