KR20170024702A - 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 반도체 기판 상에 일 방향으로 연장되면서 기설정된 간격으로 이격되어 형성되는 복수의 도전성 패턴들, 상기 반도체 기판 내에 상기 도전성 패턴들을 사이에 두고 불순물이 도핑되어 형성되는 복수의 정션 영역들을 포함하며, 상기 복수의 정션 영역들은 그 상부에 형성된 콘택과 연결되어 소스 및 드레인 전극 중 적어도 하나와 연결되는 트랜지스터 정션 영역, 및 그 상부에 형성된 바이어스 콘택과 연결되어 웰 바이어스 전압을 인가받는 더미 정션을 포함한다.

Description

반도체 장치{semiconductor device}
본 발명의 다양한 실시 예들은 반도체 장치와 관련된다.
반도체 장치는 트랜지스터와 트랜지스터를 서로 연결하여 회로를 구성함으로써 구현될 수 있다. 반도체 장치를 반도체 기판 상에 형성하는 경우, 반복적인 패턴을 기초로 하여 다수의 트랜지스터들과 이들을 연결하는 배선 등이 형성될 수 있다. 그런데 패턴의 안정화를 위하여 일정한 기능을 수행하는 배선들을 배치하고 그 남은 영역에 더미 패턴을 형성한다.
본 발명의 다양한 실시 예들은, 반도체 기판 상에 형성된 더미 패턴을 통하여 웰 바이어스 전압을 제공함으로써 트랜지스터의 동작 안정성을 향상시키면서도 작은 크기로 구현될 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 반도체 기판 상에 일 방향으로 연장되면서 기설정된 간격으로 이격되어 형성되는 복수의 도전성 패턴들 및 상기 반도체 기판 내에 상기 도전성 패턴들을 사이에 두고 불순물이 도핑되어 형성되는 복수의 정션 영역들을 포함한다. 상기 복수의 정션 영역들은 그 상부에 형성된 콘택과 연결되어 소스 및 드레인 전극 중 적어도 하나와 연결되는 트랜지스터 정션 영역, 및 그 상부에 형성된 바이어스 콘택과 연결되어 웰 바이어스 전압을 인가받는 더미 정션을 포함한다.
본 발명의 일 실시 예에 따른 반도체 장치는 활성 영역, 상기 활성 영역 상부에 형성된 게이트 패턴, 상기 게이트 패턴에 인접하는 소스 및 드레인으로 구성되는 트랜지스터를 포함하는 로직 어레이 영역, 및 상기 로직 어레이 영역들 사이에 형성된 더미 활성 영역, 상기 더미 활성 영역 상부에 상기 게이트 패턴이 배열된 방향과 동일한 방향으로 형성된 게이트 더미 패턴을 포함하여 상기 더미 활성 영역에 웰 바이어스 전압이 인가되는 더미 영역을 포함한다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 반도체 장치는 웰 바이어스 전압을 제공하기 위하여 별도의 가드 링(guard ring)을 포함하는 것이 아니라, 패턴의 안정성을 위하여 기존에 존재하던 더미 패턴을 활용하기 때문에 전체적인 회로 구현을 위하여 요구되는 면적을 최소화할 수 있다.
본 문서에 개시되는 다양한 실시 예들에 따르면, 반도체 장치는 트랜지스터에 웰 바이어스 전압을 인가하기 위하여 기존의 더미 패턴을 활용하기 때문에 트랜지스터들 사이의 연결을 통하여 회로를 구성하기 위한 연결 배선을 위한 공간을 용이하게 확보할 수 있다..
아울러 본 문서에 개시되는 다양한 실시 예들은 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시 예들에 대해 상세히 설명하고자 한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
도 1을 참조하면, 반도체 장치는 복수의 도전성 패턴들(111, 112, 113, 114, 115, 116, 121, 122, 123, ..., 128) 및 복수의 활성 영역들(131, 132, 133, 141, 142)을 포함할 수 있다. 복수의 활성 영역들(131, 132, 133, 141, 142) 내부에는 복수의 도전성 패턴들(111, 112, 113, 114, 115, 116, 121, 122, 123, ..., 128)을 사이에 두고 특정한 도전형의 불순물들로 도핑된 정션 영역들이 포함될 수 있다.
복수의 도전성 패턴들(111, 112, 113, 114, 115, 116, 121, 122, 123, ..., 128)은 반도체 기판(200) 상에 일 방향으로 연장되면서 기설정된 간격으로 이격되어 형성될 수 있다. 복수의 도전성 패턴들(111, 112, 113, 114, 115, 116, 121, 122, 123, ..., 128)은 폴리실리콘 패턴 또는 금속 패턴, 또는 폴리실리콘과 금속층을 적층하여 형성될 수 있다.
복수의 도전성 패턴들(111, 112, 113, 114, 115, 116, 117, 121, 122, 123, ..., 128, 129)은 게이트 전극과 연결되는 게이트 패턴들(111, 112, 113, 114, 115, 116, 117)을 포함할 수 있다.
게이트 패턴들(111, 112, 113, 114, 115, 116, 117)이 형성된 활성 영역(141, 142, 143)에는 트랜지스터 정션 영역이 형성될 수 있다. 트랜지스터 정션 영역들은 그 상부에 형성된 콘택(171, 172)을 통하여 소스 및 드레인 전극 중 적어도 하나와 연결되어 게이트 패턴들(111, 112, 113, 114, 115, 116, 117)과 함께 트랜지스터를 구성할 수 있다. 트랜지스터는 다양한 논리 회로를 구성할 수 있으므로 본 명세서에서는 게이트 패턴(111, 112, 113, 114, 115, 116, 117)들과 그에 인접하는 트랜지스터 정션 영역(즉, 소스 및 드레인 전극 중 적어도 하나와 연결되어 소스 및 드레인으로 기능하는 영역)을 포함하여 로직 어레이 영역(TR)으로 일컫는다.
게이트 패턴(111, 112, 113, 114, 115, 116, 117)을 제외한 도전성 패턴들은 게이트 더미 패턴(121, ..., 128, 129)을 나타낸다. 게이트 더미 패턴(121, ..., 128, 129)의 하부에 형성된 활성 영역들은 더미 활성 영역(131, 132, 133, 135)으로 일컬으며, 더미 활성 영역(131, 132, 133, 135)에는 특정한 도전성의 불순물로 도핑된 더미 정션 영역이 포함될 수 있다. 실시 예에 따라, 더미 정션 영역은 트랜지스터 정션 영역과 상이한 도전형을 갖는 불순물로 도핑될 수 있다.
반도체 기판(200) 상에서 로직 어레이 영역(TR)이 형성되지 않는 영역들은 게이트 더미 패턴(121, ..., 128, 129) 및 더미 활성 영역(131, 132, 133, 135)으로 채워져 안정성을 유지할 수 있도록 한다. 본 명세서에서는 게이트 더미 패턴(121, ..., 128, 129) 및 더미 활성 영역(131, 132, 133, 135)이 형성된 영역을 더미 영역(D)이라 일컫는다.
예를 들어, 게이트 더미 패턴(121, ..., 128, 129) 및 더미 활성 영역(131, 132, 133, 135)은 유사 셀 패턴 더미(Cell Like Pattern Dummy)라고 일컫는다.
더미 영역(D)은 로직 어레이 영역(TR)의 사이에 형성될 수 있다. 예를 들어, 더미 영역(D)은 로직 어레이 영역(TR)의 사이에 형성되어 전체 반도체 장치의 레이아웃 상에서 안정성을 확보할 수 있도록 한다. 예를 들어, 반도체 장치의 크기가 점차 줄어듦에 따라서 반도체 장치를 제조하기 위한 노광 장비의 한계로 인하여 도전성 패턴을 일정한 간격으로 형성하여야만 전체 패턴의 안정성이 보장될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치에 포함된 더미 정션 영역은 그 상부에 형성된 바이어스 콘택(161, 162)을 통하여 웰 바이어스 전압을 인가 받을 수 있다.
실시 예에 따라, 더미 영역(D)에 포함된 더미 정션 영역을 통하여 웰 바이어스 전압이 인가되며, 게이트 더미 패턴(121, 122, ..., 128, 129)은 플로팅(floating) 될 수 있다. 또한, 다른 실시 예에 있어서, 게이트 더미 패턴(121, 122, ..., 128, 129)은 형성되지 않을 수도 있다.
도 1을 참조하면, 반도체 기판(200) 상에는 PMOS 영역과 NMOS 영역을 나누어 도시하고 있다. 예를 들어, 반도체 기판(200)이 P형 기판일 경우, PMOS 영역은 N-WELL 위에 형성될 수 있다. PMOS 영역의 바이어스 콘택(161)을 통하여 제공되는 웰 바이어스 전압을 통하여 N-WELL 영역 모두에 웰 바이어스 전압이 인가될 수 있고 NMOS 영역의 바이어스 콘택(162)을 통하여 반도체 기판(200) 전체에 웰 바이어스 전압이 인가될 수 있다.
따라서 웰 바이어스 전압을 통하여 PMOS 영역 및 NMOS 영역에 형성된 로직 어레이 영역(TR)이 안정적으로 동작할 수 있다. 더욱이 웰 바이어스 전압을 제공하기 위하여 추가적인 구성요소가 필요한 것이 아니라 로직 어레이 영역(TR) 사이에서 패턴의 안정화를 위하여 요구되는 더미 영역(D)을 통하여 웰 바이어스 전압을 인가할 수 있기 때문에 반도체 장치를 소형화할 수 있다.
반도체 기판(200)은 실리콘 기판, SOI(Silicon on Insulator) 기판, 갈륨 비고 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이 용 유리 기판 등을 포함할 수 있다.
예를 들어, 반도체 기판(200)의 PMOS 영역에 인(P) 또는 비소(As)와 같은 n형 불순물이 주입되어 N-WELL이 형성된 경우, 활성 영역(141, 142, 143)에 포함된 트랜지스터 정션 영역은 p형 불순물이 주입되어 형성될 수 있으며, 더미 활성 영역(131, 132, 133, 135)에 포함된 더미 정션 영역은 n형 불순물이 주입되어 형성될 수 있다.
실시 예에 따라, 반도체 장치는 게이트 더미 패턴들(121, 122, ..., 128, 129)이 연장된 방향과 교차되는 방향으로 형성되어 게이트 더미 패턴들(121, 122, ..., 128, 129)을 연결하는 더미 연결 패턴(151, 152, 153, 154)을 더 포함할 수 있다.
도 2는 도 1의 반도체 장치를 A-A'선을 따라 절단한 단면도이다.
도 2를 참조하면, 반도체 장치는 반도체 기판(200) 상에 형성된 더미 활성 영역(133)과 활성 영역(141, 142), 게이트 패턴(113, 114, 115), 게이트 더미 패턴(127, 128), 바이어스 콘택(161) 및 바이어스 전압 패턴(181)을 포함할 수 있다.
바이어스 전압 패턴(181)은 웰 바이어스 전압을 제공하는 패턴으로 게이트 패턴(113, 114, 115) 및 게이트 더미 패턴(127, 128)보다 수직으로 높은 위치에 형성될 수 있다.
바이어스 전압 패턴(181)으로 인가된 웰 바이어스 전압은 바이어스 콘택(161)을 통하여 더미 활성 영역에 형성된 더미 정션 영역(133)을 통하여 N-WELL에 인가될 수 있다.
도 3은 도 2의 반도체 장치를 B-B' 선을 따라 절단한 단면도이다.
도 3을 참조하면, 반도체 장치는 반도체 기판(200) 상에 형성된 더미 활성 영역(135)과 활성 영역(143), 게이트 패턴(117), 게이트 더미 패턴(129), 바이어스 콘택(162) 및 바이어스 전압 패턴(182)을 포함할 수 있다.
바이어스 전압 패턴(182)을 통하여 인가된 웰 바이어스 전압은 바이어스 콘택(162)을 통하여 반도체 기판(200)에 제공될 수 있다. 바이어스 전압 패턴(182)에 인가되는 웰 바이어스 전압은 도 2의 바이어스 전압 패턴(181)을 통하여 인가되는 웰 바이어스 전압과는 상이한 값을 가진다.
바이어스 전압 패턴(182)은 게이트 패턴(117) 및 게이트 더미 패턴(129) 보다 수직으로 높은 위치에 형성될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 평면도이다.
도 4에서는 도 3에서 형성된 트랜지스터 영역(TR)의 트랜지스터들을 연결하여 논리 회로를 구성하는 실시 예를 나타내었다.
도 4는 도 3의 반도체 장치의 구성의 상부에 추가적으로 다른 구성요소들이 형성된 것으로, 도 3의 구성에 대한 구체적인 설명은 생략하도록 한다.
도 4를 참조하면, 도 3의 복수의 도전성 패턴들(111, 112, ..., 117, 121, 122, ..., 129)이 형성된 상부에 제1 연결 패턴(310)이 형성되고, 게이트 패턴(111, 112, ..., 117)을 연결하는 제2 연결 패턴(190)이 형성된다.
트랜지스터 영역(TR)에 형성된 게이트 패턴(111, 112, ..., 117)은 제2 연결 패턴(190)을 통하여 연결되며, 제1 연결 패턴(310)을 통하여 NMOS 영역에 형성된 트랜지스터들과 PMOS 영역에 형성된 트랜지스터들이 서로 연결되어 다양한 논리 회로를 구성할 수 있다.
예를 들어, 도 4에서 도시된 바와 같이 연결됨으로써 인버터, NAND, NOR와 같은 다양한 논리 회로들이 구성될 수 있다.
다양한 실시 예들에 따른 회로 또는 시스템은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 추가적인 다른 구성요소를 더 포함할 수 있다. 그리고 본 문서에 개시된 실시 예는 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며 본 발명의 범위를 한정하는 것은 아니다. 따라서 본 문서의 범위는 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다.
111, ..., 117 : 게이트 패턴
121, ..., 129 : 게이트 더미 패턴
131, 132, 133, 135 : 더미 활성 영역
141, 142, 143 : 활성 영역

Claims (15)

  1. 반도체 기판 상에 일 방향으로 연장되면서 기설정된 간격으로 이격되어 형성되는 복수의 도전성 패턴들;
    상기 반도체 기판 내에 상기 도전성 패턴들을 사이에 두고 불순물이 도핑되어 형성되는 복수의 정션 영역들을 포함하며,
    상기 복수의 정션 영역들은 그 상부에 형성된 콘택과 연결되어 소스 및 드레인 전극 중 적어도 하나와 연결되는 트랜지스터 정션 영역, 및 그 상부에 형성된 바이어스 콘택과 연결되어 웰 바이어스 전압을 인가받는 더미 정션을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 더미 정션 영역과 상기 트랜지스터 정션 영역들은 상이한 도전형의 불순물로 도핑된 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 반도체 기판 상에 형성되어 상기 웰 바이어스 전압을 제공하기 위한 바이어스 전압 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 트랜지스터 정션 영역의 사이에 형성된 상기 도전성 패턴은 게이트 전극과 연결되어 상기 트랜지스터 정션 영역과 함께 트랜지스터를 구성하는 것을 특징으로 하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 트랜지스터를 복수 개 연결하여 논리 회로를 구성하는 반도체 장치.
  6. 청구항 3에 있어서,
    상기 트랜지스터를 제외한 반도체 기판 내에 형성된 더미 활성 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 도전성 패턴들 중 상기 더미 활성 영역 상에 위치한 게이트 더미 패턴은 플로팅(floating) 상태인 것을 특징으로 하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 게이트 더미 패턴을 연결하도록 상기 일 방향과 교차하는 방향으로 연장된 더미 연결 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 청구항 2에 있어서,
    상기 바이어스 전압 패턴은 상기 도전성 패턴들보다 수직으로 높은 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  10. 활성 영역, 상기 활성 영역 상부에 형성된 게이트 패턴, 상기 게이트 패턴에 인접하는 소스 및 드레인으로 구성되는 트랜지스터를 포함하는 로직 어레이 영역; 및
    상기 로직 어레이 영역들 사이에 형성된 더미 활성 영역, 상기 더미 활성 영역 상부에 상기 게이트 패턴이 배열된 방향과 동일한 방향으로 형성된 게이트 더미 패턴을 포함하여 상기 더미 활성 영역에 웰 바이어스 전압이 인가되는 더미 영역을 포함하는 반도체 장치.
  11. 청구항 10에 있어서,
    상기 더미 영역은
    상기 더미 활성 영역 내에, 상기 소스 및 드레인과 상이한 도전형을 갖는 물질로 도핑된 더미 정션 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 청구항 11에 있어서,
    상기 더미 정션 영역 상에 형성된 바이어스 콘택을 통하여 상기 웰 바이어스 전압을 제공하는 바이어스 전압 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 청구항 10에 있어서,
    상기 게이트 패턴과 상기 게이트 더미 패턴은 동일한 간격을 가지고 반복적으로 배치되는 것을 특징으로 하는 반도체 장치.
  14. 청구항 10에 있어서,
    상기 게이트 더미 패턴을 연결하는 더미 연결 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 청구항 10에 있어서,
    상기 게이트 패턴들이 서로 연결되어 로직 회로를 구성하는 것을 특징으로 하는 반도체 장치.
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