KR100915468B1 - 비휘발성 반도체 메모리 - Google Patents

비휘발성 반도체 메모리

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Abstract

본 발명의 예에 따른 비휘발성 반도체 메모리는 직렬로 접속되는 선택 게이트 트랜지스터와 메모리 셀을 구비하는 셀 유닛, 선택 게이트 트랜지스터에 접속되는 선택 게이트 라인(SG) 및 메모리 셀에 접속되는 워드 라인(WL)을 포함한다. 워드 라인(WL)의 일단은 선택 게이트 라인 측으로 구부러져 있고, 워드 라인(WL)의 구부러진 지점과 원단 사이에 프린지(F)가 접속된다.

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 비휘발성 반도체 메모리의 워드 라인 레이아웃에 관한 것이다.
비휘발성 반도체 메모리, 특히 NAND 셀 타입 플래시 메모리는 대용량 및 비휘발성 특성과 같은 특징을 이용함으로써 휴대용 오디오 디바이스와 같은 다양한 전자 디바이스의 메인 메모리로서 최근에 사용되어왔다.
그와 같은 환경하에서, NAND 셀 타입 플래시 메모리에는 기능 개선 외에 용량 증가라는 다른 해결해야할 과제가 있다.
대용량의 NAND 셀 타입 플래시 메모리를 얻기 위해서는 메모리 셀의 소형화를 장려하는 것이 가장 간단한 방법이지만, 레지스트의 최소 처리 치수와 관련된 장애가 메모리 셀을 소형화하기 위한 노광 디바이스에 존재한다.
예를 들어, NAND 스트링에 평행한 방향인 메모리 셀의 크기 F(미래의 크기)는 워드 라인 피치의 반(½ 피치)으로 결정되지만, 그 ½ 피치는 일반적으로 최소 처리 치수보다 작을 수 없다.
그러므로 프로세스의 관점에서 최소 처리 치수보다 작은 크기를 얻는 소형화 처리 기법에 대하여 문헌 1(일본특허출원 공개공보 제5-88375호) 및 문헌 2(일본특허출원 공개공보 제8-55920호)에서 제안한다.
이러한 소형화 처리 기법은 언더코트(undercoat)는 측벽(side wall)을 마스크로서 사용하여 처리된다는 데 특징이 있다.
그러나 문헌 1은 라인 & 스페이스 패턴 형성에 대해서만 개시하고, 이러한 패턴 형성을 비휘발성 반도체 메모리에 실제로 적용하는 것에 대한 논의는 없다. 즉, 측벽을 사용하는 소형화 처리 기법에서 라인 & 스페이스 패턴은 형성할 수 있을지라도 컨택트 홀은 형성할 수 없다.
그러므로 미세한 라인 & 스페이스 패턴이 형성될지라도 컨택트가 각 패턴에 관하여 발생될 수 없다. 따라서, 예를 들어 비휘발성 반도체 메모리의 워드 라인이 제공될 수 없다.
이와 다르게, 문헌 2는 워드 라인에 대한 애플리케이션을 가정하는 소형화 처리 기법을 제안한다. 이 기법에 따르면, 워드 라인은 측벽을 마스크로서 사용하여 처리되고, 프린지(fringe)는 워드 라인의 양단에 선택적으로 형성되며, 이에 의해 워드 라인에 관련된 컨택트 영역을 할당한다.
그러나 그와 같은 레이아웃에서, 프린지는 워드 라인의 양단에 직접 접속되므로 충분한 크기의 프린지를 형성하는 것을 어렵게 한다. 또한, 프린지가 워드 라인의 양단에 선택적으로 접속되고, 워드 라인의 일단에 있는 프린지가 지그재그 방식으로 레이아웃될지라도, 워드 라인의 피치는 프린지의 크기에 여전히 영향을 미친다.
그러므로 워드 라인의 피치가 좁아질수록 충분한 크기를 갖는 프린지가 형성될 수 없다. 또한, 프린지와 컨택트 홀 간의 정렬 변화가 발생하는 경우의 접촉 저항의 증가 또는 최악의 경우 인접한 워드 라인 간의 단락과 관련된 문제가 발생한다.
[특허문헌 1] 일본특허출원 공개공보 제5-88375호
[특허문헌 2] 일본특허출원 공개공보 제8-55920호
본 발명의 양상에 따른 비휘발성 반도체 메모리는 직렬로 접속되는 선택 게이트 트랜지스터와 메모리 셀을 구비하는 셀 유닛, 선택 게이트 트랜지스터에 접속되는 선택 게이트 라인(SG) 및 메모리 셀에 접속되는 워드 라인(WL)을 포함한다. 워드 라인(WL)의 일단은 선택 게이트 라인 측으로 구부러져 있고, 워드 라인(WL)의 구부러진 지점과 원단 사이에 프린지(F)가 접속된다.
본 발명의 양상에 따른 비휘발성 반도체 메모리는 첨부한 도면을 참조하여 설명한다.
1. 개요
본 발명의 예에서는, 리소그라피의 분해능 한계보다 미세한 패턴을 형성하는 소형화 처리 기법을 비휘발성 반도체 메모리의 워드 라인 처리에 적용하는 경우, 예를 들어 접촉 저항의 증가 또는 인접 워드 라인의 단락에 관한 문제는 없으면서, 컨택트와 워드 라인을 제시하기 위한 워드 라인 레이아웃을 제안한다.
도 1 내지 4에 도시한 레이아웃에서, 예를 들어 워드 라인의 일단이 선택 게이트 라인 측으로 구부러져 있고, 컨택트 플러그(컨택트 홀)는 구부러진 지점부터 원단까지의 영역에서 선택된 지점에 접속된다.
그와 같은 레이아웃에 따르면, 컨택트 플러그의 위치, 크기 및 인터-피치는 메모리 셀 어레이의 일단에 있는 컨택트 영역에서 2차원 방식(x-방향 및 y-방향)으로 자유롭게 조절할 수 있기 때문에, 컨택트 플러그는 접촉 저항의 감소 및 워드 라인의 단락 방지를 이룰 수 있다.
또한, 프린지는 워드 라인의 피치에 영향을 받지 않도록 워드 라인에 접속될 수 있다. 즉, 프린지 위치, 크기 및 인터-피치는 컨택트 플러그와 동일한 방식으로 자유롭게 조절할 수 있다.
특히, 문헌 2에서 개시한 레이아웃, 즉 워드 라인이 연장되는 방향(x-방향)에서 1차원 방식으로만 프린지 위치를 조절하기 위한 레이아웃에서는 프린지 위치 및 크기가 워드 라인의 피치에 영향을 받는다. 따라서, 이러한 관점에서 보면, 본 발명의 예로부터 얻는 효과는 의미가 있다는 점이 명백하다.
구체적으로, 본 발명의 예에서는 도 1, 3 및 4에 도시한 바와 같이 메모리 셀 어레이의 양단에 컨택트 영역을 각각 제공하는 레이아웃 및 도 2에 도시한 바와 같이 메모리 셀 어레이의 일단에 컨택트 영역을 제공하는 레이아웃을 제안한다.
도 1의 레이아웃에서, 워드 라인(WL)은 선택 게이트 라인(SG)을 다수 회 둘러싸는 루프 형상이다. 그와 같은 형상은 폐 루프 형상으로서 간주한다.
이러한 폐 루프 형상에 의해, 메모리 셀 어레이의 x-방향 일단에 있는 컨택트 영역에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG) 측으로 구부러져 있다(x-방향 아래로). 그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련되고, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
또한, 메모리 셀 어레이의 x-방향 타단에 있는 컨택트 영역에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG) 측으로 구부러져 있다(y-방향 위로). 그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련되고, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다. 점선 부분은 절단 장소를 나타낸다.
세로 방향(y-방향) 슬릿이 선택 게이트 라인(SC)으로부터의 제1 워드 라인(WL)의 프린지(F)와 제2 워드 라인(WL)의 프린지(F)를 서로 분리한다.
도 2의 레이아웃에서, 워드 라인(WL)은 선택 게이트 라인(SG)을 다수 회 부분적으로 둘러싸는 루프 형상이다. 그와 같은 형상은 부분 루프 형상으로서 간주한다.
이러한 부분 루프 형상에 의해, 메모리 셀 어레이의 x-방향 일단에 있는 컨택트 영역에서, 블록 BLOCKi 및 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG) 측으로 구부러져 있다(y-방향 아래/위로). 그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련된 다음, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다. 점선 부분은 절단 장소를 나타낸다.
메모리 셀 어레이의 x-방향 타단에는 컨택트 영역이 배치되지 않는다. 타단은 비어있다. 이 경우, 메모리 셀 어레이의 x-방향 타단의 레이아웃이 제거될 수 있다. 또한, 워드 라인(WL)의 독립성을 할당하기 위하여, 교차 슬릿(x-방향 및 y-방향)이 선택 게이트 라인(SG)으로부터의 제1 워드 라인(WL)의 프린지(F)와 제2 워드 라인(WL)의 프린지(F)를 서로 분리한다.
도 3의 레이아웃은 도 1의 레이아웃의 변형이지만, 폐 루프 형상이 형성되지 않는다. 이러한 레이아웃은 프린지(F)의 y-방향으로의 크기가 도 1의 레이아웃에서의 크기보다 커질 수 있고, 컨택트 플러그(CP)의 배치 자유도가 개선될 수 있다는 데 특징이 있다.
이 레이아웃에 따르면, 메모리 셀 어레이의 x-방향 일단에 있는 컨택트 영역에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로). 그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련된 다음, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 장소에 대향하는 측에 있는 블록 BLOCK(i+1)의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 원단 위치는 상술한 범위에서 자유롭게 설정할 수 있다. 즉, 원단의 위치가 블록 BLOCK(i+1)의 말단까지 연장되지 않을 수도 있고, 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
또한, 메모리 셀 어레이의 x-방향 타단에 있는 컨택트 영역에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로). 그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련된 다음, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 장소에 대향하는 측에 있는 블록 BLOCKi의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 원단 위치는 상술한 범위에서 자유롭게 설정할 수 있다. 즉, 원단의 위치가 블록 BLOCKi의 말단까지 연장되지 않을 수도 있고, 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리된 다음, 워드 라인 각각의 독립성이 할당된다. 점선 부분은 절단 장소를 나타낸다.
수직 방향(y-방향)의 슬릿이 선택 게이트 라인(SG1)으로부터의 제1 워드 라인(WL)의 프린지(F)와 제2 워드 라인(WL)의 프린지를 서로 분리한다.
도 4의 레이아웃은 도 1의 레이아웃의 변형이지만, 폐 루프 형상이 형성되지 않는다. 이러한 레이아웃은 한 블록 BLOCKi 내 복수의 워드 라인이 2개 그룹으로 분리된 다음, 워드 라인이 구부러지는 방향은 이러한 2개 그룹 간에서 서로 구별된다는 데 특징이 있다.
이 경우, 프린지(F)의 y-방향으로의 크기가 도 1의 레이아웃에서의 크기보다 커질 수 있고, 컨택트 플러그(CP)의 배치 자유도가 개선될 수 있다. 또한, 컨택트 영역의 x-방향으로의 크기가 도 3의 레이아웃에서의 크기보다 작아질 수 있다.
이러한 레이아웃에 따르면, 메모리 셀 어레이의 x-방향 일단에 있는 컨택트 영역에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로). 또한, 블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측의 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG2) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 위로).
그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련되고, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측의 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+1)의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단 위치는 상술한 범위에서 자유롭게 설정할 수 있다. 즉, 원단 위치가 블록 BLOCK(i+1)의 y-방향으로의 중심부까지 연장되지 않을 수도 있고, 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
또한, 메모리 셀 어레이의 x-방향 타단에 있는 컨택트 영역에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로). 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측의 적어도 하나의 워드 라인의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 아래로).
그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지(F)가 마련된 다음, 컨택트 플러그(CP)가 프린지(F)에 접속된다.
블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCKi의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단 위치는 상술한 범위에서 자유롭게 설정할 수 있다. 즉, 원단 위치가 블록 BLOCKi의 y-방향으로의 중심부까지 연장되지 않을 수도 있고, 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다. 점선 부분은 절단 장소를 나타낸다.
수직 방향(y-방향)의 슬릿이 선택 게이트 라인(SG1) 또는 선택 게이트 라인(SG2)으로부터의 제1 워드 라인의 프린지(F)와 제2 워드 라인의 프린지(F)를 서로 분리한다.
2. 실시예
이하에서는, 최적의 실시예에 대하여 설명한다.
메모리 셀의 소형화에 의미가 있는 NAND 셀 타입 플래시 메모리의 예로서 설명한다.
(1) 개요
도 5는 NAND 셀 타입 플래시 메모리의 필수적인 부분을 도시한다.
메모리 셀 어레이(1)는 직렬로 접속된 복수의 메모리 셀과 그 양단 부분에 하나씩 접속된 2개의 선택 게이트 트랜지스터를 구비하는 셀 유닛을 포함한다.
워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이(1) 내 워드 라인 및 선택 게이트 라인에 접속된다. 웰/소스 라인 전위 제어 회로(3)는 메모리 셀 어레이(1) 내 웰 영역의 전위와 소스 라인의 전위를 제어한다.
데이터 회로(4)는 데이터를 임시로 저장하는 기능이 있다. 예를 들어, 프로그래밍 시, 한 페이지에 대한 프로그램 데이터는 데이터 회로(4) 내에 포함된 래치 회로에 저장된다. 판독 시, 한 페이지에 대한 판독 데이터는 데이터 회로 내에 포함된 래치 회로에 저장된다.
컬럼 디코더(5)는 컬럼 어드레스 신호에 응답하여 메모리 셀 어레이(1)의 컬럼을 선택한다.
감지 증폭기(6)는 판독 데이터를 감지한다. 데이터 입/출력 버퍼(7)는 데이터 입/출력의 인터페이스 기능을 한다. 어드레스 버퍼(8)는 로우/컬럼 어드레스 신호 입력 버퍼의 기능을 한다.
전위 생성 회로(9)는 프로그래밍 시 기록 전위와 전달 전위를 생성한다. 기록 전위와 전달 전위는 기록 제어 회로(10)에 입력된다. 기록 제어 회로(10)는 셀 유닛에 기록하기 위한 대상으로 선택된 셀에 관한 기록 상태를 제어한다.
로우 어드레스 신호는 어드레스 버퍼(8)를 통해 워드 라인/선택 게이트 라인 드라이버(2)에 입력된다. 컬럼 어드레스 신호는 어드레스 버퍼(8)를 통해 컬럼 디코더(5)에 입력된다.
일괄 검출 회로(11)는 프로그래밍 시 데이터 회로(4)로부터 출력되는 검출 신호(PCD)에 기초하여 데이터가 선택된 메모리 셀에 정확하게 기록되는지 여부를 검증한다.
커맨드 인터페이스 회로(12)는 메모리 칩(14)이 아닌 칩(예컨대, 호스트 마이크로컴퓨터)이 생성하는 제어 신호에 기초하여 데이터 입/출력 버퍼(7)에 입력되는 데이터가 커맨드 데이터인지 여부를 판단한다.
데이터 입/출력 버퍼(7)에 입력되는 데이터가 커맨드 데이터인 경우, 커맨드 인터페이스 회로(12)는 커맨드 데이터를 상태 머신(13)에 전달한다.
상태 머신(13)은 커맨드 데이터에 기초하여 플래시 메모리의 동작 모드를 판정하고, 동작 모드에 응답하여 플래시 메모리의 전체 동작을 제어한다.
(2) 메모리 셀 어레이
도 6 및 7은 메모리 셀 어레이 또는 워드 라인/선택 게이트 라인 드라이버와 컨택트 영역 간의 위치 관계를 각각 도시한다.
도 6의 예에서, 워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이(2)의 양단에 각각 배치된다. 도 7의 예에서, 워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이(1)의 일단에 배치된다. 상호접속을 위한 컨택트 영역(14)은 메모리 셀 어레이(1)와 워드 라인/선택 게이트 라인 드라이버(2) 사이에 배치된다.
메모리 셀 어레이(1)는 BLOCK1부터 BLOCKn까지인 복수(본 실시예에서는 n개)의 블록을 포함한다. 블록 BLOCK1부터 BLOCKn는 y-방향으로 일렬로 배치된다. 본 명세서에서 사용하는 단어인 "블록"은 소거의 최소 유닛, 즉 한번에 소거될 수 있는 메모리 셀의 최소 수를 나타낸다.
도 8은 한 블록을 도시한다.
블록 BLOCKi은 x-방향으로 배열되는 복수(본 실시예에서는 m개)의 셀 유닛(CU)을 포함한다. 셀 유닛(CU) 각각은 직렬로 접속되는 8개 메모리 셀 M1, M2,…, M8로 구성된 NAND 스트링, NAND 스트링의 일단에 접속되는 선택 게이트 트랜지스터 ST1 및 NAND 스트링의 타단에 접속되는 선택 게이트 트랜지스터 ST2를 포함한다.
본 실시예에서 NAND 스트링은 8개 메모리 셀 M1, M2,…, M8을 포함하지만, 8개로 특별히 한정하지 않으면서 2개 이상의 메모리 셀을 포함할 수도 있다.
선택 게이트 트랜지스터 ST1는 비트 라인(BLq)(q=0,1,…,m-2,m-1)에 접속되고, 선택 게이트 트랜지스터 ST2는 소스 라인(SL)에 접속된다.
워드 라인(제어 게이트 라인) WL1, WL2,…, WL8은 x-방향으로 연장되고, x-방향에 있는 복수의 메모리 셀에 공통으로 접속된다. 선택 게이트 라인 SGD은 x-방향으로 연장되고, x-방향에 있는 복수의 선택 게이트 트랜지스터 ST1에 공통으로 접속된다. 선택 게이트 라인 SGS도 x-방향으로 연장되고, x-방향에 있는 복수의 선택 게이트 트랜지스터 ST2에 공통으로 접속된다.
도 9는 메모리 셀 어레이의 y-방향으로의 단면 구조를 도시한다.
n형 웰 영역(21-2)과 p형 웰 영역(21-3)을 포함하는 이중-웰 영역이 p형 실리콘 기판(21-1)에 형성된다.
직렬로 접속된 복수의 메모리 셀 M1, M2,…, M8은 p형 웰 영역(21-3)에 배치된다. 여기서, 본 실시예에서도 NAND 스트링은 8개 메모리 셀 M1, M2,…, M8을 포함하지만, 8개로 특별히 한정하지 않으면서 2개 이상의 메모리 셀을 포함할 수도 있다.
8개 메모리 셀 M1, M2,…, M8은 N 채널 MOS 트랜지스터로 각각 구성하고, 부동 게이트 전극(FG)과 제어 게이트 전극(워드 라인) WL1, WL2,…, WL8으로 구성하는 스택형 게이트 구조를 포함한다.
선택 게이트 트랜지스터 ST1은 직렬로 접속된 메모리 셀 M1, M2,…, M8로 구성한 NAND 스트링의 일단에 접속되고, 선택 게이트 트랜지스터 ST2는 그 타단에 접속된다.
선택 게이트 트랜지스터 ST1 및 ST2 각각은 N 채널 MOS 트랜지스터로 구성하고, 메모리 셀 M1, M2,…, M8에 유사한 구조, 즉 스택형 게이트 구조를 각각 구비하는 선택 게이트 라인 SGS 및 SGD를 포함한다.
셀 유닛의 일단, 즉 선택 게이트 트랜지스터 ST1의 확산층(드레인 확산층)(22)은 컨택트 플러그(CB1)를 통해 제1 금속층(ME0)에 접속된다. 또한, 제1 금속층(ME0)은 비아 플러그(V1)를 통해 비트 라인(BL)의 역할을 하는 제2 금속층(ME1)에 접속된다. 비트 라인(BL)은 비트 라인 전위 제어 회로에 접속된다.
셀 유닛의 타단, 즉 선택 게이트 트랜지스터 ST2의 확산층(소스 확산층)(23)은 컨택트 플러그(CB2)를 통해 소스 라인(SL)의 역할을 하는 제1 금속층(ME0)에 접속된다. 소스 라인(SL)은 소스 라인 전위 제어 회로에 접속된다.
n형 웰 영역(21-2)은 n형 확산층(24)을 통해 전위 세팅 라인(26)에 접속되고, p형 웰 영역(21-3)은 p형 확산층(25)을 통해 전위 세팅 라인(26)에 접속된다. 즉, n형 웰 영역(21-2)과 p형 웰 영역(21-3)은 전위가 서로 동일하도록 설정된다. 전위 세팅 라인(26)은 웰 전위 제어 회로에 접속된다.
부동 게이트 전극(FG)은, 예를 들어 불순물을 포함하는 전기적으로 전도성이 있는 폴리-실리콘(poly-silicon)을 포함하고, 제어 게이트 전극 WL1, WL2,…, WL8과 선택 게이트 라인 SGS 및 SGD는, 예를 들어 불순물을 포함하는 전기적으로 전도성이 있는 폴리-실리콘 또는 이러한 폴리-실리콘과 실리사이드(silicide)로 구성한 라미네이트(laminate)를 포함한다.
제1 및 제2 금속층 ME0 및 ME1은, 예를 들어 알루미늄, 구리 또는 그들의 합금을 포함한다.
본 명세서에 도시하지는 않지만, 제어 게이트 전극(워드 라인) WL1, WL2,…, WL8과 워드 라인 드라이버를 상호접속하기 위한 금속층은 제1 또는 제2 금속층 ME0 또는 ME1을 포함한다.
(3) 레이아웃의 제1 예
도 10은 워드 라인 레이아웃의 제1 예를 도시한다.
블록 BLOCKi 및 BLOCK(i+1)은 메모리 셀 어레이의 서로 근접한 블록을 나타낸다.
복수의 워드 라인(WL)과, 그 사이에 개재되는 2개의 선택 게이트 라인 SG1 및 SG2가 블록 BLOCKi 및 BLOCK(i+1)에 각각 배치된다.
2개의 선택 게이트 라인 SG1 및 SG2 중 하나는 소스 라인 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGS)이고, 다른 하나는 비트 라인(드레인) 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGD)이다(도 8 및 9 참조).
워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이(2), 즉 블록 BLOCKi 및 BLOCK(i+1) 양단에 배치된다.
컨택트 영역(14)은 각 블록 BLOCKi 및 BLOCK(i+1)과 워드 라인/선택 게이트 라인 드라이버(2) 사이에 배치된다. 컨택트 영역(14)은 각 블록 BLOCKi 및 BLOCK(i+1)과 워드 라인/선택 게이트 라인 드라이버(2)를 상호접속하기 위한 영역이다.
워드 라인(WL)은 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 2개의 선택 게이트 라인(SG1,SG2)을 복수 회 둘러싸는 폐 루프 형상이다.
즉, 각 블록 BLOCKi 및 BLOCK(i+1)의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로).
또한, 각 블록 BLOCKi 및 BLOCK(i+1)의 타단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로).
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다.
도 11은 도 10의 컨택트 영역(14) 내 워드 라인 레이아웃을 도시하는 상세도이다.
컨택트 영역(14)에서는 프린지(F)와 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치가 중요하다.
프린지(F)와 컨택트 플러그(CP)에 관한 본 발명의 예에 따르면, 그 위치, 크기 및 상호 간의 피치는 컨택트 영역(14)에서 2차원 방식(x-방향과 y-방향)으로 자유롭게 조절할 수 있다.
즉, 프린지(F)와 컨택트 플러그(CP)의 x-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점의 위치에서 조절할 수 있고, 프린지(F)와 컨택트 플러그(CP)의 y-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점부터 워드 라인의 원단까지의 범위에서 조절할 수 있다.
본 예에서, 워드 라인(WL)에 접속되는 프린지(F)와 컨택트 플러그(CP)는 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 2개의 선택 게이트 라인(SG1) 각각의 원단에 집중적으로 배치된다.
또한, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL) 중 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 i번째(i는 홀수) 워드 라인(WL) 및 i+1번째 워드 라인(WL)에 접속되는 프린지(F)는 i번째 워드 라인(WL)과 i+1번째 워드 라인(WL) 사이에 각각 배치된다.
더욱이, 수직 방향(y-방향)의 슬릿은 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째 워드 라인(WL)의 프린지(F)와 i+1번째 워드 라인의 프린지(F)를 서로 분리한다.
그와 같은 레이아웃에 따르면, 접촉 저항의 증가 또는 인접 워드 라인의 단락에 관한 문제는 야기하지 않으면서, 리소그라피의 분해능 한계보다 미세한 패턴을 형성하는 소형화 처리 기법을 비휘발성 반도체 메모리의 워드 라인 처리에 적용할 수 있다.
도 12 및 13은 도 11의 레이아웃의 변형을 각각 도시한다.
도 12의 예에서, 워드 라인(WL)의 위치가 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터 멀어질수록, 워드 라인(WL)에 접속되는 프린지(F)의 크기(y-방향)가 커진다.
이 경우, 예를 들어 도면에 도시한 바와 같이, 프린지(F)에 접속되는 컨택트 플러그(컨택트 홀)(CP)의 레이아웃은 V 형상으로 형성할 수 있고, 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하며, 이에 따라 워드 라인(WL)과 워드 라인 드라이버를 상호접속하기 위한 금속층의 레이아웃을 간소화한다.
도 13의 예에서, 프린지는 워드 라인(WL)의 말단에 마련되지 않는다. 프린지가 마련되지 않는 경우, 컨택트 영역(14)의 x-방향으로의 크기가 함께 줄어들 수 있고, 이에 따라 칩 영역의 감소에 기여할 수 있다.
이러한 상태에서도 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치는 컨택트 영역(14)에서 자유롭게 조절할 수 있고, 이에 따라 접촉 저항의 증가 또는 워드 라인 간의 단락과 같은 문제를 야기하지 않으면서 높은 신뢰성과 고성능의 비휘발성 반도체 메모리를 제공하는 것이 가능해진다.
도 12 및 13의 각 예에서, 컨택트 플러그(CP)는 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하는 경사진 레이아웃이지만, 그 레이아웃에 특별히 한정하지는 않는다. 예를 들어, 컨택트 플러그(CP)는 지그재그 방식으로 레이아웃될 수도 있다.
(4) 워드 라인 레이아웃의 제2 예
도 14는 워드 라인 레이아웃의 제2 예를 도시한다.
블록 BLOCKi 및 BLOCK(i+1)는 메모리 셀 어레이의 서로 인접한 블록을 나타낸다.
복수의 워드 라인(WL)과, 그 사이에 개재되는 2개의 선택 게이트 라인 SG1 및 SG2가 블록 BLOCKi 및 BLOCK(i+1)에 각각 배치된다.
2개의 선택 게이트 라인 SG1 및 SG2 중 하나는 소스 라인 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGS)이고, 다른 하나는 비트 라인(드레인) 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGD)이다(도 8 및 9 참조).
제2 예는 제1 예와 다르게, 워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이, 즉 각 블록 BLOCKi 및 BLOCK(i+1)의 일단에만 배치된다.
컨택트 영역(14)은 각 블록 BLOCKi 및 BLOCK(i+1)과 워드 라인/선택 게이트 라인 드라이버(2) 사이에 배치된다. 컨택트 영역(14)은 각 블록 BLOCKi 및 BLOCK(i+1)과 워드 라인/선택 게이트 라인 드라이버(2)를 상호접속하기 위한 영역이다.
워드 라인(WL)은 부분적으로 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 2개의 선택 게이트 라인(SG1,SG2)을 복수 회 둘러싸는 부분 루프 형상이다.
즉, 각 블록 BLOCKi 및 BLOCK(i+1)의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCKi 및 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위/아래로).
블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다.
도 15는 도 14의 컨택트 영역(14) 내 워드 라인 레이아웃을 도시하는 상세도이다.
컨택트 영역(14)에서, 제1 예와 같이 프린지(F)와 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치는 2차원 방식(x-방향과 y-방향)으로 조절할 수 있다.
즉, 프린지(F)와 컨택트 플러그(CP)의 x-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점의 위치에서 조절할 수 있고, 프린지(F)와 컨택트 플러그(CP)의 y-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점부터 워드 라인의 원단까지의 범위에서 조절할 수 있다.
본 예에서, 제1 예와 같이 워드 라인(WL)에 접속되는 프린지(F)와 컨택트 플러그(CP)는 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 2개의 선택 게이트 라인(SG1) 각각의 원단에 집중적으로 배치된다.
또한, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL) 중 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째(i는 홀수) 워드 라인(WL) 및 i+1번째 워드 라인(WL)에 접속되는 프린지(F)는 i번째 워드 라인(WL)과 i+1번째 워드 라인(WL) 사이에 각각 배치된다.
더욱이, 수평 방향(x-방향)과 수직 방향(y-방향)의 교차 슬릿은 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째 워드 라인(WL)의 프린지(F)와 i+1번째 워드 라인의 프린지(F)를 서로 분리한다.
그와 같은 레이아웃에 따르면, 접촉 저항의 증가 또는 인접 워드 라인의 단락에 관한 문제는 야기하지 않으면서, 리소그라피의 분해능 한계보다 미세한 패턴을 형성하는 소형화 처리 기법을 비휘발성 반도체 메모리의 워드 라인 처리에 적용할 수 있다.
도 16 및 17은 도 11의 레이아웃의 변형을 각각 도시한다.
도 16의 예에서, 워드 라인(WL)의 위치가 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터 멀어질수록, 워드 라인(WL)에 접속되는 프린지(F)의 크기(y-방향)가 커진다.
이 경우, 예를 들어 도면에 도시한 바와 같이, 프린지(F)에 접속되는 컨택트 플러그(컨택트 홀)(CP)의 레이아웃은 V 형상으로 형성할 수 있고, 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하며, 이에 따라 워드 라인(WL)과 워드 라인 드라이버를 상호접속하기 위한 금속층의 레이아웃을 간소화한다.
도 17의 예에서, 프린지는 워드 라인(WL)의 말단에 마련되지 않는다. 프린지가 마련되지 않는 경우, 컨택트 영역(14)의 x-방향으로의 크기가 함께 줄어들 수 있고, 이에 따라 칩 영역의 감소에 기여할 수 있다.
이러한 상태에서도 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치는 컨택트 영역(14)에서 자유롭게 조절할 수 있고, 이에 따라 접촉 저항의 증가 또는 워드 라인 간의 단락과 같은 문제를 야기하지 않으면서 높은 신뢰성과 고성능의 비휘발성 반도체 메모리를 제공하는 것이 가능해진다.
도 16 및 17의 각 예에서, 컨택트 플러그(CP)는 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하는 경사진 레이아웃이지만, 그 레이아웃에 특별히 한정하지는 않는다. 예를 들어, 컨택트 플러그(CP)는 지그재그 방식으로 레이아웃될 수도 있다.
(5) 제조 방법의 제1 예
본 발명의 예에 따른 워드 라인 레이아웃을 구비하는 비휘발성 반도체 메모리 제조 방법의 제1 예에 관하여 설명한다.
우선, 도 18 내지 22에 도시한 바와 같이, STI(shallow trench isolation) 구조의 소자 분리 절연층(31)이 반도체 기판(30)에 형성된다. 또한, 게이트 절연층(32)이 소자 분리 절연층(31)이 둘러싸는 소자 영역상에 형성된다. 게이트 절연층(32)은, 예를 들어 실리콘 산화물 또는 실리콘 산화물을 포함하는 라미네이트 구조를 포함한다.
다음으로, 부동 게이트 전극 부재(33), 게이트 간 절연막(예컨대, IPD(inter-poly dielectric))(34) 및 워드 라인(부동 게이트 전극) 부재(35)가 게이트 절연층(32)상에 순서대로 형성된다.
부동 게이트 전극 부재(33)는 전기적으로 전도성이 있는 재료로 구성되지만, 전기적으로 전도성이 있는 폴리-실리콘이 주로 사용된다. 게이트 간 절연막(34)은, 예를 들어 ONO(oxide/nitride/oxide)의 3층 구조로서 마련된다. 워드 라인 부재(35)도 전기적으로 전도성이 있는 재료로 구성될 수도 있지만, 전기적으로 전도성이 있는 폴리-실리콘 및 실리사이드의 라미네이트 구조가 주로 사용된다.
게이트 간 절연막(34)은 메모리 셀이 형성되는 메모리 셀 영역(MA) 내 부동 게이트 전극 부재(33)와 워드 라인 부재(35) 사이에 전적으로 배치되지만, 부동 게이트 전극 부재(33)와 워드 라인 부재(35) 사이의 게이트 간 절연막(34)의 일부분은 선택 게이트 트랜지스터가 형성되는 선택 게이트 트랜지스터 영역(SA)에서 제거된다.
다음으로, 마스크 부재(36,37)가 워드 라인 부재(35)상에 순서대로 형성된다. 마스크 부재(36,37)는 서로 다른 재료를 포함한다.
그 다음, 포토레지스트(38)가 마스크 부재(37)상에 형성된다.
포토레지스트(38)는 포토리소그라피 프로세스에 따른 사전설정된 패턴으로 처리된다. 예를 들어, 라인 & 스페이스 레지스트 패턴은 선택 게이트 트랜지스터 영역(SA)에 형성되고, 선택 게이트 트랜지스터 영역(SA)의 레지스트 패턴을 둘러싸는 폐 루프 형상 레지스트 패턴은 메모리 셀 영역(MA)에 형성된다.
본 예에서, 폐 루프 형상 포토레지스트(38)는 메모리 셀 어레이(1)에 라인 & 스페이스 패턴으로 형성되고, 예를 들어 컨택트 영역(14) 내 프린지와 컨택트 홀의 레이아웃을 고려한 크기(x-방향 폭) 및 피치로 형성된다.
포토레지스트(38)의 라인 & 스페이스의 피치는 120㎚(라인=60㎚ 및 스페이스=60㎚)로 설정된다.
또한, 포토레지스트(38)의 폭은 슬리밍 기법에 따른 포토리소그라피의 분해능 한계보다 현저하게 줄일 수 있다. 도 18 내지 20에서, 점선은 가늘어지기 전의 포토레지스트(38)의 패턴을 나타내고, 실선은 가늘어진 후의 포토레지스트(38)의 패턴을 나타낸다.
예를 들어, 슬리밍 기법에 따르면, 포토레지스트(38)의 폭(라인)은 30㎚로 설정되고, 스페이스는 90㎚로 설정된다.
다음으로, 포토레지스트를 마스크로서 사용하여 마스크 부재(37)가 RIE에 따라 에칭된 후 포토레지스트(38)는 제거된다.
그 결과, 도 23 내지 27에 각각 도시한 바와 같이, 도 18 내지 22에 각각 도시한 포토레지스트(38)의 패턴이 마스크 부재(37)에 전달된다.
다음으로, 도 28 내지 32에 도시한 바와 같이, 포토레지스트(39)가 다시 각 마스크 부재(36,37)상에 형성된다.
포토레지스트(39)는 포토리소그라피 프로세스에 따라 선택 게이트 트랜지스터 영역(SA)의 상부로부터 컨택트 영역(14)의 상부까지 x-방향으로 연장되는 슬릿(개구)을 갖는 패턴으로 형성되는데, 그 패턴은 메모리 셀 영역(MA)의 상부를 충분하게 덮는다.
다음으로, 포토레지스트(39)로 덮지 않은 마스크 부재(39)의 일부분만이 선택적으로 응고된다. 동일한 에칭 조건에서, 응고된 마스크 부재(37)의 에칭 선택비는 포토레지스트(39)로 덮어 응고되지 않은 마스크 부재(37)의 에칭 선택비보다 작게 감소한다.
도면에서, 응고된 부분은 회색으로 명시한다.
다음으로, 포토레지스트(39)가 제거된다.
그 다음, 도 33 내지 37에 도시한 바와 같이, 마스크 부재(응고된 부분을 포함함)(37)를 마스크로서 사용하여 마스크 부재(36)가 RIE에 따라 에칭되고나서, 마스크 부재(37)의 패턴이 마스크 부재(36)상에 전달된다.
또한, 마스크 부재(36,37)상에는 그들을 충분하게 덮는 마스크 부재(40)가 형성된다. 마스크 부재(40)는 동일한 에칭 조건에서 응고된 마스크 부재(37)의 에칭 선택비와 동일하거나 거의 동일한 에칭 선택비를 갖는다고 가정한다.
다음으로, 마스크 부재(40)가 RIE에 따라 에칭되고나서, 마스크 부재(40)는 각 마스크 부재 36 및 37의 측벽상에만 남게 된다. 각 마스크 부재 36 및 37의 측벽상에 있는 마스크 부재(40)의 수평 방향 폭은, 예를 들어 30㎚로 설정된다.
다음으로, 마스크 부재 36 및 37이 선택적으로 에칭되는 경우, 마스크 부재(40)를 사용하는 미세한 마스크 패턴(예컨대, 라인=30㎚ 및 스페이스=30㎚)이 도 38 및 39에 도시한 바와 같이 형성된다.
마스크 부재 36 및 37이 에칭되는 경우, 응고된 마스크 부재(37)는 에칭되지 않은 마스크 부재(40)와 함께 남게 된다. 따라서, 선택 게이트 트랜지스터 영역(SA) 내 각 마스크 부재 36, 37 및 40의 폭은 메모리 셀 영역(MA) 내 마스크 부재(40)의 폭보다 넓다.
예를 들어, 선택 게이트 트랜지스터 영역(SA) 내 각 마스크 부재 36, 37 및 40의 폭은 90㎚가 된다.
마스크 부재 36, 37 및 40은 컨택트 영역(14) 내 프린지가 형성되는 부분에 남는다.
그 다음, 마스크 부재 36, 37 및 40을 마스크로서 사용하여 워드 라인 부재(35), 게이트 간 절연막(34), 부동 게이트 전극 부재(33) 및 게이트 절연층(32)이 RIE에 따라 순서대로 에칭된다.
그 결과, 도 40 내지 44에 도시한 바와 같이, 워드 라인(WL)은 포토리소그라피의 분해능 한계(최소 처리 치수)보다 미세한 패턴(예컨대, 라인=30㎚ 및 스페이스=30㎚)으로 메모리 셀 영역(MA)에 형성된다. 또한, 넓은 폭(채널 길이), 예컨대 90㎚의 폭을 갖는 선택 게이트 라인(선택 게이트 전극)(SG)이 선택 게이트 트랜지스터 영역(SA)에 형성된다.
또한, 컨택트 영역(14)에서는 프린지를 형성하기 위한 워드 라인 부재(35)의 패턴이 선택 게이트 라인(SG)의 원단에 형성된다.
마지막으로, 도 45 내지 49에 도시한 바와 같이, 포토리소그라피 및 RIE를 이용함으로써, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)은 서로 분리되고, 워드 라인(WL)의 독립성이 할당된다.
도 45에 도시한 바와 같은 분리 방법에서, 워드 라인(WL)의 일부분과 프린지(F)의 일부분은 수직 방향(y-방향)의 슬릿을 사용하여 제거한다.
다음으로, 메모리 셀(MC)과 선택 게이트 트랜지스터(ST)를 덮는 층간 절연층(41)이 반도체 기판(30)상에 형성된다. 또한, 프린지(F)에 도달하는 컨택트 홀이 층간 절연층(41)에 형성된다.
다음으로, 컨택트 플러그(CP)가 컨택트 홀에 충전되고, 금속층(42)이 층간 절연층(41)상에 형성된다. 금속층(42)은 워드 라인(WL)을 워드 라인 드라이버에 접속시킨다.
컨택트 플러그(CP)는 개별적으로 금속층(42)으로부터 형성될 수도 있고, 또는 동시에 형성될 수도 있다. 이러한 부재는 금속 스퍼터링 및 RIE에 따라 형성될 수도 있고, 또는 다마신(Damascene) 기법 또는 이중 다마신 기법에 따라 형성될 수도 있다.
상술한 프로세스의 결과, 도 11의 워드 라인 레이아웃을 갖는 비휘발성 반도체 메모리가 형성되지만, 포토레지스트(38)의 패턴 또는 워드 라인(WL)을 분리할 때 얻은 레지스트 패턴을 변경함으로써 또 다른 레이아웃이 제공될 수 있다.
또한, 레지스트 응고 프로세스가 본 예에 이용되지만, 본 발명의 예에 따른 레이아웃은 응고 프로세스가 이용되지않더라도 제공될 수 있다.
예를 들어, 응고 프로세스 대신, 프린지 위치 또는 크기는, 예를 들어 PEP(photo engraving process)를 실행함으로써 조절할 수 있다. 이 경우, 에칭을 원하지 않은 부분은 포토레지스트로 덮고, 이 상태에서 도 33 내지 37의 마스크 부재 36 및 37이 에칭될 수도 있다.
상술한 제조 방법에 따르면, 본 발명의 예에 따른 레이아웃을 갖는 비휘발성 반도체 메모리를 제공할 수 있다.
(6) 레이아웃의 제3 예
제3 예는 제1 예의 변형이다.
제3 예는 복수의 워드 라인이 폐 루프 형상으로 형성되지 않는다는 점에서 제1 예와 상당히 다르다. 따라서, 복수의 워드 라인, 특히 선택 게이트 라인(SG1)에 가장 가까운 워드 라인에 대해서는, 구부러진 지점부터 원단까지의 길이가 도 1의 레이아웃에서의 길이와 비교해서 길다.
도 50은 워드 라인 레이아웃의 제3 예를 도시한다.
블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)은 메모리 셀 어레이의 서로 인접한 블록을 나타낸다.
복수의 워드 라인(WL)과, 그 사이에 개재되는 2개의 선택 게이트 라인 SG1 및 SG2가 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)에 각각 배치된다.
2개의 선택 게이트 라인 SG1 및 SG2 중 하나는 소스 라인 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGS)이고, 다른 하나는 비트 라인(드레인) 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGD)이다(도 8 및 9 참조).
워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이, 즉 각 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)의 양단에 배치된다.
컨택트 영역(14)은 각 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)과 워드 라인/선택 게이트 라인 드라이버(2) 사이에 배치된다.
컨택트 영역(14)은 각 블록 BLOCKi 및 BLOCK(i+1)과 워드 라인/선택 게이트 라인 드라이버(2)를 상호접속하기 위한 영역이다.
각 블록 BLOCKi 및 BLOCK(i+1)의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로).
또한, 각 블록 BLOCKi 및 BLOCK(i+1)의 타단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로).
블록 BLOCKi 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 측에 대향하는 측에 있는 블록 BLOCK(i+1)의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
또한, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 측에 대향하는 측에 있는 블록 BLOCKi의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
유사하게, 각 블록 BLOCK(i+2) 및 BLOCK(i+3)의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+3) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로).
또한, 각 블록 BLOCK(i+2) 및 BLOCK(i+3)의 타단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 각각의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로).
블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 장소에 대향하는 측에 있는 블록 BLOCK(i+3)의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
또한, 블록 BLOCK(i+3) 내 복수의 워드 라인(WL) 각각의 원단은 선택 게이트 라인(SG1)이 배치되는 장소에 대향하는 측에 있는 블록 BLOCK(i+2)의 말단(선택 게이트 라인(SG2)이 배치되는 측)까지 최대한 연장될 수 있다.
도 10(제1 예)과 도 50(제3 예)의 비교로부터 명백한 바와 같이, 예 3에서 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1)에 가장 근접한 워드 라인의 구부러진 지점부터 그 워드 라인의 원단까지의 길이는 예 1에서의 길이보다 길다는 점이 발견된다.
따라서, 제3 예에서 프린지의 y-방향으로의 크기가 커질 수 있고, 컨택트 플러그 위치의 자유도가 향상될 수 있다.
그러나 복수의 워드 라인(WL) 각각의 원단 위치는 자유롭게 설정할 수 있다. 즉, 원단 위치는 또 다른 블록의 말단까지 연장될 수도 있고, 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
블록 BLOCKi, BLOCK(i+1), BLOCK(1+2) 및 BLOCK(1+3) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다.
도 51은 도 50의 컨택트 영역(14) 내 워드 라인 레이아웃을 도시하는 상세도이다.
컨택트 영역(14)에서는 프린지(F)와 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치가 중요하다.
본 발명의 제3 예에 따르면, 컨택트 영역(14)에서 프린지(F)와 컨택트 플러그(CP)에 관한 위치, 크기 및 상호 간의 피치는 2차원 방식(x-방향과 y-방향)으로 자유롭게 조절할 수 있다.
즉, 프린지(F)와 컨택트 플러그(CP)의 x-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점의 위치에서 조절할 수 있고, 프린지(F)와 컨택트 플러그(CP)의 y-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점부터 워드 라인의 원단까지의 범위에서 조절할 수 있다.
본 예에서, 복수의 워드 라인(WL)의 모든 원단은 선택 게이트 라인(SG2) 측에 있는 각 블록 BLOCKi 및 BLOCK(i+1)의 말단까지 연장된다.
또한, 컨택트 플러그(CP)는 선택 게이트 라인(SG2) 측에 있는 블록 BLOCKi의 말단에서 선택 게이트 라인(SG2) 측에 있는 블록 BLOCK(i+1)의 말단까지의 범위에서 경사지게 배치된다.
이 경우, 컨택트 플러그(CP)의 위치는 2개 블록 BLOCKi 및 BLOCK(i+1) 각각의 일단으로부터 타단까지의 범위에서 자유롭게 설정할 수 있다.
또한, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL) 중 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째(i는 홀수) 워드 라인(WL) 및 i+1번째 워드 라인(WL)에 접속되는 프린지(F)는 i번째 워드 라인(WL)과 i+1번째 워드 라인(WL) 사이에 각각 배치된다.
더욱이, 수직 방향(y-방향)의 슬릿은 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째 워드 라인(WL)의 프린지(F)와 i+1번째 워드 라인의 프린지(F)를 서로 분리한다.
그와 같은 레이아웃에 따르면, 워드 라인(WL)에 관한 접촉 저항의 증가 또는 인접 워드 라인의 단락과 같은 문제는 야기하지 않으면서, 리소그라피의 분해능 한계보다 미세한 패턴을 형성하는 소형화 처리 기법을 비휘발성 반도체 메모리의 워드 라인 처리에 적용할 수 있다.
도 52 내지 55는 도 51의 레이아웃의 변형을 각각 도시한다.
도 52의 예는 도 51의 레이아웃과 비교해서, 복수의 워드 라인(WL)의 구부러진 지점에 근접한 프린지(F)의 코너 부분이 절단되고, 프린지(F)의 일부분이 테이퍼 형상으로 형성된다는 점에서 차이가 있다. 이 경우, 마스크는 프린지(F)를 형성하기 위한 마스크 프로세스에서 간단한 형상으로 형성할 수 있다.
도 53의 예에서, 복수의 워드 라인(WL)의 원단 위치는 2개의 워드 라인(WL)씩 서로 구별된다. 이러한 레이아웃에서, 프린지(F)의 형상은 컨택트 플러그(CP)의 레이아웃에 대하여 조절된다.
더미 패턴이 컨택트 영역(14)에 제공되는 자유 공간(프린지(F)가 형성되지 않는 공간)에 배치될 수도 있다.
도 54의 예는 도 53의 레이아웃과 비교해서, 복수의 워드 라인(WL)의 구부러진 지점에 근접한 프린지(F)의 코너 부분이 절단되고, 프린지(F)의 일부분이 테이퍼 형상으로 형성된다는 점에서 차이가 있다. 이 경우, 마스크는 프린지(F)를 형성하기 위한 마스크 프로세스에서 간단한 형상으로 형성할 수 있다.
도 55의 예에서, 복수의 워드 라인(WL) 각각의 말단에 프린지가 마련되지 않는다. 프린지가 마련되지 않는 경우, 컨택트 영역(14)의 x-방향으로의 크기가 함께 줄어들 수 있고, 이에 따라 칩 영역의 감소에 기여할 수 있다.
이러한 상태에서도 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치는 컨택트 영역(14)에서 자유롭게 조절할 수 있고, 이에 따라 접촉 저항의 증가 또는 워드 라인 간의 단락과 같은 문제를 야기하지 않으면서 높은 신뢰성과 고성능의 비휘발성 반도체 메모리를 제공하는 것이 가능해진다.
도 51 내지 55의 각 예에서, 컨택트 플러그(CP)는 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하는 경사진 레이아웃이지만, 그 레이아웃에 특별히 한정하지는 않는다. 예를 들어, 컨택트 플러그(CP)는 지그재그 방식으로 레이아웃될 수도 있다.
(7) 워드 라인 레이아웃의 제4 예
제4 예는 제1 예의 변형이다.
제4 예는 제3 예와 같이 복수의 워드 라인이 폐 루프 형상으로 형성되지 않는다는 점에서 제1 예와 상당히 구별된다. 또한, 제4 예는 제3 예와 다르게 한 블록 내 복수의 워드 라인이 2개 그룹으로 분리되고, 이에 따라 워드 라인이 구부러지는 방향은 2개 그룹 간에 차이가 있다.
따라서, 복수의 워드 라인, 특히 선택 게이트 라인(SG1)에 가장 가까운 워드 라인에 대해서는, 구부러진 지점부터 원단까지의 길이가 도 10의 레이아웃에서의 길이와 비교해서 길고, 컨택트 영역의 x-방향으로의 크기는 도 50의 레이아웃에서의 크기와 비교해서 작다.
도 56은 워드 라인 레이아웃의 제4 예를 도시한다.
블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)은 메모리 셀 어레이의 서로 인접한 블록을 나타낸다.
복수의 워드 라인(WL)과, 그 사이에 개재되는 2개의 선택 게이트 라인 SG1 및 SG2가 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)에 각각 배치된다.
2개의 선택 게이트 라인 SG1 및 SG2 중 하나는 소스 라인 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGS)이고, 다른 하나는 비트 라인(드레인) 측 선택 게이트 트랜지스터의 선택 게이트 라인(SGD)이다(도 8 및 9 참조).
워드 라인/선택 게이트 라인 드라이버(2)는 메모리 셀 어레이, 즉 각 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)의 양단에 배치된다.
컨택트 영역(14)은 각 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3)과 워드 라인/선택 게이트 라인 드라이버(2) 사이에 배치된다.
블록 BLOCKi의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로). 블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG2) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 위로).
그리고나서 구부러진 지점과 원단 사이에 프린지가 마련되고, 컨택트 플러그가 프린지에 접속된다.
블록 BLOCKi 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+1)의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
또한, 블록 BLOCK(i+1)의 타단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로). 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG2) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 아래로).
그리고나서 구부러진 지점과 원단 사이에 프린지가 마련된 다음, 컨택트 플러그가 프린지에 접속된다.
블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCKi의 y-방향으로의 중심부까지 최대한 연장될 수 있다. 또한, 블록 BLOCK(i+1) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+2)의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
유사하게, 블록 BLOCK(i+2)의 일단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 아래로). 블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG2) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 위로).
그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지가 마련되고, 컨택트 플러그가 프린지에 접속된다.
블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+3)의 y-방향으로의 중심부까지 최대한 연장될 수 있다. 또한, 블록 BLOCK(i+2) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+1)의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
또한, 블록 BLOCK(i+3)의 타단에 있는 컨택트 영역(14)에서, 블록 BLOCK(i+3) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG1) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG1) 측으로 구부러져 있다(y-방향 위로). 블록 BLOCK(i+3) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측에 있는 적어도 하나의 워드 라인(예를 들어, 선택 게이트 라인(SG2) 측에 있는 절반의 워드 라인)의 말단은 선택 게이트 라인(SG2) 측으로 구부러져 있다(y-방향 아래로).
그리고나서 구부러진 지점과 워드 라인의 원단 사이에 프린지가 마련되고, 컨택트 플러그가 프린지에 접속된다.
블록 BLOCK(i+3) 내 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측에 있는 적어도 하나의 워드 라인의 원단은 블록 BLOCK(i+2)의 y-방향으로의 중심부까지 최대한 연장될 수 있다.
도 10(제1 예)과 도 56(제4 예)의 비교로부터 명백한 바와 같이, 예 4에서 블록 BLOCKi, BLOCK(i+1), BLOCK(i+2) 및 BLOCK(i+3) 내 복수의 워드 라인(WL) 중 선택 게이트 라인 SG1 및 SG2에 가장 근접한 워드 라인의 구부러진 지점부터 그 워드 라인의 원단까지의 길이는 제1 예에서의 길이보다 길다는 점이 발견된다.
따라서, 제3 예와 같이 제4 예에서 프린지의 y-방향으로의 크기가 커질 수 있고, 컨택트 플러그 위치의 자유도가 향상될 수 있다.
그러나 복수의 워드 라인(WL) 각각의 원단 위치는 자유롭게 설정할 수 있다. 즉, 원단 위치는 또 다른 블록의 중심부까지 연장되지 않을 수도 있고, 또는 모든 워드 라인(WL)의 원단 위치가 서로 일치하지 않을 수도 있다.
또한, 한 블록 내 복수의 워드 라인을 2개 그룹으로 분리하기 위한 방법에 한정하지는 않는다. 즉, 2개 그룹 내 워드 라인의 수는 서로 다를 수도 있다.
블록 BLOCKi, BLOCK(i+1), BLOCK(1+2) 및 BLOCK(1+3) 내 워드 라인(WL)은 메모리 셀 어레이가 아닌 영역에서 서로 분리되고, 워드 라인 각각의 독립성이 할당된다.
도 57은 도 56의 컨택트 영역(14) 내 워드 라인 레이아웃을 도시하는 상세도이다.
제4 예에 따르면, 제3 예에서와 같이 컨택트 영역(14)에서 프린지(F)와 컨택트 플러그(CP)에 관한 위치, 크기 및 상호 간의 피치는 2차원 방식(x-방향과 y-방향)으로 자유롭게 조절할 수 있다.
즉, 프린지(F)와 컨택트 플러그(CP)의 x-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점의 위치에서 조절할 수 있고, 프린지(F)와 컨택트 플러그(CP)의 y-방향으로의 위치, 크기 및 피치는 워드 라인(WL)의 구부러진 지점부터 워드 라인의 원단까지의 범위에서 조절할 수 있다.
본 예에서, 블록 BLOCK(i+1)의 복수의 워드 라인(WL) 중 선택 게이트 라인(SG1) 측 절반의 모든 원단은, 예를 들어 블록 BLOCKi의 y-방향으로의 중심부로 연장된다. 블록 BLOCK(i+1)의 복수의 워드 라인(WL) 중 선택 게이트 라인(SG2) 측 절반의 모든 원단은 블록 BLOCK(i+2)의 y-방향으로의 중심부로 연장된다.
또한, 복수의 워드 라인(WL) 중 절반의 선택 게이트 라인(SG1)에 관한 컨택트 플러그(CP)는 블록 BLOCKi의 중심부로부터 블록 BLOCK(i+1)의 중심부까지의 범위에서 경사지게 배치된다. 복수의 워드 라인(WL) 중 절반의 선택 게이트 라인(SG2)에 관한 컨택트 플러그(CP)는 블록 BLOCK(i+1)의 중심부로부터 블록 BLOCK(i+2)의 중심부까지의 범위에서 경사지게 배치된다.
또한, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL) 중 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째(i는 홀수) 워드 라인(WL) 및 i+1번째 워드 라인(WL)에 접속되는 프린지(F)는 i번째 워드 라인(WL)과 i+1번째 워드 라인(WL) 사이에 각각 배치된다.
더욱이, 수직 방향(y-방향)의 슬릿은 블록 BLOCKi 및 BLOCK(i+1)의 경계 측에 존재하는 선택 게이트 라인(SG1)으로부터의 i번째 워드 라인(WL)의 프린지(F)와 i+1번째 워드 라인의 프린지(F)를 서로 분리한다.
유사하게, 블록 BLOCK(i+1) 및 BLOCK(i+2) 내 워드 라인(WL) 중 블록 BLOCK(i+1) 및 BLOCK(i+2)의 경계 측에 존재하는 선택 게이트 라인(SG2)으로부터의 i번째(i는 홀수) 워드 라인(WL) 및 i+1번째 워드 라인(WL)에 접속되는 프린지(F)는 i번째 워드 라인(WL)과 i+1번째 워드 라인(WL) 사이에 각각 배치된다.
더욱이, 수직 방향(y-방향)의 슬릿은 블록 BLOCK(i+1) 및 BLOCK(i+2)의 경계 측에 존재하는 선택 게이트 라인(SG2)으로부터의 i번째 워드 라인(WL)의 프린지(F)와 i+1번째 워드 라인의 프린지(F)를 서로 분리한다.
그와 같은 레이아웃에 따르면, 워드 라인(WL)에 관한 접촉 저항의 증가 또는 인접 워드 라인의 단락과 같은 문제는 야기하지 않으면서, 리소그라피의 분해능 한계보다 미세한 패턴을 형성하는 소형화 처리 기법을 비휘발성 반도체 메모리의 워드 라인 처리에 적용할 수 있다.
도 58 내지 61은 도 57의 레이아웃의 변형을 각각 도시한다.
도 58의 예는 도 57의 레이아웃과 비교해서, 복수의 워드 라인(WL)의 구부러진 지점에 근접한 프린지(F)의 코너 부분이 절단되고, 프린지(F)의 일부분이 테이퍼 형상으로 형성된다는 점에서 차이가 있다. 이 경우, 마스크는 프린지(F)를 형성하기 위한 마스크 프로세스에서 간단한 형상으로 형성할 수 있다.
도 59의 예에서, 복수의 워드 라인(WL)의 원단 위치는 2개의 워드 라인(WL)씩 서로 구별된다. 이러한 레이아웃에서, 프린지(F)의 형상은 컨택트 플러그(CP)의 레이아웃에 대하여 조절된다.
더미 패턴이 컨택트 영역(14)에 제공되는 자유 공간(프린지(F)가 형성되지 않는 공간)에 배치될 수도 있다.
도 60의 예는 도 59의 레이아웃과 비교해서, 복수의 워드 라인(WL)의 구부러진 지점에 근접한 프린지(F)의 코너 부분이 절단되고, 프린지(F)의 일부분이 테이퍼 형상으로 형성된다는 점에서 차이가 있다. 이 경우, 마스크는 프린지(F)를 형성하기 위한 마스크 프로세스에서 간단한 형상으로 형성할 수 있다.
도 61의 예에서, 복수의 워드 라인(WL) 각각의 말단에 프린지가 마련되지 않는다. 프린지가 마련되지 않는 경우, 컨택트 영역(14)의 x-방향으로의 크기가 함께 줄어들 수 있고, 이에 따라 칩 영역의 감소에 기여할 수 있다.
이러한 상태에서도 컨택트 플러그(컨택트 홀)(CP)의 위치, 크기 및 상호 간의 피치는 컨택트 영역(14)에서 자유롭게 조절할 수 있고, 이에 따라 접촉 저항의 증가 또는 워드 라인 간의 단락과 같은 문제를 야기하지 않으면서 높은 신뢰성과 고성능의 비휘발성 반도체 메모리를 제공하는 것이 가능해진다.
도 57 내지 61의 각 예에서, 컨택트 플러그(CP)는 워드 라인(WL)이 변경될 때마다 사전설정된 피치만큼 y-방향으로 이동하는 경사진 레이아웃이지만, 그 레이아웃에 특별히 한정하지는 않는다. 예를 들어, 컨택트 플러그(CP)는 지그재그 방식으로 레이아웃될 수도 있다.
(8) 제조 방법의 제2 예
이제, 본 발명의 예에 따른 워드 라인 레이아웃을 구비하는 비휘발성 반도체 메모리 제조 방법의 제2 예에 관하여 이하에서 설명한다.
우선, 도 62 내지 66에 도시한 바와 같이, STI(shallow trench isolation) 구조의 소자 분리 절연층(31)이 반도체 기판(30)에 형성된다. 또한, 게이트 절연층(32)이 소자 분리 절연층(31)이 둘러싸는 소자 영역상에 형성된다. 게이트 절연층(32)은, 예를 들어 실리콘 산화물 또는 실리콘 산화물을 포함하는 라미네이트 구조를 포함한다.
다음으로, 부동 게이트 전극 부재(33), 게이트 간 절연막(34) 및 워드 라인(부동 게이트 전극) 부재(35)가 게이트 절연층(32)상에 순서대로 형성된다.
부동 게이트 전극 부재(33)는 전기적으로 전도성이 있는 재료로 구성될 수도 있지만, 전기적으로 전도성이 있는 폴리-실리콘이 주로 사용된다. 게이트 간 절연막(34)은, 예를 들어 ONO의 3층 구조로서 마련된다. 워드 라인 부재(35)도 전기적으로 전도성이 있는 재료로 구성될 수도 있지만, 전기적으로 전도성이 있는 폴리-실리콘과 실리사이드의 라미네이트 구조가 주로 사용된다.
게이트 간 절연막(34)은 메모리 셀이 형성되는 메모리 셀 영역(MA) 내 부동 게이트 전극 부재(33)와 워드 라인 부재(35) 사이에 전적으로 배치되지만, 부동 게이트 전극 부재(33)와 워드 라인 부재(35) 사이의 게이트 간 절연막(34)의 일부분은 선택 게이트 트랜지스터가 형성되는 선택 게이트 트랜지스터 영역(SA)에서 제거된다.
다음으로, 마스크 부재(36,37)가 워드 라인 부재(35)상에 순서대로 형성된다. 마스크 부재(36,37)는 서로 다른 재료를 포함한다.
그 다음, 포토레지스트(38)가 마스크 부재(37)상에 형성된다.
포토레지스트(38)는 포토리소그라피 프로세스에 따른 사전설정된 패턴으로 처리된다. 예를 들어, 라인 & 스페이스 레지스트 패턴은 선택 게이트 트랜지스터 영역(SA)에 형성되고, 선택 게이트 트랜지스터 영역(SA)의 레지스트 패턴을 둘러싸는 L형상 레지스트 패턴은 메모리 셀 영역(MA)에 형성된다.
본 예에서, L형상 포토레지스트(38)는 예를 들어 메모리 셀 어레이(1)에 라인 & 스페이스 패턴으로 형성되고, 컨택트 영역(14) 내 프린지 또는 컨택트 홀의 레이아웃을 고려한 크기(x-방향 폭) 및 피치로 형성된다.
포토레지스트(38)의 라인 & 스페이스의 피치는 120㎚(라인=60㎚ 및 스페이스=60㎚)로 설정된다.
또한, 포토레지스트(38)의 폭은 슬리밍 기법에 따른 포토리소그라피의 분해능 한계보다 현저하게 줄일 수 있다. 도 62 내지 64에서, 점선은 가늘어지기 전의 포토레지스트(38)의 패턴을 나타내고, 실선은 가늘어진 후의 포토레지스트(38)의 패턴을 나타낸다.
예를 들어, 슬리밍 기법에 따르면, 포토레지스트(38)의 폭(라인)은 30㎚로 설정되고, 스페이스는 90㎚로 설정된다.
다음으로, 포토레지스트를 마스크로서 사용하여 마스크 부재(37)가 RIE에 따라 에칭된 후 포토레지스트(38)는 제거된다.
그 결과, 도 67 내지 71에 각각 도시한 바와 같이, 도 62 내지 66에 각각 도시한 포토레지스트(38)의 패턴이 마스크 부재(37)에 전달된다.
다음으로, 도 72 내지 76에 도시한 바와 같이, 포토레지스트(39)가 다시 각 마스크 부재(36,37)상에 형성된다.
포토레지스트(39)는 포토리소그라피 프로세스에 따라 선택 게이트 트랜지스터 영역(SA)의 상부로부터 컨택트 영역(14)의 상부까지 x-방향으로 연장되는 슬릿(개구)을 갖는 패턴으로 형성되는데, 그 패턴은 메모리 셀 영역(MA)의 상부를 충분하게 덮는다.
다음으로, 포토레지스트(39)로 덮지 않은 마스크 부재(39)의 부분만이 선택적으로 응고된다. 동일한 에칭 조건에서, 응고된 마스크 부재(37)의 에칭 선택비는 포토레지스트(39)로 덮어 응고되지 않은 마스크 부재(37)의 에칭 선택비보다 작게 감소한다.
도면에서, 응고된 부분은 회색으로 명시한다.
다음으로, 포토레지스트(39)가 제거된다.
그 다음, 도 77 내지 81에 도시한 바와 같이, 마스크 부재(응고된 부분을 포함함)(37)를 마스크로서 사용하여 마스크 부재(36)가 RIE에 따라 에칭되고나서, 마스크 부재(37)의 패턴이 마스크 부재(36)상에 전달된다.
또한, 마스크 부재(36,37)상에는 그들을 충분하게 덮는 마스크 부재(40)가 형성된다. 마스크 부재(40)는 동일한 에칭 조건에서 응고된 마스크 부재(37)의 에칭 선택비와 동일하거나 거의 동일한 에칭 선택비를 갖는다고 가정한다.
다음으로, 마스크 부재(40)가 RIE에 따라 에칭되고나서, 마스크 부재(40)는 각 마스크 부재 36 및 37의 측벽상에만 남게 된다. 각 마스크 부재 36 및 37의 측벽상에 있는 마스크 부재(40)의 수평 방향 폭은, 예를 들어 30㎚로 설정된다.
다음으로, 마스크 부재 36 및 37이 선택적으로 에칭되는 경우, 마스크 부재(40)를 사용하는 미세한 마스크 패턴(예컨대, 라인=30㎚ 및 스페이스=30㎚)이 도 82 및 83에 도시한 바와 같이 형성된다.
마스크 부재 36 및 37이 에칭되는 경우, 응고된 마스크 부재(37)는 에칭되지 않은 마스크 부재(40)와 함께 남게 된다. 따라서, 선택 게이트 트랜지스터 영역(SA) 내 각 마스크 부재 36, 37 및 40의 폭은 메모리 셀 영역(MA) 내 마스크 부재(40)의 폭보다 넓다.
예를 들어, 선택 게이트 트랜지스터 영역(SA) 내 각 마스크 부재 36, 37 및 40의 폭은 90㎚가 된다.
마스크 부재 36, 37 및 40은 컨택트 영역(14) 내 프린지가 형성되는 부분에 남는다.
마스크 부재 36 및 37의 에칭에 관해서는 건식 에칭(이방성 에칭) 및 습식 에칭(등방성 에칭) 중 하나가 사용된다는 점을 알아야 한다.
건식 에칭은 처리 정밀도의 향상이라는 장점이 있지만, 미세한 패턴인 마스크 부재(측벽)(40)가 손상될 수도 있다.
대조적으로, 습식 에칭은 마스크 부재(측벽)(40)를 손상시키지 않는다.
습식 에칭이 야기하는 처리 정밀도에 관한 문제는 컨택트 영역(14) 내 프린지가 형성되는 부분에서 발생한다.
예를 들어, 도 77에 도시한 바와 같이, 마스크 부재 36 및 37이 습식 에칭으로 에칭되는 경우, 컨택트 영역(14) 내 프린지가 형성되는 부분(마스크 부재(36)는 응고된 마스크 부재(37) 바로 밑에 위치함)은 노출된 측면상에서 에칭되고, 따라서 프린지가 형성되는 부분(화살표로 표시함)은 크기가 줄어들 수도 있다.
그러나 본 발명의 워드 라인 레이아웃의 제3 예 및 제4 예에 따르면, 프린지가 형성되는 충분히 넓은 부분이 미리 할당된다.
그러므로 습식 에칭을 이용하더라도 처리 정밀도가 야기하는 문제는 발생하지 않는다.
그 다음, 마스크 부재 36, 37 및 40을 마스크로서 사용하여 워드 라인 부재(35), 게이트 간 절연막(34), 부동 게이트 전극 부재(33) 및 게이트 절연층(32)이 RIE에 따라 순서대로 에칭된다.
그 결과, 도 84 내지 88에 도시한 바와 같이, 포토리소그라피의 분해능 한계(최소 처리 치수)보다 미세한 패턴(예컨대, 라인=30㎚ 및 스페이스=30㎚)을 갖는 워드 라인(WL)이 메모리 셀 영역(MA)에 형성된다. 또한, 넓은 폭(채널 길이), 예컨대 90㎚의 폭을 갖는 선택 게이트 라인(선택 게이트 전극)(SG)이 선택 게이트 트랜지스터 영역(SA)에 형성된다.
또한, 컨택트 영역(14)에서는 프린지를 형성하기 위한 워드 라인 부재(35)의 패턴이 선택 게이트 라인(SG)의 원단에 형성된다.
마지막으로, 도 89 내지 93에 도시한 바와 같이, 포토리소그라피 및 RIE를 이용함으로써, 블록 BLOCKi 및 BLOCK(i+1) 내 워드 라인(WL)이 서로 분리되고, 워드 라인(WL)의 독립성이 할당된다.
도 89에 도시한 바와 같은 분리 방법에서, 워드 라인(WL)의 일부분과 프린지(F)의 일부분은 수직 방향(y-방향)의 슬릿을 사용하여 제거한다.
다음으로, 메모리 셀(MC)과 선택 게이트 트랜지스터(ST)를 덮는 층간 절연층(41)이 반도체 기판(30)상에 형성된다. 또한, 프린지(F)에 도달하는 컨택트 홀이 층간 절연층(41)에 형성된다.
다음으로, 컨택트 플러그(CP)가 컨택트 홀에 충전되고, 금속층(42)이 층간 절연층(41)상에 형성된다. 금속층(42)은 워드 라인(WL)을 워드 라인 드라이버에 접속시킨다.
컨택트 플러그(CP)는 개별적으로 금속층(42)으로부터 형성될 수도 있고, 또는 동시에 형성될 수도 있다. 이러한 부재는 금속 스퍼터링 및 RIE에 따라 형성될 수도 있고, 또는 다마신(Damascene) 기법 혹은 이중 다마신 기법에 따라 형성될 수도 있다.
상술한 프로세스의 결과, 도 53의 워드 라인 레이아웃을 갖는 비휘발성 반도체 메모리가 형성되지만, 포토레지스트(38)의 패턴 또는 워드 라인(WL)을 분리할 때 얻은 레지스트 패턴을 변경함으로써 또 다른 레이아웃이 제공될 수 있다.
또한, 레지스트 응고 프로세스가 본 예에 이용되지만, 본 발명의 예에 따른 레이아웃은 응고 프로세스가 이용되지않더라도 제공될 수 있다.
예를 들어, 응고 프로세스 대신, 프린지 위치 또는 크기는, 예를 들어 PEP를 한번 부가함으로써 조절할 수 있다. 이 경우, 에칭을 원하지 않은 부분은 포토레지스트로 덮고, 이 상태에서 도 77 내지 81의 마스크 부재 36 및 37이 에칭될 수도 있다.
상술한 제조 방법에 따르면, 본 발명의 예에 따른 레이아웃을 갖는 비휘발성 반도체 메모리를 제공할 수 있다.
(9) 기타
본 발명의 예는 미세 처리 기법의 발전으로 인한 워드 라인 피치의 감소로 인하여 이루어지지만, 미세 처리 기법은 측벽을 마스크로서 사용하는 측벽 처리 기법에 한정하지 않는다.
또한, 본 발명의 예는 NAND 셀 타입 플래시 메모리에 효과적이지만, 선택 게이트 트랜지스터와 메모리 셀로 구성하는 셀 유닛을 포함하는 범용 비휘발성 반도체 메모리에 또한 적용할 수 있다.
3. 요약
본 발명의 예에 따르면, 좁은 피치를 갖는 워드 라인과 호환할 수 있고, 충분히 큰 크기를 갖는 프린지를 형성하기 위한 컨택트 영역을 워드 라인 각각의 말단에 할당하는 워드 라인 레이아웃을 얻을 수 있다.
본 기술분야의 숙련자는 다른 장점과 변형을 용이하게 발견할 것이다. 그러므로 더 넓은 양상에서의 본 발명은 본 명세서에서 도시하고 기술한 특정 설명 및 대표적인 실시예에 한정하지 않는다. 따라서, 첨부한 청구범위와 그 균등한 범위에서 정의하는 발명의 개념에 관한 사상 또는 범위를 벗어나지 않는 다양한 변형이 이루어질 수도 있다.
본 발명의 양상에 따르면, 직렬로 접속되는 선택 게이트 트랜지스터와 메모리 셀을 구비하는 셀 유닛, 선택 게이트 트랜지스터에 접속되는 선택 게이트 라인(SG) 및 메모리 셀에 접속되는 워드 라인(WL)을 포함하는 비휘발성 반도체 메모리를 제공한다. 워드 라인(WL)의 일단은 선택 게이트 라인 측으로 구부러져 있고, 워드 라인(WL)의 구부러진 지점과 원단 사이에 프린지(F)가 접속된다.
도 1은 본 발명의 예에 따른 워드 라인 레이아웃의 개요를 도시하는 도면.
도 2는 본 발명의 예에 따른 워드 라인 레이아웃의 개요를 도시하는 도면.
도 3은 본 발명의 예에 따른 워드 라인 레이아웃의 개요를 도시하는 도면.
도 4는 본 발명의 예에 따른 워드 라인 레이아웃의 개요를 도시하는 도면.
도 5는 NAND 셀 타입 플래시 메모리를 도시하는 도면.
도 6은 메모리 셀 어레이 부근의 레이아웃을 도시하는 도면.
도 7은 메모리 셀 어레이 부근의 레이아웃을 도시하는 도면.
도 8은 한 블록 내 셀 유닛을 도시하는 도면.
도 9는 메모리 셀 어레이의 단면 구조를 도시하는 도면.
도 10은 워드 라인 레이아웃의 제1 예를 도시하는 도면.
도 11은 컨택트 영역을 도시하는 상세도.
도 12는 컨택트 영역을 도시하는 상세도.
도 13은 컨택트 영역을 도시하는 상세도.
도 14는 워드 라인 레이아웃의 제2 예를 도시하는 도면.
도 15는 컨택트 영역을 도시하는 상세도.
도 16은 컨택트 영역을 도시하는 상세도.
도 17은 컨택트 영역을 도시하는 상세도.
도 18은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 19는 도 18의 XIX-XIX 라인을 따라 얻은 단면도.
도 20은 도 18의 XX-XX 라인을 따라 얻은 단면도.
도 21은 도 18의 XXI-XXI 라인을 따라 얻은 단면도.
도 22는 도 18의 XXII-XXII 라인을 따라 얻은 단면도.
도 23은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 24는 도 23의 XXIV-XXIV 라인을 따라 얻은 단면도.
도 25는 도 23의 XXV-XXV 라인을 따라 얻은 단면도.
도 26은 도 23의 XXVI-XXVI 라인을 따라 얻은 단면도.
도 27은 도 23의 XXVII-XXVII 라인을 따라 얻은 단면도.
도 28은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 29는 도 28의 XXIX-XXIX 라인을 따라 얻은 단면도.
도 30은 도 28의 XXX-XXX 라인을 따라 얻은 단면도.
도 31은 도 28의 XXXI-XXXI 라인을 따라 얻은 단면도.
도 32는 도 28의 XXXII-XXXII 라인을 따라 얻은 단면도.
도 33은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 34는 도 33의 XXXIV-XXXIV 라인을 따라 얻은 단면도.
도 35는 도 33의 XXXV-XXXV 라인을 따라 얻은 단면도.
도 36은 도 33의 XXXVI-XXXVI 라인을 따라 얻은 단면도.
도 37은 도 33의 XXXVII-XXXVII 라인을 따라 얻은 단면도.
도 38은 도 33의 XXXIV-XXXIV 라인을 따라 얻은 단면도.
도 39는 도 33의 XXXV-XXXV 라인을 따라 얻은 단면도.
도 40은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 41은 도 40의 XLI-XLI 라인을 따라 얻은 단면도.
도 42는 도 40의 XLII-XLII 라인을 따라 얻은 단면도.
도 43은 도 40의 XLIII-XLIII 라인을 따라 얻은 단면도.
도 44는 도 40의 XLIV-XLIV 라인을 따라 얻은 단면도.
도 45는 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 46은 도 45의 XLVI-XLVI 라인을 따라 얻은 단면도.
도 47은 도 45의 XLVII-XLVII 라인을 따라 얻은 단면도.
도 48은 도 45의 XLVIII-XLVIII 라인을 따라 얻은 단면도.
도 49는 도 45의 XLIX-XLIX 라인을 따라 얻은 단면도.
도 50은 워드 라인 레이아웃의 제3 예를 도시하는 도면.
도 51은 컨택트 영역을 도시하는 상세도.
도 52는 컨택트 영역을 도시하는 상세도.
도 53은 컨택트 영역을 도시하는 상세도.
도 54는 컨택트 영역을 도시하는 상세도.
도 55는 컨택트 영역을 도시하는 상세도.
도 56은 워드 라인 레이아웃의 제4 예를 도시하는 도면.
도 57은 컨택트 영역을 도시하는 상세도.
도 58은 컨택트 영역을 도시하는 상세도.
도 59는 컨택트 영역을 도시하는 상세도.
도 60은 컨택트 영역을 도시하는 상세도.
도 61은 컨택트 영역을 도시하는 상세도.
도 62는 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 63은 도 62의 LXIII-LXIII 라인을 따라 얻은 단면도.
도 64는 도 62의 LXIV-LXIV 라인을 따라 얻은 단면도.
도 65는 도 62의 LXV-LXV 라인을 따라 얻은 단면도.
도 66은 도 62의 LXVI-LXVI 라인을 따라 얻은 단면도.
도 67은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 68은 도 67의 LXVIII-LXVIII 라인을 따라 얻은 단면도.
도 69는 도 67의 LXIX-LXIX 라인을 따라 얻은 단면도.
도 70은 도 67의 LXX-LXX 라인을 따라 얻은 단면도.
도 71은 도 67의 LXXI-LXXI 라인을 따라 얻은 단면도.
도 72는 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 73은 도 72의 LXXIII-LXXIII 라인을 따라 얻은 단면도.
도 74는 도 72의 LXXIV-LXXIV 라인을 따라 얻은 단면도.
도 75는 도 72의 LXXV-LXXV 라인을 따라 얻은 단면도.
도 76은 도 72의 LXXVI-LXXVI 라인을 따라 얻은 단면도.
도 77은 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 78은 도 77의 LXXVIII-LXXVIII 라인을 따라 얻은 단면도.
도 79는 도 77의 LXXIX-LXXIX 라인을 따라 얻은 단면도.
도 80은 도 77의 LXXX-LXXX 라인을 따라 얻은 단면도.
도 81은 도 77의 LXXXI-LXXXI 라인을 따라 얻은 단면도.
도 82는 도 77의 LXXVIII-LXXVIII 라인을 따라 얻은 단면도.
도 83은 도 77의 LXXIX-LXXIX 라인을 따라 얻은 단면도.
도 84는 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 85는 도 84의 LXXXV-LXXXV 라인을 따라 얻은 단면도.
도 86은 도 84의 LXXXVI-LXXXVI 라인을 따라 얻은 단면도.
도 87은 도 84의 LXXXVII-LXXXVII 라인을 따라 얻은 단면도.
도 88은 도 84의 LXXXVIII-LXXXVIII 라인을 따라 얻은 단면도.
도 89는 비휘발성 반도체 메모리 제조 방법의 한 프로세스를 도시하는 평면도.
도 90은 도 89의 XC-XC 라인을 따라 얻은 단면도.
도 91은 도 89의 XCI-XCI 라인을 따라 얻은 단면도.
도 92는 도 89의 XCII-XCII 라인을 따라 얻은 단면도.
도 93은 도 89의 XCIII-XCIII 라인을 따라 얻은 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 워드 라인/선택 게이트 라인 드라이버
3: 웰/소스 라인 전위 제어 회로
4: 데이터 회로
5: 컬럼 디코더
6: 감지 증폭기
7: 데이터 입/출력 버퍼
8: 어드레스 버퍼
9: 전위 생성 회로
10: 기록 제어 회로
11: 일괄 검출 회로
12: 커맨드 인터페이스 회로
13: 상태 머신
14: 메모리 칩

Claims (20)

  1. 비휘발성 반도체 메모리로서,
    제1 방향으로 직렬 접속되는 선택 게이트 트랜지스터와 메모리 셀을 구비하는 셀 유닛,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 선택 게이트 트랜지스터에 접속되는 선택 게이트 라인, 및
    상기 제2 방향으로 연장되고, 상기 메모리 셀에 접속되는 워드 라인
    을 포함하고,
    상기 워드 라인의 일단이 상기 선택 게이트 라인 측으로 구부러지고, 상기 워드 라인의 구부러진 지점과 그 원단(distal end) 사이에 컨택트 플러그가 접속되는 비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 셀 유닛은 NAND 셀 유닛인 비휘발성 반도체 메모리.
  3. 비휘발성 반도체 메모리로서,
    제1 방향으로 직렬 접속되는 제1 선택 게이트 트랜지스터와 제1 메모리 셀을 구비하는 제1 셀 유닛,
    상기 제1 방향으로 직렬 접속되는 제2 선택 게이트 트랜지스터-상기 제2 선택 게이트 트랜지스터는 상기 제1 방향에서 상기 제1 선택 게이트 트랜지스터에 인접함-와 제2 메모리 셀을 구비하는 제2 셀 유닛,
    상기 제1 및 제2 셀 유닛을 구비하는 메모리 셀 어레이,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 선택 게이트 트랜지스터에 접속되는 제1 선택 게이트 라인,
    상기 제2 방향으로 연장되고, 각각이 상기 제1 메모리 셀 각각에 접속되는 제1 워드 라인,
    상기 제2 방향으로 연장되고, 상기 제2 선택 게이트 트랜지스터에 접속되는 제2 선택 게이트 라인, 및
    상기 제2 방향으로 연장되고, 각각이 상기 제2 메모리 셀 각각에 접속되는 제2 워드 라인
    을 포함하고,
    상기 제1 워드 라인 각각의 말단은 상기 제1 및 제2 선택 게이트 라인 측으로 구부러지고, 상기 메모리 셀 어레이의 상기 제2 방향의 일단에 있는 컨택트 영역에서, 상기 제1 워드 라인의 구부러진 지점과 그 원단(distal end) 사이에 컨택트 플러그가 각각 접속되며,
    상기 제2 워드 라인 각각의 말단은 상기 제1 및 제2 선택 게이트 라인 측으로 구부러지고, 상기 메모리 셀 어레이의 상기 제2 방향의 타단에 있는 컨택트 영역에서, 상기 제2 워드 라인의 구부러진 지점과 그 원단 사이에 컨택트 플러그가 각각 접속되는 비휘발성 반도체 메모리.
  4. 제3항에 있어서,
    상기 컨택트 플러그가 접속되는 프린지는 상기 제1 및 제2 워드 라인에 각각 접속되고, 상기 제1 및 제2 선택 게이트 라인으로부터의 i번째(i는 홀수) 워드 라인 및 i+1번째 워드 라인에 접속되는 프린지는 i번째 워드 라인과 i+1번째 워드 라인 사이에 서로 대향하여 각각 배치되는 비휘발성 반도체 메모리.
  5. 제3항에 있어서,
    상기 제1 및 제2 워드 라인은 상기 제1 및 제2 선택 게이트 라인을 복수 회 둘러싸는 루프 형상으로 형성되는 비휘발성 반도체 메모리.
  6. 제3항에 있어서,
    상기 제1 및 제2 워드 라인은 상기 컨택트 영역에서 서로 분리되는 비휘발성 반도체 메모리.
  7. 제3항에 있어서,
    상기 제1 워드 라인의 원단은 상기 제2 선택 게이트 트랜지스터가 배치되는 측에 대향하는 상기 제2 셀 유닛의 말단까지 연장되고, 상기 제2 워드 라인의 원단은 상기 제1 선택 게이트 트랜지스터가 배치되는 측에 대향하는 상기 제1 셀 유닛의 말단까지 연장되는 비휘발성 반도체 메모리.
  8. 제3항에 있어서,
    상기 제1 및 제2 셀 유닛은 각각 NAND 셀 유닛인 비휘발성 반도체 메모리.
  9. 비휘발성 반도체 메모리로서,
    제1 방향으로 직렬 접속되는 제1 선택 게이트 트랜지스터와 제1 메모리 셀을 구비하는 제1 셀 유닛,
    상기 제1 방향으로 직렬 접속되는 제2 선택 게이트 트랜지스터-상기 제2 선택 게이트 트랜지스터는 상기 제1 방향에서 상기 제1 선택 게이트 트랜지스터에 인접함-와 제2 메모리 셀을 구비하는 제2 셀 유닛,
    상기 제1 및 제2 셀 유닛을 구비하는 메모리 셀 어레이,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 선택 게이트 트랜지스터에 접속되는 제1 선택 게이트 라인,
    상기 제2 방향으로 연장되고, 각각이 상기 제1 메모리 셀 각각에 접속되는 제1 워드 라인,
    상기 제2 방향으로 연장되고, 상기 제2 선택 게이트 트랜지스터에 접속되는 제2 선택 게이트 라인, 및
    상기 제2 방향으로 연장되고, 각각이 상기 제2 메모리 셀 각각에 접속되는 제2 워드 라인
    을 포함하고,
    상기 제1 및 제2 워드 라인 각각의 말단은 상기 제1 및 제2 선택 게이트 라인 측으로 구부러지고, 상기 메모리 셀 어레이의 상기 제2 방향의 일단에 있는 컨택트 영역에서, 상기 제1 및 제2 워드 라인의 구부러진 지점과 그 원단(distal end) 사이에 컨택트 플러그가 각각 접속되는 비휘발성 반도체 메모리.
  10. 제9항에 있어서,
    프린지는 상기 제1 및 제2 워드 라인에 각각 접속되고, 상기 제1 및 제2 선택 게이트 라인으로부터의 i번째(i는 홀수) 워드 라인 및 i+1번째 워드 라인에 접속되는 프린지는 i번째 워드 라인과 i+1번째 워드 라인 사이에 서로 대향하여 각각 배치되는 비휘발성 반도체 메모리.
  11. 제9항에 있어서,
    상기 제1 및 제2 워드 라인은 상기 제1 및 제2 선택 게이트 라인을 복수 회 둘러싸는 루프 형상으로 형성되는 비휘발성 반도체 메모리.
  12. 제9항에 있어서,
    상기 제1 및 제2 워드 라인은 상기 컨택트 영역에서 서로 분리되는 비휘발성 반도체 메모리.
  13. 제9항에 있어서,
    상기 제1 및 제2 워드 라인의 원단은 상기 제1 및 제2 선택 게이트 라인의 원단이 배치되는 영역까지 연장되는 비휘발성 반도체 메모리.
  14. 제9항에 있어서,
    상기 제1 및 제2 셀 유닛은 각각 NAND 셀 유닛인 비휘발성 반도체 메모리.
  15. 비휘발성 반도체 메모리로서,
    제1 방향으로 직렬 접속되는 메모리 셀, 상기 메모리 셀의 일단에 접속되는 제1 선택 게이트 트랜지스터 및 상기 메모리 셀의 타단에 접속되는 제2 선택 게이트 트랜지스터 구비하는 제1 셀 유닛,
    상기 제1 셀 유닛을 구비하는 메모리 셀 어레이,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 선택 게이트 트랜지스터에 접속되는 제1 선택 게이트 라인,
    상기 제2 방향으로 연장되고, 상기 제2 선택 게이트 트랜지스터에 접속되는 제2 선택 게이트 라인, 및
    각각이 상기 메모리 셀 각각에 접속되는 워드 라인
    을 포함하고,
    상기 워드 라인 중 상기 제1 선택 게이트 트랜지스터 측에 있는 적어도 하나의 워드 라인의 말단은 상기 제1 선택 게이트 라인 측으로 구부러지고, 상기 메모리 셀 어레이의 일단에 있는 컨택트 영역에서, 상기 제1 선택 게이트 트랜지스터 측에 있는 상기 적어도 하나의 워드 라인의 구부러진 지점과 그 원단(distal end) 사이에 컨택트 플러그가 각각 접속되며,
    상기 워드 라인 중 상기 제2 선택 게이트 트랜지스터 측에 있는 적어도 하나의 워드 라인의 말단은 상기 제2 선택 게이트 라인 측으로 구부러지고, 상기 컨택트 영역에서, 상기 제2 선택 게이트 트랜지스터 측에 있는 상기 적어도 하나의 워드 라인의 구부러진 지점과 그 원단 사이에 컨택트 플러그가 각각 접속되는 비휘발성 반도체 메모리.
  16. 제15항에 있어서,
    프린지는 상기 워드 라인에 각각 접속되고, 상기 제1 및 제2 선택 게이트 라인으로부터의 i번째(i는 홀수) 워드 라인 및 i+1번째 워드 라인에 접속되는 프린지는 i번째 워드 라인과 i+1번째 워드 라인 사이에 서로 대향하여 각각 배치되는 비휘발성 반도체 메모리.
  17. 제15항에 있어서,
    상기 메모리 셀 어레이는 상기 제1 선택 게이트 트랜지스터 측에 있는 상기 제1 셀 유닛에 인접하는 제2 셀 유닛을 구비하고, 상기 워드 라인 중 상기 제1 선택 게이트 트랜지스터 측으로 구부러진 워드 라인은 그 원단이 상기 제2 셀 유닛의 상기 제1 방향으로의 중심부까지 연장되는 비휘발성 반도체 메모리.
  18. 제15항에 있어서,
    상기 워드 라인 중 상기 제1 선택 게이트 트랜지스터 측으로 구부러진 워드 라인의 수는 상기 워드 라인 중 상기 제2 선택 게이트 트랜지스터 측으로 구부러진 워드 라인의 수와 동일한 비휘발성 반도체 메모리.
  19. 제15항에 있어서,
    상기 워드 라인은 상기 컨택트 영역에서 서로 분리되는 비휘발성 반도체 메모리.
  20. 제17항에 있어서,
    상기 제1 및 제2 셀 유닛은 각각 NAND 셀 유닛인 비휘발성 반도체 메모리.
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