KR20150082629A - 트랜지스터들, 메모리 셀들 및 반도체 구조물들 - Google Patents

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Abstract

몇몇 실시예들은 반도체 기재로 연장된 게이트를 가진 반도체 구조물을 포함한다. 전도성-도핑 소스 및 드레인 영역들은 게이트에 인접한 기재 내에 있다. 게이트 유전체는 소스 영역 및 게이트 사이에서의 제 1 세그먼트, 드레인 영역 및 게이트 사이에서의 제 2 세그먼트, 및 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 가진다. 게이트 유전체의 적어도 일 부분은 강유전성 재료를 포함한다. 몇몇 실시예들에서, 강유전성 재료는 제 1, 제 2, 및 제 3 세그먼트들의 각각 내에 있다. 몇몇 실시예들에서, 강유전성 재료는 제 1 세그먼트 또는 제 3 세그먼트 내에 있다. 몇몇 실시예들에서, 트랜지스터는 게이트, 소스 영역 및 드레인 영역을 가지며; 소스 및 드레인 영역들 사이에 채널 영역을 가진다. 트랜지스터는 소스 영역 및 게이트 사이에 강유전성 재료를 포함하는 게이트 유전체를 가진다.

Description

트랜지스터들, 메모리 셀들 및 반도체 구조물들{TRANSISTORS, MEMORY CELLS AND SEMICONDUCTOR CONSTRUCTIONS}
트랜지스터들, 메모리 셀들 및 반도체 구조물들.
메모리는 집적 회로의 일 유형이며, 컴퓨터 시스템들에서 데이터를 저장하기 위해 사용된다. 통합 메모리는 보통 개개의 메모리 셀들의 하나 이상의 어레이들에서 제작된다. 메모리 셀들은 휘발성, 반-휘발성, 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 연장된 시간 기간들 동안 데이터를 저장할 수 있으며, 몇몇 인스턴스들에서 전력의 부재시 데이터를 저장할 수 있다. 휘발성 메모리는 소멸되며 그러므로 데이터 저장을 유지하기 위해 리프레싱(refresh)/재기록된다.
메모리 셀들은 적어도 두 개의 상이한 선택 가능한 상태들에서 데이터를 보유 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1"인 것으로 간주된다. 다른 시스템들에서, 적어도 몇몇 개개의 메모리 셀들은 정보의 두 개 이상의 선택 가능한 상태들을 저장하도록 구성될 수 있다.
동적 랜덤 액세스 메모리(DRAM)는 메모리의 일 유형이며 다수의 전자 시스템들에서 이용된다. DRAM 셀은 전하 저장 디바이스(예를 들면, 커패시터)와 조합하여 트랜지스터를 포함할 수 있다. DRAM은 빠른 판독/기록을 가진 이점을 갖지만; 매우 휘발성(종종 초당 수백 회의 리프레시를 요구함)이며 전력 손실의 경우에 삭제되는 단점들을 가진다.
개선된 메모리 디바이스들을 개발하는 것이 요구된다.
도 1은 예시적인 실시예 메모리 셀로 통합된 예시적인 실시예 트랜지스터를 예시한 반도체 구조물의 일 부분의 도식적 단면도이다.
도 2는 두 개의 상이한 예시적인 메모리 상태들에서 도 1의 메모리 셀을 도식적으로 예시한다.
도 3 내지 도 7은 예시적인 실시예 메모리 셀들로 통합된 예시적인 실시예 트랜지스터들을 도식적으로 예시한다.
도 8은 도 1의 예시적인 실시예 트랜지스터를 포함한 또 다른 실시예 메모리 셀을 예시한다.
몇몇 실시예들은 게이트 유전체로 통합된 강유전성 재료를 포함하는 트랜지스터들을 포함한다. 몇몇 실시예들에서, 이러한 트랜지스터들은 메모리 셀들로 통합될 수 있다. 예시적인 실시예들은 도 1 내지 도 8을 참조하여 설명된다.
도 1을 참조하면, 예시적인 실시예 메모리 셀(40)은 반도체 구조물(10)의 부분으로서 예시된다.
구조물(10)은 기재(12)를 포함한다. 기재(12)는 반도체 재료를 포함할 수 있으며, 몇몇 실시예들에서 단결정성 실리콘을 포함하거나, 근본적으로 그것으로 이루어지거나 또는 그것으로 이루어진다. 몇몇 실시예들에서, 기재(12)는 반도체 기판을 포함하는 것으로 간주될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 이에 제한되지 않지만, 반도체 웨이퍼와 같은 벌크 반도체 재료들(단독으로 또는 다른 재료들을 포함한 어셈블리들로), 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함한 어셈블리들로)을 포함하는, 반도체 재료를 포함한 임의의 구성을 의미한다. 용어 "기판(substrate)"은 이에 제한되지 않지만, 상기 설명된 반도체 기판들을 포함한, 임의의 지지 구조를 나타낸다. 몇몇 실시예들에서, 기재(12)는 집적 회로 제작과 연관된 하나 이상의 재료들을 포함한 반도체 기판에 대응할 수 있다. 재료들 중 일부는 기재(12)의 도시된 영역 아래에 있을 수 있고 및/또는 기재(12)의 도시된 영역에 횡 방향으로 인접할 수 있으며; 예를 들면, 내화 금속 재료들, 배리어 재료들, 확산 재료들, 절연체 재료들 등 중 하나 이상에 대응할 수 있다.
트랜지스터 게이트(14)는 기재(12)로 연장된다. 트랜지스터 게이트는 게이트 재료(16)를 포함한다. 이러한 게이트 재료는 임의의 적절한 조성물 또는 조성물들의 조합일 수 있으며; 몇몇 실시예들에서, 다양한 금속들(예를 들면, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 탄화물, 금속 규화물 등), 및 전도성-도핑 반도체 재료들(예를 들면, 전도성-도핑 실리콘, 전도성-도핑 게르마늄 등) 중 하나 이상을 포함하거나, 근본적으로 그것으로 이루어지거나 또는 그것으로 이루어질 수 있다. 몇몇 예시적인 실시예들에서, 게이트 재료(16)는 티타늄 질화물, 티타늄 알루미늄 질화물, 텅스텐 질화물, 구리 및 탄탈 질화물 중 하나 이상을 포함하거나, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다.
게이트 유전체(18)는 게이트 재료(14) 및 기재(12) 사이에 있다. 게이트 유전체는 도 1의 단면을 따라 상향-개구 컨테이너(24)로서 구성되며, 게이트(14)는 이러한 컨테이너 내에 있다. 게이트 유전체는 도 1의 실시예에서 두 개의 별개의 재료들(20 및 22)을 포함하며, 이것은 각각 제 1 재료 및 제 2 재료로서 불리울 수 있다. 제 1 재료(20)는 컨테이너(24)의 외부 경계를 형성하며, 반도체 기재(12)에 직접 맞닿는다. 제 2 재료(22)는 제 1 재료(20) 및 게이트(14) 사이에 있다. 몇몇 실시예들에서, 제 1 재료(20)는 비-강유전성 재료이며, 제 2 재료는 강유전성 재료이다. 이러한 실시예들에서, 제 1 재료(20)는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 양쪽 모두를 포함하거나, 근본적으로 그것으로 이루어지거나 또는 그것으로 이루어질 수 있으며; 제 2 재료(22)는 이트륨-도핑 지르코늄 산화물, 이트륨-도핑 하프늄 산화물, 마그네슘-도핑 지르코늄 산화물, 마그네슘-도핑 하프늄 산화물, 실리콘-도핑 하프늄 산화물, 실리콘-도핑 지르코늄 산화물 및 바륨-도핑 티타늄 산화물 중 하나 이상을 포함하거나, 근본적으로 그것으로 이루어지거나 또는 그것으로 이루어질 수 있다. 따라서, 몇몇 실시예들에서, 제 1 재료(20)는 실리콘, 질소 및 산소 중 하나 이상을 포함할 수 있으며; 제 2 재료(22)는 Hf, Zr, Si, O, Y, Ba, Mg, 및 Ti 중 하나 이상을 포함할 수 있다.
몇몇 실시예들에서, 강유전성 재료(22)는 약 10 옹스트롬에서 약 200 옹스트롬까지의 범위 내에 있는 두께를 가질 수 있으며, 비-유전성 재료(20)는 약 10 옹스트롬에서 약 20 옹스트롬까지의 범위 내에 있는 두께를 가질 수 있다.
구조물(10)은 기재(12)로 연장된 전도성-도핑 소스 영역(26), 및 기재로 연장된 전도성-도핑 드레인 영역(28)을 포함한다. 소스 및 드레인 영역들의 하부 경계들은 파선들에 의해 도식적으로 예시된다. 소스 및 드레인 영역들은 양쪽 모두 게이트(14)에 인접하며, 게이트 유전체(18)에 의해 게이트로부터 이격된다. 소스 및 드레인 영역들은 게이트(14) 아래로 연장된 채널 영역(30)에 의해 서로로부터 이격된다.
몇몇 실시예들에서, 소스 영역(26)은 게이트(14)에 인접한 기재의 제 1 영역으로서 불리울 수 있으며, 드레인 영역(28)은 게이트에 인접한 기재의 제 2 영역으로서 불리울 수 있다. 기재의 이러한 제 1 및 제 2 영역들은 채널 영역(30)을 포함한 기재의 매개 영역에 의해 서로로부터 이격된다.
게이트 유전체(18)는 소스 영역(26) 및 게이트(14) 사이에서의 제 1 세그먼트(23), 드레인 영역(28) 및 게이트(14) 사이에서의 제 2 세그먼트(25), 및 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트(27)를 포함하는 것으로 간주될 수 있다. 몇몇 실시예들에서, 세그먼트(23)는 컨테이너(24)의 제 1 실질적으로 수직 레그에 대응하는 것으로 간주될 수 있고, 세그먼트(25)는 컨테이너의 제 2 실질적으로 수직 레그에 대응하는 것으로 간주될 수 있으며, 세그먼트(27)는 컨테이너의 최하부를 포함하는 것으로 간주될 수 있다.
도시된 실시예에서, 게이트 유전체(18)의 제 1, 제 2 및 제 3 세그먼트들(23, 25 및 27)의 모두는 강유전성 재료(22)를 포함한다. 다른 실시예들(그 일부는 도 4 내지 도 6을 참조하여 이하에 논의된다)에서, 강유전성 재료(22)는 이러한 세그먼트들 중 하나 이상으로부터 생략될 수 있다.
몇몇 실시예들에서, 비-강유전성 재료(20)는 강유전성 재료 및 기재 사이에서의 구성 성분들의 바람직하지 않은 확산을 회피하기 위해 및/또는 강유전성 재료 및 기재 사이에서의 바람직하지 않은 반응 또는 다른 상호 작용을 회피하기 위해 강유전성 재료(22) 및 기재(12) 사이에 배리어를 제공한다. 이러한 실시예들에서, 비-강유전성 재료(20)는 반도체 기재(12)에 맞닿은 컨테이너(24)의 경계를 형성하기 위해 게이트 유전체(도시된 바와 같이)의 외부 에지를 따라 전체적으로 제공될 수 있다(소스 및 드레인 영역들(26 및 28)은 기재의 부분으로 간주됨). 몇몇 실시예들에서, 확산 및/또는 다른 상호 작용들은 비-강유전성 재료의 적어도 일부의 부재시에도 강유전성 재료(22)에 비하여 문제가 되지 않으며, 따라서 일부 또는 모든 비-강유전성 재료(20)는 세그먼트들(23, 25 및 27) 중 하나 이상으로부터 생략될 수 있다.
도시된 실시예에서, 비-강유전성 재료(20)는 컨테이너(24)의 전체를 따라 실질적으로 일관된 두께이다. 다른 실시예들에서(그 중 하나는 도 7을 참조하여 이하에 논의된다), 비-강유전성 재료(20)는 또 다른 영역에 비교하여 컨테이너(24)의 일 영역을 따라 상이한 두께를 가질 수 있다.
도시된 실시예에서, 소스 영역(26)은 회로(32)에 전기적으로 결합되고, 드레인 영역(28)은 회로(34)에 전기적으로 결합되며, 게이트(14)는 회로(36)에 전기적으로 결합된다. 트랜지스터(38)는 소스/드레인 영역들(26 및 28)과 함께 게이트(14)를 포함하며, 이러한 트랜지스터는 회로(32, 34, 및 36)를 통해 집적 회로로 통합된다.
도 1의 실시예는 메모리 셀(40)의 부분으로서 트랜지스터(38)를 이용하지만, 다른 실시예들에서 트랜지스터(38)는 다른 애플리케이션들에서 이용될 수 있다. 예를 들면, 트랜지스터(38)는 종래의 트랜지스터 대신에 로직 또는 다른 회로에 이용될 수 있다.
게이트 유전체(18)의 강유전성 재료(22)는 두 개의 안정된 배향들 중 하나로 분극될 수 있으며, 이것은 메모리 셀(40)의 두 개의 선택 가능한 상태들을 가능하게 할 수 있다. 예시적인 메모리 상태들은 도 2에 도시되며, 메모리 상태들은 "메모리 상태 1(MEMORY STATE 1)" 및 "메모리 상태 2(MEMORY STATE 2)"로서 라벨링된다. 도 2의 예시된 메모리 셀은 n-형 도핑 소스 및 드레인 영역들(26 및 28), 및 p-형 도핑 채널 영역을 가진다. 다른 실시예들에서, 소스 및 드레인 영역들은 p-형 도핑될 수 있으며 채널 영역은 n-형 도핑될 수 있다.
메모리 상태 1 및 메모리 상태 2는 강유전성 재료(22) 내에서 전하의 배향에 대해 서로 상이하다. 이러한 전하 배향은 도 2의 도식적 예시들에서 "+" 및 "-"로 도식적으로 예시된다. 구체적으로, 도 2의 메모리 상태들은 강유전성 재료(22) 내에서 전하 분극에 대하여 서로 상이한 것으로 도시된다. 양방향 화살표(41)는 메모리 셀(40)이 도시된 메모리 상태들 사이에서 가역적으로 전이될 수 있음을 도식적으로 예시하기 위해 도 2에 제공된다.
도시된 실시예에서, 강유전성 재료(22) 내에서의 분극 변화는 구체적으로 게이트(14) 및 소스 영역(26) 사이에서의 영역(23) 내에서 발생한다(분극 변화는 또한, 몇몇 실시예들에서 채널에 인접하여서와 같은, 다른 영역들에서 발생할 수 있거나; 또는 단지 도 2에 도시된 바와 같은 영역(23)에서만 발생할 수 있다). 메모리 상태 1은 n-형 도핑 소스 영역(26)을 따라 분극된 강유전성 재료의 "+" 성분을 포함하며, 메모리 상태 2는 n-형 도핑 소스 영역(26)을 따라 분극된 강유전성 재료의 "-" 성분을 포함한다. 강유전성 재료의 "-" 성분은 n-형 도핑 소스 영역(26) 내에 공핍 영역(42)을 유도하는 것으로 도시된다(공핍 영역의 경계는 파선(43)으로 도식적으로 예시된다). 예시된 실시예에서, 공핍 영역(42)은 소스 영역(26) 내에서 깊으며, 구체적으로 채널 영역(30)과 인터페이싱하는 소스 영역의 일 부분을 따른다. 트랜지스터(38)는 공핍 영역이 부족한 유사한 트랜지스터에 대하여 증가된 유효 채널 길이를 가질 수 있으며, 이것은 단 채널 효과들을 감소시킬 수 있으며 그에 의해 보다 높은 레벨의 집적을 위해 메모리 셀의 확장 가능성을 개선할 수 있다.
도시된 실시예에서, 비-강유전성 재료(20)는 강유전성 재료(22) 및 소스 영역(26) 사이에 있으며, 따라서 공핍 영역(42)은 비-강유전성 재료(20)의 세그먼트만큼 강유전성 재료(22)로부터 이격된다. 다른 실시예들에서, 비-강유전성 재료(20)는 생략될 수 있으며, 공핍 영역(42)은 강유전성 재료(22)와 직접 접촉할 수 있다.
도 2의 메모리 셀(40)은 실질적으로 비휘발성이며, 전력의 부재시 저장된 정보를 보유하는 이점들을 가질 수 있다.
메모리 셀(40)은 임의의 적절한 동작에 의해 프로그램될 수 있으며, 몇몇 예시적인 실시예들에서 약 10 볼트 이하의 게이트(14) 및 소스(26) 사이에서의 전압 차를 이용하여; 몇몇 예시적인 실시예들에서 약 5 볼트 이하의 전압 차를 이용하여; 및 몇몇 예시적인 실시예들에서 약 0.5 볼트에서 약 5 볼트까지의 전압 차를 이용하여 프로그램될 수 있다.
소스 영역(26) 및 드레인 영역(28) 내에서 이용된 도펀트 농도들은 임의의 적절한 도펀트 농도일 수 있다. 몇몇 실시예들에서, 드레인 영역은 소스 영역의 적어도 일부보다 더 고농도 도핑될 수 있으며, 몇몇 실시예들에서, 드레인 영역의 전체는 소스 영역의 임의의 부분보다 더 고농도 도핑될 수 있다. 몇몇 실시예들에서, 드레인 영역의 상대적으로 고농도 도핑은 트랜지스터(38)의 드레인 측의 동작에 대한 강유전성 분극의 영향을 완화시키지만, 소스 영역의 적어도 몇몇의 상대적으로 저농도 도핑은 트랜지스터의 소스 측에 대한 강유전성 분극의 영향이 소스 영역의 보다 고농도 도핑에 의해 발생할 영향에 대하여 강화될 수 있게 한다. 용어들 "상대적으로 고농도 도핑(relatively heavy doping)" 및 "상대적으로 저농도 도핑(relatively light doping)"은 서로 관련하여 이용되며, 따라서 용어 "상대적으로 고농도 도핑"는 용어 "상대적으로 저농도 도핑"에 의해 표시된 도핑보다 더 고농도로 도핑하는 것을 의미한다.
몇몇 실시예들에서, 드레인 영역(28)은 n-형 도핑될 수 있으며, 드레인 영역의 일부 또는 모두는 예를 들면, 약 1×1018원자들/㎤에서 약 1×1020원자들/㎤까지의 범위 내에서의 도펀트 농도와 같은, 적어도 약 1×1020원자들/㎤의 도펀트 농도를 포함할 수 있다. 몇몇 실시예들에서, 소스 영역(26)은 n-형 도핑될 수 있으며, 소스 영역의 적어도 일부는 예를 들면, 약 1×1016원자들/㎤에서 약 1×1019. 5원자들/㎤까지의 범위 내에서의 도펀트 농도와 같은, 약 1×1020원자들/㎤ 미만의 도펀트 농도를 포함할 수 있다.
몇몇 실시예들에서, 소스 영역(26)은 도펀트 농도의 기울기를 포함할 수 있으며, 도펀트 농도는 소스 영역의 보다 얕은 위치들에 비교하여 소스 영역의 보다 깊은 위치들에서 더 저농도이다. 도 3은 소스 영역에서 증가하는 깊이에 의해 감소하는 도펀트 농도를 가진 예시적인 실시예 메모리 셀(40a)을 예시하는 구조물(10a)을 도시한다, (도펀트 농도는 [도펀트]로서 예시된다). 도 3의 구성은 유리하게는 도 2의 메모리 상태 2와 유사한 메모리 상태의 프로그래밍 동안 공핍 영역(42)이 형성하는 위치에서의 소스 영역 내에서 보다 저농도의 도펀트 농도를 포함할 수 있다.
도 1에 도시된 예시적인 실시예 메모리 셀(40)은 유전체 재료(18)의 세그먼트들(23, 25 및 27)의 모두 내에서 강유전성 재료(22) 및 비-강유전성 재료(20) 양쪽 모두를 포함한다. 도 4는 단지 세그먼트(23) 내에서만 강유전성 재료(22)를 가진 대안의 예시적인 실시예 메모리 셀(40b)을 도시한다.
메모리 셀(40b)은 구조물(10b)의 부분이며, 게이트 유전체(18b)를 포함한 트랜지스터(38b)를 포함한다. 게이트 유전체(18b)는 강유전성 재료(22) 및 소스 영역(26) 사이에 비-강유전성 재료(20)를 포함하며, 세그먼트들(25 및 27)(즉, 드레인 영역(28) 및 채널 영역(30)을 따르는 세그먼트들) 전체에 걸쳐 부가적인 비-강유전성 재료(50)를 포함한다. 비-강유전성 재료(50)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 비-강유전성 재료(50)는 비-강유전성 재료(20)와 동일한 조성물을 포함할 수 있으며, 다른 실시예들에서 비-강유전성 재료(20)와 상이한 조성물을 포함할 수 있다. 몇몇 실시예들에서, 비-강유전성 재료(50)는 제 2 이산화물 및 제 2 질화물 중 하나 또는 양쪽 모두를 포함하거나, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다.
도 1의 상기-논의된 실시예와 같이, 도 4의 메모리 셀(40b)은 전체적으로 소스 영역(26) 및 게이트 유전체의 인터페이스를 따라, 및 전체적으로 드레인 영역(28) 및 게이트 유전체의 인터페이스를 따라 비-강유전성 재료를 포함한다. 도 5는 도 4의 것과 유사한 메모리 셀을 도시하지만, 여기에서 소스 영역과의 게이트 유전체의 인터페이스는 강유전성 재료를 포함한다. 구체적으로, 도 5는 게이트 유전체(18c)를 갖는 트랜지스터(38c)를 가진 메모리 셀(40c)을 포함한 구조물(10c)을 도시한다. 게이트 유전체(18c)는 강유전성 재료(22) 및 비-강유전성 재료(50)를 포함한다. 강유전성 재료(22)는 소스 영역(26) 및 게이트(14) 양쪽 모두를 직접 접촉한다.
도시된 실시예에서, 소스 영역 및 트랜지스터 게이트 사이에서의 게이트 유전체의 세그먼트의 일 부분(즉, 게이트 유전체의 세그먼트(23)의 일 부분)은 강유전성 재료로 이루어지며, 게이트 유전체의 나머지(즉, 세그먼트들(25 및 27)과 함께, 나머지 세그먼트(23))는 비-강유전성 재료로 이루어진다. 도시된 실시예에서, 게이트 유전체(18c) 및 소스 영역(26) 사이에서의 인터페이스의 일 부분만이 강유전성 재료(22)로 이루어진다. 다른 실시예들에서, 게이트 유전체 및 소스 영역 사이에서의 인터페이스의 전체는 강유전성 재료로 이루어질 수 있다.
도 6은 또 다른 예시적인 실시예 메모리 셀(40d)을 예시한 구조물(10d)을 도시한다. 메모리 셀은 게이트 유전체(18d)를 가진 트랜지스터(38d)를 포함한다. 게이트 유전체는 소스 영역(26) 및 게이트(14) 사이에서의 세그먼트(즉, 세그먼트(23))의 전체에 걸쳐, 및 드레인 영역(28) 및 게이트(14) 사이에서의 세그먼트(즉, 세그먼트(25))의 전체에 걸쳐 비-강유전성 재료(50)를 포함한다. 게이트 유전체는 채널 영역(30)을 따르는 세그먼트(즉, 세그먼트(27))의 적어도 일부 내에서 강유전성 재료(22)를 더 포함한다. 그러한 것은 강유전성 재료 및 소스 영역 및/또는 드레인 영역 사이에서의 결합을 제외하고, 채널 영역과 강유전성 재료의 선택적 결합을 가능하게 할 수 있으며, 이것은 메모리 셀의 동작 특성들이 특정한 애플리케이션들을 위해 맞춰질 수 있게 할 수 있다. 뿐만 아니라, 트랜지스터(38d)가 메모리 셀의 부분이 아닌 집적 회로 애플리케이션에서 종래의 트랜지스터를 대신하여 이용된다면, 채널 영역에 대한 선택적 결합은 이러한 트랜지스터의 동작 양상들로 하여금 특정한 애플리케이션들을 위해 맞춰질 수 있게 할 수 있다.
도 6의 실시예는 강유전성 재료(22) 및 기재(12) 사이에 제공된 비-강유전성 재료(20)를 도시한다. 다른 실시예들에서, 비-강유전성 재료(20)는 강유전성 재료(22)가 기재(12)에 직접 접촉하도록 생략될 수 있다.
또 다른 예시적인 실시예 메모리 셀(40e)은 게이트 유전체(18e)를 가진 트랜지스터(38e)를 포함한 구조물(10e)의 부분으로서 도 7에 도시된다. 도 7의 메모리 셀(40e)은, 메모리 셀(40e)이 게이트 유전체의 세그먼트들(23, 25 및 27)의 모두 내에 비-강유전성 재료(20) 및 강유전성 재료(22) 양쪽 모두를 포함한다는 점에서, 도 1의 메모리 셀(40)과 유사하다. 그러나, 도 1의 실시예와 달리, 도 7의 것은 세그먼트들(23 및 25)(즉, 게이트 유전체에 의해 정의된 컨테이너(24)의 실질적으로 수직 레그들을 따르는) 내에서보다 세그먼트(27)(즉, 게이트 유전체에 의해 정의된 컨테이너(24)의 최하부를 따르는) 내에서 더 두꺼운 비-강유전성 재료(20)를 가진다. 이러한 것은 강유전성 재료(22) 및 채널(30) 사이에서의 결합을 완화시키거나 또는 제거할 수 있으며, 이것은 몇몇 실시예들에서 요구될 수 있다. 몇몇 실시예들에서, 비-강유전성 재료(20)는 약 10 옹스트롬에서 약 20 옹스트롬까지의 범위 내에서의 세그먼트들(23 및 25) 내에서의 두께를 가질 수 있으며, 약 25 옹스트롬에서 약 50 옹스트롬까지의 범위 내에서 컨테이너(24)의 최하부를 따르는 두께를 가질 수 있다.
몇몇 실시예들에서, 상기 설명된 메모리 셀들은 DRAM-형 셀들을 포함할 수 있다. 예를 들면, 회로(34)는 전하-저장 디바이스(예를 들면, 커패시터와 같은)에 대응할 수 있고, 회로(32)는 액세스/감지 라인(예를 들면, 비트라인과 같은)을 포함할 수 있으며, 회로(36)는 도 1 내지 도 7의 단면들에 대하여 페이지 내로 및 그 밖으로 연장되는 워드라인을 포함할 수 있다. 도 8은 DRAM-형 메모리 셀(80)로 통합된 도 1의 트랜지스터(38)를 포함한 구조물(10f)을 도시한다.
도 8의 DRAM-형 셀은 어느 정도, 휘발성 메모리 저장 구성요소(커패시터(70), 이러한 구성요소는 상이한 메모리 상태들로서 커패시터의 상이한 전하 상태들을 이용함으로써 데이터를 저장한다) 및 비휘발성 메모리 저장 구성요소(트랜지스터(38), 이러한 구성요소는 도 2를 참조하여 상기 논의된 바와 같이, 상이한 메모리 상태들로서 강유전성 재료(22)의 상이한 분극 배향들을 이용함으로써 데이터를 저장한다) 양쪽 모두를 포함하는 것으로 간주될 수 있다.
휘발성 메모리 저장 구성요소는 종래의 DRAM의 것들과 유사한 빠른 판독/기록 특성들을 가질 수 있으며, 비휘발성 메모리 저장 구성요소는 셀이 종래의 DRAM의 것들을 넘는 능력들을 가질 수 있게 할 수 있다. 예를 들면, 몇몇 실시예들에서, 셀은 비휘발성 메모리 저장 구성요소가, 정보가 정전의 경우에 안정되도록 휘발성 메모리 저장 구성요소로부터 정보를 백업하도록 구성될 수 있다. 또 다른 예로서, 몇몇 실시예들에서, 셀은 비휘발성 메모리 저장 구성요소가 휘발성 메모리 저장 구성요소에 의해 행해지는 것들로부터 분리된 동작들을 위해 및/또는 휘발성 메모리 저장 구성요소의 것들을 수정하거나 또는 중첩시키는 동작들을 위해 이용되도록 구성될 수 있다. 이러한 것은 도 8에 도시된 유형의 메모리 셀들(80)을 포함한 DRAM 어레이가 그 외 종래의 집적 회로의 로직 및 메모리 양상들 양쪽 모두를 포함할 동작들을 수행할 수 있게 할 수 있으며, 이것은 도 8에 도시된 유형의 메모리 셀들(40)을 포함한 DRAM 어레이가 종래의 DRAM 회로에 의해 달성될 수 있는 것보다 더 높은 레벨의 집적도로 스케일링될 수 있게 할 수 있다.
상기 논의된 디바이스들은 전자 시스템들로 통합될 수 있다. 이러한 전자 시스템들은, 예를 들면, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션-특정 모듈들에서 사용될 수 있으며 다층, 다중칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들면, 클록들, 텔레비전들, 셀 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은, 광범위한 시스템들 중 어느 것일 수 있다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시적인 목적들을 위한 것이며, 실시예들은 몇몇 애플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 여기에 제공된 설명, 및 이어지는 청구항들은, 구조들이 도면들의 특정한 배향에 있는지, 또는 이러한 배향에 대하여 회전되는지에 관계없이, 다양한 특징들 사이에서의 설명된 관계들을 갖는 임의의 구조들과 관련된다.
첨부한 도면들의 단면도들은 단지 단면들의 평면들 내에서의 특징들만을 도시하며, 도면들을 간소화하기 위해 단면들의 평면들 뒤에 재료들을 도시하지 않는다.
구조가 또 다른 구조 "상에(on)" 또는 "에 맞닿아(against)" 있는 것으로서 상기 나타내어질 때, 그것은 다른 구조상에 바로 있을 수 있거나 또는 매개 구조들이 또한 존재할 수 있다. 반대로, 구조가 또 다른 구조 "상에 직접(directly on)" 또는 "에 직접 맞닿아(directly against)" 있는 것으로 나타내어질 때, 존재하는 매개 구조들은 없다. 구조가 또 다른 구조에 "연결(connected)" 또는 "결합(coupled)"되어 있는 것으로 나타내어질 때, 그것은 다른 구조에 직접 연결되거나 또는 결합될 수 있거나, 또는 매개 구조들이 존재할 수 있다. 반대로, 구조가 또 다른 구조에 "직접 연결(directly connected)" 또는 "직접 결합(directly coupled)"된 것으로 나타내어질 때, 존재하는 매개 구조들은 없다.
몇몇 실시예들에서, 반도체 구조물은 반도체 기재 및 기재로 연장된 게이트를 포함한다. 게이트에 인접한 기재의 제 1 영역은 전도성-도핑 소스 영역이며, 게이트에 인접하며 제 1 영역으로부터 이격된 기재의 제 2 영역은 전도성-도핑 드레인 영역이다. 게이트 유전체는 소스 영역 및 게이트 사이에 제 1 세그먼트, 드레인 영역 및 게이트 사이에서의 제 2 세그먼트, 및 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 포함한다. 게이트 유전체의 적어도 일 부분은 강유전성 재료를 포함한다.
몇몇 실시예들에서, 트랜지스터는 게이트, 소스 영역, 드레인 영역, 및 소스 및 드레인 영역들 사이에서의 채널 영역을 포함한다. 트랜지스터는 또한 게이트 및 소스, 드레인 및 채널 영역들 사이에 게이트 유전체를 포함한다. 게이트 유전체는 소스 영역 및 게이트 사이에 강유전성 재료를 포함한다.
몇몇 실시예들에서, 반도체 구조물은 반도체 기재 및 기재로 연장된 게이트를 포함한다. 게이트의 일 측면 상에서의 기재의 영역은 전도성-도핑 소스 영역이며, 상기 일 측면에 대하여 게이트의 반대 측면 상에서의 기재의 영역은 전도성-도핑 드레인 영역이다. 드레인 영역은 소스 영역보다 더 고농도로 도핑된다. 구성은 소스 영역 및 게이트 사이에서의 제 1 세그먼트, 드레인 영역 및 게이트 사이에서의 제 2 세그먼트, 및 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 포함하는, 게이트 유전체를 포함한다. 단면을 따라, 게이트 유전체는 그 안에 게이트를 갖는 상향-개구 컨테이너로서 구성된다. 게이트 유전체의 제 1 세그먼트는 컨테이너의 제 1 실질적으로 수직 레그를 포함한다. 게이트 유전체의 제 2 세그먼트는 컨테이너의 제 2 실질적으로 수직 레그를 포함한다. 게이트 유전체의 제 3 세그먼트는 컨테이너의 최하부를 포함한다. 게이트 유전체는 강유전성 재료에 직접 맞닿는 비-강유전성 재료를 포함하며, 비-강유전성 재료는 반도체 기재에 직접 맞닿은 컨테이너의 경계이다. 비-강유전성 재료는 컨테이너의 제 1 및 제 2 실질적으로 수직 레그들을 따르는 것보다 컨테이너의 최하부를 따라 더 두껍다.

Claims (30)

  1. 반도체 구조물(semiconductor construction)에 있어서,
    반도체 기재(semiconductor base);
    상기 기재로 연장된 게이트로서, 상기 게이트에 인접한 상기 기재의 제 1 영역은 전도성-도핑 소스 영역이며, 상기 게이트에 인접하며 상기 제 1 영역으로부터 이격된 상기 기재의 제 2 영역은 전도성-도핑 드레인 영역인, 상기 게이트;
    상기 소스 영역 및 상기 게이트 사이에서의 제 1 세그먼트, 상기 드레인 영역 및 상기 게이트 사이에서의 제 2 세그먼트, 상기 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 포함한 게이트 유전체를 포함하며,
    상기 게이트 유전체의 적어도 일 부분은 강유전성 재료를 포함하는, 반도체 구조물.
  2. 청구항 1에 있어서,
    상기 강유전성 재료는 Hf, Zr, Si, O, Y, Ba, Mg, 및 Ti 중 하나 이상을 포함하는, 반도체 구조물.
  3. 청구항 1에 있어서,
    상기 강유전성 재료는 상기 제 1, 제 2, 및 제 3 세그먼트들 내에 있는, 반도체 구조물.
  4. 청구항 3에 있어서,
    상기 게이트 유전체는, 단면을 따라, 상기 게이트를 가진 상향-개구 컨테이너로서 구성되고;
    상기 게이트 유전체의 상기 제 1 세그먼트는 상기 컨테이너의 제 1 실질적으로 수직 레그(vertical leg)를 포함하고, 상기 게이트 유전체의 상기 제 2 세그먼트는 상기 컨테이너의 제 2 실질적으로 수직 레그를 포함하며, 상기 게이트 유전체의 상기 제 3 세그먼트는 상기 컨테이너의 최하부(bottom)를 포함하고;
    상기 게이트 유전체는 상기 컨테이너의 외부 경계로서 및 상기 반도체 기재에 직접 맞닿는 제 1 재료를 포함하고;
    상기 게이트 유전체는 상기 제 1 재료 및 상기 게이트 사이에 제 2 재료를 포함하고;
    상기 제 2 재료는 상기 강유전성 재료(ferroelectric material)이며;
    상기 제 1 재료는 비-강유전성 재료(non-ferroelectric material)인, 반도체 구조물.
  5. 청구항 4에 있어서,
    상기 제 1 재료는 상기 컨테이너의 전체를 따라 실질적으로 일관된 두께인, 반도체 구조물.
  6. 청구항 4에 있어서,
    상기 제 1 재료는 상기 컨테이너의 상기 제 1 및 제 2 실질적으로 수직 레그들을 따라서 보다는 상기 컨테이너의 상기 최하부를 따라 더 두꺼운, 반도체 구조물.
  7. 청구항 4에 있어서,
    상기 비-강유전성 재료는 실리콘 이산화물 또는 실리콘 질화물로 이루어지는, 반도체 구조물.
  8. 청구항 1에 있어서,
    상기 강유전성 재료는 상기 제 1 세그먼트 내에만 있는, 반도체 구조물.
  9. 청구항 1에 있어서,
    상기 강유전성 재료는 상기 제 3 세그먼트 내에만 있는, 반도체 구조물.
  10. 청구항 1에 있어서,
    상기 소스 영역은 도펀트 농도가 상기 소스 영역 내에서 상대적으로 얕은 위치와 비교하여 상기 소스 영역 내에서 상대적으로 깊은 위치에서 더 저농도인 도펀트 구배(gradient)를 포함하는, 반도체 구조물.
  11. 청구항 1에 있어서,
    상기 드레인 영역은 상기 소스 영역의 적어도 일부보다 더 고농도로 도핑되는, 반도체 구조물.
  12. 청구항 1에 있어서,
    상기 드레인 영역의 전체는 상기 소스 영역의 임의의 부분보다 더 고농도로 도핑되는, 반도체 구조물.
  13. 청구항 1에 있어서,
    상기 드레인 영역에 전기적으로 결합된 전하 저장 디바이스를 더 포함하는, 반도체 구조물.
  14. 트랜지스터에 있어서,
    게이트;
    소스 영역;
    드레인 영역;
    상기 소스 및 드레인 영역들 사이에서의 채널 영역; 및
    상기 게이트 및 상기 소스, 드레인 및 채널 영역들 사이에서의 게이트 유전체로서, 상기 게이트 유전체는 상기 소스 영역 및 상기 게이트 사이에 강유전성 재료를 포함하는, 상기 게이트 유전체를 포함하는, 트랜지스터.
  15. 청구항 14에 있어서,
    상기 강유전성 재료는 Hf, Zr, Si, O, Y, Ba, Mg, 및 Ti 중 하나 이상을 포함하는, 트랜지스터.
  16. 청구항 14에 있어서,
    상기 게이트 유전체는 상기 게이트 유전체 및 상기 드레인 영역 사이에서의 인터페이스의 전체를 따라 비-강유전성 재료로 이루어지는, 트랜지스터.
  17. 청구항 14에 있어서,
    상기 게이트 유전체는 상기 게이트 유전체 및 상기 소스 영역 사이에서의 인터페이스의 적어도 일 부분을 따라 강유전성 재료로 이루어지는, 트랜지스터.
  18. 청구항 14에 있어서,
    상기 게이트 유전체는 상기 소스 영역 및 상기 게이트 사이에서의 제 1 세그먼트, 상기 드레인 영역 및 상기 게이트 사이에서의 제 2 세그먼트, 및 상기 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 포함하고; 상기 제 1 세그먼트의 일 부분만이 강유전성 재료로 이루어지며; 상기 제 2 및 제 3 세그먼트들의 전체들과 함께 상기 제 1 세그먼트들의 나머지는 비-강유전성 재료로 이루어지는, 트랜지스터.
  19. 청구항 18에 있어서,
    상기 제 1 세그먼트의 상기 부분은 상기 게이트 및 상기 소스 영역 양쪽 모두를 직접 접촉하는, 트랜지스터.
  20. 청구항 18에 있어서,
    상기 제 1 세그먼트의 상기 부분은 상기 게이트를 직접 접촉하며 비-강유전성 재료에 의해 상기 소스 영역으로부터 이격되는, 트랜지스터.
  21. 청구항 20에 있어서,
    상기 비-강유전성 재료는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 양쪽 모두를 포함하는, 트랜지스터.
  22. 청구항 14에 있어서,
    상기 게이트 및 게이트 유전체는 반도체 재료 내에서 리세스(recess)되며;
    상기 소스 및 드레인 영역들은 상기 반도체 재료의 전도성-도핑 영역들에 대응하는, 트랜지스터.
  23. 청구항 22에 있어서,
    상기 소스 영역은 도펀트 농도가 상기 소스 영역 내에서 상대적으로 얕은 위치에 비교하여 상기 소스 영역 내에서 상대적으로 깊은 위치에서 더 저농도인 도펀트 구배를 포함하는, 트랜지스터.
  24. 청구항 23에 있어서,
    상기 드레인 영역의 전체는 상기 소스 영역 중 임의의 것보다 더 고농도로 도핑되는, 트랜지스터.
  25. 메모리 셀에 있어서,
    청구항 14의 상기 트랜지스터의 상기 드레인 영역에 전기적으로 결합된 전하 저장 디바이스를 포함하는, 메모리 셀.
  26. 청구항 25에 있어서,
    상기 전하 저장 디바이스는 커패시터인, 메모리 셀.
  27. 반도체 구조물에 있어서,
    반도체 기재;
    상기 기재로 연장된 게이트로서; 상기 게이트의 일 측면 상에서의 상기 기재의 영역은 전도성-도핑 소스 영역이며, 상기 일 측면에 대하여 상기 게이트의 반대 측면 상에서의 상기 기재의 영역은 전도성-도핑 드레인 영역이고; 상기 드레인 영역은 상기 소스 영역보다 더 고농도로 도핑되는, 상기 게이트;
    상기 소스 영역 및 상기 게이트 사이에서의 제 1 세그먼트, 상기 드레인 영역 및 상기 게이트 사이에서의 제 2 세그먼트, 및 상기 제 1 및 제 2 세그먼트들 사이에서의 제 3 세그먼트를 포함한 게이트 유전체를 포함하며,
    상기 게이트 유전체는, 단면을 따라, 상기 게이트를 가진 상향-개구 컨테이너로서 구성되고; 상기 게이트 유전체의 상기 제 1 세그먼트는 상기 컨테이너의 제 1 실질적으로 수직 레그를 포함하고, 상기 게이트 유전체의 상기 제 2 세그먼트는 상기 컨테이너의 제 2 실질적으로 수직 레그를 포함하며, 상기 게이트 유전체의 상기 제 3 세그먼트는 상기 컨테이너의 최하부를 포함하고;
    상기 게이트 유전체는 강유전성 재료에 직접 맞닿는 비-강유전성 재료를 포함하고, 상기 비-강유전성 재료는 상기 반도체 기재에 직접 맞닿는 상기 컨테이너의 경계이며,
    상기 비-강유전성 재료는 상기 컨테이너의 상기 제 1 및 제 2 실질적으로 수직 레그들을 따라서 보다는 상기 컨테이너의 상기 최하부를 따라 더 두꺼운, 반도체 구조물.
  28. 청구항 27에 있어서,
    상기 비-강유전성 재료는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 양쪽 모두를 포함하는, 반도체 구조물.
  29. 청구항 27에 있어서,
    상기 드레인 영역에 전기적으로 결합된 커패시터를 더 포함하는, 반도체 구조물.
  30. 청구항 27에 있어서,
    상기 소스 영역은 도펀트 농도가 상기 소스 영역 내에서 상대적으로 얕은 위치와 비교하여 상기 소스 영역 내에서 상대적으로 깊은 위치에서 더 저농도인 도펀트 구배를 포함하는, 반도체 구조물.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063932A (ko) * 2014-10-07 2017-06-08 마이크론 테크놀로지, 인크 강유전체 재료를 함유하는 리세스된 트랜지스터들
KR20170100976A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법
KR20170100969A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 멀티 레벨 강유전체 메모리 장치 및 그 제조방법
KR20180109997A (ko) * 2016-04-01 2018-10-08 인텔 코포레이션 강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터
KR20190134910A (ko) * 2018-05-10 2019-12-05 에스케이하이닉스 주식회사 강유전성 반도체 소자 및 이의 제조 방법
KR20200011005A (ko) * 2018-06-28 2020-01-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 하이-k 퍼스트 기술의 임베디드 강유전성 메모리
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
KR102295641B1 (ko) 2015-03-02 2021-08-27 삼성전자주식회사 반도체 소자 및 그 제조방법
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
KR20180045660A (ko) 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 기록 방법
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
KR20180106661A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 그 제조 방법
US11004868B2 (en) 2017-03-22 2021-05-11 Intel Corporation Memory field-effect transistors and methods of manufacturing the same
US10790366B2 (en) 2018-01-24 2020-09-29 Globalfoundries Singapore Pte. Ltd. Devices with lower resistance and improved breakdown and method for producing the same
US10748931B2 (en) 2018-05-08 2020-08-18 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with body regions coupled to carrier reservoirs
CN113454779A (zh) 2019-03-06 2021-09-28 美光科技公司 具有耦合到载流子槽结构的晶体管主体区域的集成组合件；以及形成集成组合件的方法
KR20210002369A (ko) * 2019-06-24 2021-01-08 삼성전자주식회사 반도체 소자
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11171206B2 (en) * 2019-07-11 2021-11-09 Micron Technology, Inc. Channel conduction in semiconductor devices
US11211491B2 (en) * 2019-07-24 2021-12-28 Nanya Technology Corporation Semiconductor memory structure having drain stressor, source stressor and buried gate and method of manufacturing the same
US11393846B2 (en) * 2019-08-06 2022-07-19 SK Hynix Inc. Ferroelectric memory device having ferroelectric induction layer and method of manufacturing the same
US11929411B2 (en) 2021-08-25 2024-03-12 Micron Technology, Inc. Recessed access devices and methods of forming a recessed access devices
US20230062092A1 (en) * 2021-08-30 2023-03-02 Micron Technology, Inc. Recessed Access Devices And Methods Of Forming A Recessed Access Devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104447A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 強誘電体トランジスタ
JPH1140683A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体記憶装置及びその製造方法
US20070120182A1 (en) * 2005-11-25 2007-05-31 Hynix Semiconductor Inc. Transistor having recess gate structure and method for fabricating the same
KR20090009561A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4243997A (en) * 1976-03-25 1981-01-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device
US4724674A (en) 1985-10-30 1988-02-16 Allied Corporation Hydraulic brake booster
JPH0687500B2 (ja) * 1987-03-26 1994-11-02 日本電気株式会社 半導体記憶装置およびその製造方法
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
TW199237B (ko) * 1990-07-03 1993-02-01 Siemens Ag
JPH0799310B2 (ja) 1990-12-06 1995-10-25 品川白煉瓦株式会社 アンカーレンガの取付方法
JP3307928B2 (ja) * 1991-01-09 2002-07-29 シーメンス アクチエンゲゼルシヤフト メモリセル装置およびその作動方法
JP3130353B2 (ja) 1991-12-20 2001-01-31 ローム株式会社 強誘電体膜を用いた装置の製造方法
JP2734961B2 (ja) * 1993-05-24 1998-04-02 日本電気株式会社 電界効果型トランジスタとその製造方法
US5589814A (en) 1994-11-14 1996-12-31 Smith, Jr.; John Anti-theft vehicle security system
JPH0955495A (ja) * 1995-08-14 1997-02-25 Sony Corp トランジスタ及びその製造方法
US5757042A (en) 1996-06-14 1998-05-26 Radiant Technologies, Inc. High density ferroelectric memory with increased channel modulation and double word ferroelectric memory cell for constructing the same
JPH10189966A (ja) 1996-12-26 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH10313097A (ja) * 1997-05-13 1998-11-24 Sharp Corp 強誘電体薄膜、製造方法及び強誘電体薄膜を含んでなる素子
DE19720193C2 (de) * 1997-05-14 2002-10-17 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JPH1168105A (ja) 1997-08-26 1999-03-09 Mitsubishi Electric Corp 半導体装置
JPH1168104A (ja) 1997-08-26 1999-03-09 Oki Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US6069381A (en) 1997-09-15 2000-05-30 International Business Machines Corporation Ferroelectric memory transistor with resistively coupled floating gate
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
JP2000012708A (ja) * 1998-06-17 2000-01-14 Toshiba Corp 半導体装置及びその製造方法
JP3809035B2 (ja) * 1998-06-29 2006-08-16 株式会社東芝 Ｍｉｓ型トランジスタおよびその製造方法
US6278165B1 (en) 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
JP3223885B2 (ja) * 1998-08-17 2001-10-29 日本電気株式会社 電界効果型半導体メモリ装置およびその製造方法
JP2000252372A (ja) * 1999-02-26 2000-09-14 Sharp Corp 半導体メモリ装置及びその製造方法
US6323580B1 (en) * 1999-04-28 2001-11-27 The Charles Stark Draper Laboratory, Inc. Ferroic transducer
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6313033B1 (en) * 1999-07-27 2001-11-06 Applied Materials, Inc. Ionized metal plasma Ta, TaNx, W, and WNx liners for gate electrode applications
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001102465A (ja) 1999-09-30 2001-04-13 Rohm Co Ltd 不揮発性メモリ
US7227210B2 (en) * 1999-12-27 2007-06-05 Hynix Semiconductor, Inc. Ferroelectric memory transistor with highly-oriented film on gate insulator
US6642577B2 (en) * 2000-03-16 2003-11-04 Denso Corporation Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same
JP4938921B2 (ja) * 2000-03-16 2012-05-23 康夫 垂井 トランジスタ型強誘電体不揮発性記憶素子
KR20020015761A (ko) * 2000-08-23 2002-03-02 김지영 질화 처리를 이용한 단일 트랜지스터 구조의 강유전체메모리 소자 및 그 제조 방법
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
DE10053171C2 (de) 2000-10-26 2003-02-06 Infineon Technologies Ag Verfahren zum Herstellen einer ferroelektrischen oder paraelektrischen metalloxidhaltigen Schicht und eines Speicherbauelements daraus
US6555872B1 (en) * 2000-11-22 2003-04-29 Thunderbird Technologies, Inc. Trench gate fermi-threshold field effect transistors
JP3808702B2 (ja) * 2000-12-28 2006-08-16 株式会社東芝 半導体装置の製造方法
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6452229B1 (en) * 2002-02-21 2002-09-17 Advanced Micro Devices, Inc. Ultra-thin fully depleted SOI device with T-shaped gate and method of fabrication
US6815297B1 (en) * 2002-02-21 2004-11-09 Advanced Micro Devices, Inc. Ultra-thin fully depleted SOI device and method of fabrication
JP2003332582A (ja) 2002-05-13 2003-11-21 Toshiba Corp 半導体装置及びその製造方法
US20030235076A1 (en) * 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
EP1530803A2 (en) * 2002-06-21 2005-05-18 Micron Technology, Inc. Nrom memory cell, memory array, related devices an methods
US7750389B2 (en) 2003-12-16 2010-07-06 Micron Technology, Inc. NROM memory cell, memory array, related devices and methods
US20040041214A1 (en) 2002-08-29 2004-03-04 Prall Kirk D. One F2 memory cell, memory array, related devices and methods
JP4080816B2 (ja) * 2002-08-13 2008-04-23 株式会社東芝 電界効果トランジスタの製造方法
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
DE10306315B4 (de) * 2003-02-14 2007-12-20 Qimonda Ag Halbleitervorrichtung und entsprechendes Herstellungsverfahren
JP2004335918A (ja) * 2003-05-12 2004-11-25 Toshiba Corp 半導体記憶装置およびその製造方法
US7132300B2 (en) 2003-06-30 2006-11-07 Matsushita Electric Industrial Co., Ltd. Method for forming ferroelectric film and semiconductor device
US7297602B2 (en) * 2003-09-09 2007-11-20 Sharp Laboratories Of America, Inc. Conductive metal oxide gate ferroelectric memory transistor
KR100505713B1 (ko) * 2003-10-22 2005-08-03 삼성전자주식회사 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법
JP2005174977A (ja) * 2003-12-08 2005-06-30 Toshiba Corp 強誘電体記憶装置及びその製造方法
US7050330B2 (en) 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
JP2006049566A (ja) * 2004-08-04 2006-02-16 Toshiba Corp 半導体記憶装置及びその製造方法
KR100634266B1 (ko) * 2004-09-02 2006-10-13 삼성전자주식회사 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법
US7795094B2 (en) * 2004-09-02 2010-09-14 Micron Technology, Inc. Recessed gate dielectric antifuse
KR100621563B1 (ko) * 2004-11-03 2006-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7241691B2 (en) 2005-03-28 2007-07-10 Freescale Semiconductor, Inc. Conducting metal oxide with additive as p-MOS device electrode
JP4361517B2 (ja) * 2005-06-23 2009-11-11 パナソニック株式会社 半導体装置およびその製造方法
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7202535B2 (en) * 2005-07-14 2007-04-10 Infineon Technologies Ag Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
KR100729231B1 (ko) * 2005-08-03 2007-06-15 삼성전자주식회사 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
US20070082454A1 (en) * 2005-10-12 2007-04-12 Infineon Technologies Ag Microelectronic device and method of manufacturing a microelectronic device
US7696574B2 (en) * 2005-10-26 2010-04-13 International Business Machines Corporation Semiconductor substrate with multiple crystallographic orientations
JP4775849B2 (ja) * 2006-01-13 2011-09-21 富士通セミコンダクター株式会社 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
DE102006004405B4 (de) * 2006-01-31 2015-05-13 Infineon Technologies Austria Ag Leistungshalbleiterbauelemente mit einer Driftstrecke und einer hochdielektrischen Kompensationszone und Verfahren zur Herstellung einer Kompensationszone
JP2007266474A (ja) * 2006-03-29 2007-10-11 Hitachi Ltd 半導体記憶装置
KR100680978B1 (ko) 2006-05-04 2007-02-09 주식회사 하이닉스반도체 강유전성램 소자
JP2008027955A (ja) * 2006-07-18 2008-02-07 Toshiba Corp 半導体装置
KR100783278B1 (ko) * 2006-08-31 2007-12-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US8736151B2 (en) * 2006-09-26 2014-05-27 Velos Industries, LLC Electric generator
JP2008085178A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置及びその製造方法
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7898009B2 (en) * 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
JP4552973B2 (ja) * 2007-06-08 2010-09-29 セイコーエプソン株式会社 半導体装置の製造方法
JP2009206355A (ja) 2008-02-28 2009-09-10 Toshiba Corp 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
KR20090009561U (ko) 2008-03-19 2009-09-23 김우석 산업용 호스
US7875919B2 (en) * 2008-03-31 2011-01-25 International Business Machines Corporation Shallow trench capacitor compatible with high-K / metal gate
US8304823B2 (en) 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US7911028B2 (en) * 2008-07-31 2011-03-22 Nanya Technology Corp. Semiconductor device and method of manufacturing the same
US8003507B2 (en) * 2008-08-18 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of integrating high-K/metal gate in CMOS process flow
US8105931B2 (en) * 2008-08-27 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating dual high-k metal gates for MOS devices
US20100110753A1 (en) * 2008-10-31 2010-05-06 Qimonda Ag Ferroelectric Memory Cell Arrays and Method of Operating the Same
US8097911B2 (en) 2008-12-31 2012-01-17 Intel Corporation Etch stop structures for floating gate devices
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
JP2011014838A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
DE102009038710B4 (de) * 2009-08-25 2020-02-27 Infineon Technologies Austria Ag Halbleiterbauelement
WO2011039800A1 (ja) * 2009-09-29 2011-04-07 株式会社 東芝 半導体装置
US20120261744A1 (en) * 2009-12-24 2012-10-18 Fudan University Microelectronic device structure and manufacturing method thereof
KR101662282B1 (ko) * 2010-01-14 2016-10-05 삼성전자주식회사 고유전율의 보호막 패턴을 포함하는 매립 게이트 패턴을 갖는 반도체 장치 및 이의 제조 방법
JP2011155071A (ja) * 2010-01-26 2011-08-11 Toshiba Corp 半導体記憶装置
JP2011159756A (ja) * 2010-01-29 2011-08-18 Sony Corp 固体撮像装置とその製造方法、及び電子機器
US8796656B2 (en) 2010-06-04 2014-08-05 Micron Technology, Inc. Oxide based memory
US20120028425A1 (en) * 2010-08-02 2012-02-02 Hamilton Lu Methods for fabricating trench metal oxide semiconductor field effect transistors
KR101087837B1 (ko) 2010-08-05 2011-11-30 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 형성 방법
JP2012060063A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
TWI501601B (zh) 2011-08-15 2015-09-21 Mediatek Inc 裝置搜尋的處理方法
US9177870B2 (en) * 2011-12-16 2015-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Enhanced gate replacement process for high-K metal gate technology
CN104011867B (zh) * 2011-12-23 2016-12-07 英特尔公司 用于栅极凹进晶体管的iii-n材料结构
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
KR20180045660A (ko) * 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 기록 방법
KR20180106661A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104447A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 強誘電体トランジスタ
JPH1140683A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体記憶装置及びその製造方法
US20070120182A1 (en) * 2005-11-25 2007-05-31 Hynix Semiconductor Inc. Transistor having recess gate structure and method for fabricating the same
KR20090009561A (ko) * 2007-07-20 2009-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170063932A (ko) * 2014-10-07 2017-06-08 마이크론 테크놀로지, 인크 강유전체 재료를 함유하는 리세스된 트랜지스터들
KR20170100976A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법
KR20170100969A (ko) * 2016-02-26 2017-09-05 에스케이하이닉스 주식회사 멀티 레벨 강유전체 메모리 장치 및 그 제조방법
KR20180109997A (ko) * 2016-04-01 2018-10-08 인텔 코포레이션 강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터
US10720505B2 (en) 2016-04-01 2020-07-21 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
US11476345B2 (en) 2016-04-01 2022-10-18 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
KR20190134910A (ko) * 2018-05-10 2019-12-05 에스케이하이닉스 주식회사 강유전성 반도체 소자 및 이의 제조 방법
US11515419B2 (en) 2018-05-10 2022-11-29 SK Hynix Inc. Ferroelectric semiconductor device and method of manufacturing the same
US11848193B2 (en) 2018-05-10 2023-12-19 SK Hynix Inc. Ferroelectric semiconductor device and method of manufacturing the same
KR20200011005A (ko) * 2018-06-28 2020-01-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 하이-k 퍼스트 기술의 임베디드 강유전성 메모리
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction

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