KR20120007618A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고용량 메모리 장치의 크기를 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트랜지스터영역과 메모리영역을 갖는 메모리블럭에서 상기 메모리영역의 가변저항막이 상기 트랜지스터영역에서게이트절연막으로 작용하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 하나의 메모리블럭에 메모리 장치와 이를 구동시키기 위한 주변회로를 집적함으로써, 칩 사이즈의 증가없이 고용량 메모리 장치를 구현할 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 저항성 메모리 장치를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 디램(DRAM)과 플래쉬메모리(Flash memory)를 대체할 수 있는 차세대 메모리 장치에 대한 연구가 활발히 수행되고 있다. 차세대 메모리 장치인 저항성 메모리 장치(Resistive memory, ReRAM)는 저렴한 생산 가격 대비 우수한 특성으로 보이는 것으로 보고되고 있다. 특히, 저항성 메모리 장치는 전극-절연체-전극(Metal-Insulator-Metal)이 적층된 매우 단수한 구조를 갖기 때문에 대용량 메모리 장치로의 응용(application)으로서 보다 많은 관심을 받고 있다.
현재, 저항성 메모리 장치를 이용한 고용량 메모리 장치를 구현하기 위해서 가장 각광받는 구조가 크로스바 타입(crossbar type)의 메모리 어레이(array)를 복수개 적층하는 구조이다.
하지만, 메모리 어레이를 복수개 적층하여 고용량 메모리 장치를 구현하기 위해서는 각 층의 메모리 어레이와 기판에 형성되는 드라이버(Driver), 감지증폭기(sense amplifier, SA) 등의 주변회로를 연결하는 배선(interconnection) 및 콘택(contact)이 필요하다. 이러한, 배선 및 콘택으로 인하여 반도체 장치의 크기가 급격하게 증가함과 동시에 동작특성이 열화되는 문제점이 발생한다.
구체적으로, 각 층의 메모리 어레이와 주변회로 사이를 연결하는 콘택을 형성하기 위해서는 각 층의 메모리 어레이 가장자리 또는 중심부에 콘택을 위한 공간을 별도로 마련해야하기 때문에 반도체 장치의 크기가 증가한다. 또한, 복수의 층에 각각 형성된 콘택을 연결하기 위해서는 배선의 구조가 필연적으로 복잡해지고, 그 만큼 배선을 형성하기 위한 공간도 증가하기 때문에 반도체 장치의 크기가 더욱더 증가한다.
또한, 디자인 룰이 감소함에 따라 배선의 선폭이 지속적으로 감소하여 배선의 저항이 증가한다. 이러한 배선의 저항 증가는 실질적으로 저항성 메모리 장치에 로딩저항(roading resistance)이 연결된 것과 같은 효과를 구현하기 때문에 각 층에 형성된 저항성 메모리 장치를 정확하게 제어하기 어려워지는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고용량 메모리 장치의 크기를 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 트랜지스터영역과 메모리영역을 갖는 메모리블럭에서 상기 메모리영역의 가변저항막이 상기 트랜지스터영역에서 게이트절연막으로 작용하는 반도체 장치를 제공한다. 또한, 본 발명은 소정의 구조물이 형성된 기판 상에 복수개의 상기 메모리블럭이 적층된 구조를 갖고, 각각의 상기 메모리블럭 사이에 층간절연막이 삽입된 반도체 장치를 제공한다.
상기 가변저항막과 상기 게이트절연막은 서로 연결된 구조를 갖거나, 또는 상기 가변저항막과 상기 게이트절연막이 서로 분리된 구조를 가질 수 있다.
상기 메모리영역은, 상기 가변저항막 아래 층간절연막에 형성된 복수의 제1도전라인; 및 상기 가변저항막 상에 형성되어 상기 제1도전라인과 교차하는 복수의 제2도전라인을 더 포함할 수 있다.
상기 트랜지스터영역은, 상기 게이트절연막 아래 층간절연막에 형성된 복수의 게이트전극; 상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성된 채널막; 및 상기 채널막 상에 형성되어 상기 게이트전극과 일부 중첩되는 복수의 소스전극 및 드레인전극을 더 포함할 수 있다. 이때, 상기 채널막은 산화막 또는 실리콘막을 포함할 수 있다. 상기 산화막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 가변저항막은 산화막을 포함하고, 상기 산화막은 막내 다수의 산소공공을 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 트랜지스터영역과 메모리영역을 갖는 메모리블럭에서 상기 메모리영역의 가변저항막은 제1절연막과 제2절연막이 순차적으로 적층된 구조를 갖고, 상기 제1절연막이 상기 트랜지스터영역에서 게이트절연막으로 작용하며, 상기 제2절연막이 상기 트랜지스터영역에서 채널막으로 작용하는 반도체 장치를 제공한다. 또한, 본 발명은 소정의 구조물이 형성된 기판 상에 복수개의 상기 메모리블럭이 적층된 구조를 갖고, 각각의 상기 메모리블럭 사이에 층간절연막이 삽입된 반도체 장치를 제공한다.
상기 제1절연막과 상기 게이트절연막은 서로 연결된 구조를 갖거나, 또는 상기 제1절연막과 상기 게이트절연막이 서로 분리된 구조를 가질 수 있다. 또한, 상기 제2절연막과 상기 채널막은 서로 연결된 구조를 갖거나, 또는 상기 제2절연막과 상기 채널막이 서로 분리된 구조를 가질 수 있다.
상기 메모리영역은, 상기 제1절연막 아래 층간절연막에 형성된 복수의 제1도전라인; 및 상기 제2절연막 상에 형성되어 상기 제1도전라인과 교차하는 복수의 제2도전라인을 더 포함할 수 있다.
상기 트랜지스터영역은, 상기 게이트절연막 아래 층간절연막에 형성된 복수의 게이트전극; 및 상기 채널막 상에 형성되어 상기 게이트전극과 일부 중첩되는 복수의 소스전극 및 드레인전극을 더 포함할 수 있다.
상기 제1절연막 및 상기 제2절연막은 산화막을 포함하고, 상기 산화막은 막내 다수의 산소공공을 포함한다. 이때, 상기 제2절연막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 트랜지스터영역과 메모리영역이 정의된 층간절연막을 형성하는 단계; 상기 트랜지스터영역의 층간절연막에 복수개의 게이트전극을 형성함과 동시에 상기 메모리영역의 층간절연막에 복수의 제1도전라인을 형성하는 단계; 상기 층간절연막 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 트랜지스터영역의 제2절연막 상에 상기 게이트전극과 일부 중첩되는 소스전극 및 드레인전극을 형성함과 동시에 상기 메모리영역에 상기 제1도전라인과 교차하는 복수의 제2도전라인을 형성하는 단계; 및 상기 제1 및 제2도전라인에 바이어스를 인가하여 포밍공정을 실시하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 상기 제2절연막을 형성한 이후에, 상기 제2절연막을 선택적으로 식각하여 상기 메모리영역의 제1절연막을 노출시키는 단계를 더 포함할 수 있다.
또한, 상기 제2절연막을 형성한 이후에, 상기 제2절연막을 선택적으로 식각하여 상기 트랜지스터영역의 제2절연막과 상기 메모리영역의 제2절연막을 분리시키는 단계를 더 포함할 수 있다.
또한, 상기 제2절연막을 선택적으로 식각한 이후에, 상기 제1절연막을 선택적으로 식각하여 상기 트랜지스터영역의 제1절연막과 상기 메모리영역의 제1절연막을 분리시키는 단계를 더 포함할 수 있다.
상기 제1절연막 및 상기 제2절연막은 산화막을 포함하고, 상기 산화막은 막내 산소공공을 포함한다. 이때, 상기 제2절연막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 하나의 메모리블럭에 메모리 장치와 이를 구동시키기 위한 주변회로를 집적함으로써, 주변회로와 메모리 장치를 연결하기 위한 별도의 배선 및 콘택을 필요로하지 않는다. 이를 통해, 본 발명은 칩 사이즈의 증가없이 고용량 메모리 장치를 구현할 수 있는 효과가 있다.
도 1a는 본 발명의 제1실시예에 따른 반도체 장치 전체를 도시한 사시도.
도 1b는 본 발명의 제1실시예에 따른 반도체 장치에서 하나의 메모리블럭을 도시한 부분사시도.
도 1c는 도 1b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 2a는 본 발명의 제2실시예에 따른 반도체 장치 전체를 도시한 사시도.
도 2b는 본 발명의 제2실시예에 따른 반도체 장치에서 하나의 메모리블럭을 도시한 부분사시도.
도 2c는 도 2b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 3a는 본 발명의 제3실시예에 따른 반도체 장치 전체를 도시한 사시도.
도 3b는 본 발명의 제3실시예에 따른 반도체 장치에서 하나의 메모리블럭을 도시한 부분사시도.
도 3c는 도 3b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정사시도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 고용량 메모리 장치의 크기를 효과적으로 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 복수개의 메모리블럭(memory block)이 적층된 구조를 갖고, 각각의 메모리블럭은 크로스바 타입 어레이(crossbar type array) 구조를 갖는 저항성 메모리 장치와 주변회로가 집적된 구조를 갖는 반도체 장치를 제공한다. 이때, 주변회로는 저항성 메모리 장치를 구동하기 위한 드라이버(Driver), 저장된 정보를 검출하기 위한 감지증폭기(sense amplifier, SA)등을 포함한다. 잘 알려진 바와 같이, 드라이버, 감지증폭기등의 주변회로는 복수개의 트랜지스터를 포함하고, 이들의 조합으로 구성된다.
이하의 실시예들에서는 편의를 위하여 3개의 메모리블럭이 적층된 구조를 예시하여 설명한다. 이는 설명의 편의를 위한 것으로 필요에 따라 3개 이상의 메모리블럭을 적층하여 반도체 장치를 구성할 수 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면으로, 도 1a는 전체 사시도, 도 1b는 하나의 메모리블럭을 도시한 부분 사시도, 도 1c는 도 1b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(101) 상에 복수개의 메모리블럭(102)이 적층된 구조를 갖고, 최상층에는 보호막(103)이 형성된 구조를 갖는다.
소정의 구조물이 형성된 기판(101)은 파워장치(power Device), 고전압장치(High Voltag Device), DDI(Display Driver IC)장치, BCD(Bipolar-CMOS-DMOS)장치와 같은 다양한 반도체 장치를 포함할 수 있다.
메모리블럭(102)은 주변회로가 형성되는 트랜지스터영역 및 저항성 메모리 장치가 형성되는 메모리영역을 갖는다. 이때, 본 발명의 제1실시예에서는 메모리영역의 가변저항막(13A)이 트랜지스터영역에서 게이트절연막(13B)으로 작용하는 것을 특징으로 한다. 즉, 가변저항막(13A)과 게이트절연막(13B)은 동일평면상에 위치하고, 동시에 형성된 것이며, 서로 동일한 물질로 구성된다. 그리고, 가변저항막(13A)은 도면에 도시된 것과 같이 게이트절연막(13B)과 서로 연결된 구조를 갖거나, 또는 도면에 도시하지는 않았지만 가변저항막(13A)과 게이트절연막(13B)이 서로 분리된 구조를 가질 수도 있다.
메모리영역은 층간절연막(11), 층간절연막(11)에 형성되어 하부전극(Bottom Electrode, BE)으로 작용하는 복수의 제1도전라인(12A), 제1도전라인(12A)과 접하도록 층간절연막(11) 상에 형성된 가변저항막(13A), 가변저항막(13A) 상에 형성되어 상부전극(Top Electrode, TE)으로 작용하고, 제1도전라인(12A)과 교차하는 복수의 제2도전라인(15A)을 포함한다. 즉, 메모리영역에 형성된 저항성 메모리 장치는 서로 교차하는 제1 및 제2도전라인(12A, 15A)의 교차점에 가변저항막(13A)이 위치하는 크로스바 타입 어레이 구조를 갖는다.
트랜지스터영역은 층간절연막(11), 층간절연막(11)에 형성된 복수의 게이트전극(12B), 게이트전극(12B)에 접하도록 층간절연막(11) 상에 형성된 게이트절연막(13B), 게이트절연막(13B) 상에 형성되어 상기 게이트전극(12B)과 중첩(overlap)되는 채널막(14), 채널막(14) 상에 형성되어 게이트전극(12B)과 일부 중첩되는 제1전극(15B, 또는 드레인전극) 및 제2전극(15C, 또는 소스전극)을 포함한다. 이때, 제1전극(15B)은 메모리영역의 제2도전라인(15A)과 연결된 구조를 가질 수 있다.
메모리영역의 가변저항막(13A)은 트랜지스터영역으로 연장되어 게이트절연막(13B)으로 작용하기 때문에 메모리영역의 가변저항막(13A)과 트랜지스터영역의 게이트절연막(13B)은 동일한 물질이다. 아울러, 가변저항막(13A)과 게이트절연막(13B)은 동일한 공정을 통해 동시에 형성되고, 동일 평면상에 위치한다. 그리고, 가변저항막(13A)과 게이트절연막(13B)은 1nm 내지 100nm 범위의 두께를 갖는다.
가변저항막(13A)은 막내 다수의 산소공공(oxygen vacancy)을 포함하는 산화막일 수 있다. 이때, 산소공공은 가변저항막(13A)의 저항값을 변화시키는 역할을 수행한다. 구체적으로, 가변저항막(13A)은 제1도전라인(12A) 및 제2도전라인(15A)에 고전압을 인가하여 산소공공을 재배열(rearrangement)시키는 포밍공정(Forming process)을 통해 막내 산소공공에 의한 도전경로(conductivity path)가 생성되어 있다. 동작간 제1도전라인(12A) 및 제2도전라인(15A)에 인가되는 동작전압(포밍공정시 인가되는 전압보다 작음)에 의하여 막내 도전경로가 제1 및 제2도전라인(12A, 15A) 사이를 연결하거나, 또는 연결하지 않음에 따라 가변저항막(13A)의 저항값이 변화한다.
가변저항막(13A)과 게이트절연막(13B)은 동일 물질로 구성되기 때문에 게이트절연막(13B)도 막내 다수의 산소공공을 포함한다. 이때, 게이트절연막(13B)이 막내 다수의 산소공공을 포함하더라도, 포밍공정을 통해 막내 산소공공에 의한 도전경로를 의도적으로 생성하지 않았기 때문에 가변저항막(13A)과 같은 가변저항특성을 갖지 않는다. 따라서, 게이트절연막(13B)은 가변저항막(13A)과 동일한 물질로 구성되어 막내 산소공공을 포함하더라도 절연특성을 갖는다.
가변저항막(13A)은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
동일 평면상에 위치하는 제1도전라인(12A)과 게이트전극(12B)은 서로 동일한 물질을 포함할 수 있다. 아울러, 제1도전라인(12A)과 게이트전극(12B)은 동일한 공정을 통해 동시에 형성된 것일 수 있다. 그리고, 동일 평면상에 위치하는 제2도전라인(15A), 제1전극(15B) 및 제2전극(15C)은 서로 동일한 물질을 포함할 수 있다. 아울러, 제2도전라인(15A), 제1전극(15B) 및 제2전극(15C)은 동일한 공정을 통해 동시에 형성된 것일 수 있다.
여기서, 제1도전라인(12A), 게이트저극(12B), 제2도전라인(15A), 제1전극(15B) 및 제2전극(15C)은 금속성막(metallicity layer)일 수 있다. 금속성막은 텅스텐(W), 탄탈륨(Ta), 백금(Pt), 티타늄질화막(TiN), 탄탈륨질화막(TaN)등을 포함한다.
트랜지스터영역의 채널막(14)은 1nm 내지 100nm 범위의 두께를 가지며, 실리콘막 또는 산화막일 수 있다. 이때, 실리콘막은 폴리실리콘막(poly Si)일 수 있다. 그리고, 산화막은 인듐산화막(In2O3), 지르코늄산화막(ZnO), 갈륨산화막(Ga2O3) 및 주석산화막(SnO2)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 상술한 채널용 산화막은 원자간 결합(예컨대, 금속-산소 결합) 특성으로 인해 반도체특성을 갖는다. 아울러, 광대역밴드갭(wide band gap)을 갖고 높은 캐리어이동도(carrier mobility)를 갖는 것으로 알려져 있다. 참고로, 광대역밴드갭은 밴드갭이 3.5eV 이상인 경우를 의미한다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 하나의 메모리블럭(102)에 메모리 장치와 주변회로를 집적함으로써, 주변회로와 메모리 장치 사이를 연결하기 위한 별도의 배선 및 콘택을 필요로하지 않기 때문에 칩 사이즈(chip size)의 증가없이 고용량 메모리 장치를 구현할 수 있다. 아울러, 제조공정을 단순화시킬 수 있다.
또한, 종래에는 기판(101)에 메모리 장치를 위한 주변회로가 형성되었으나, 본 발명은 메모리 장치를 위한 주변회로를 기판(101)에 형성할 필요가 없다. 따라서, 종래 주변회로가 형성되는 공간, 배선 및 콘택이 형성되는 공간에 상술한 것과 같은 다양한 반도체 장치를 형성할 수 있다. 이를 통해, 칩 사이즈(chip size)의 증가없이 고용량 메모리 장치를 구비하는 임베디드 시스템(embedded system)을 용이하게 구축할 수 있다.
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 전체 사시도, 도 2b는 하나의 메모리블럭을 도시한 부분 사시도, 도 2c는 도 2b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 이하, 본 발명의 제2실시예에서는 설명의 편의를 위하여 제1실시예와 동일한 구성요소에 대하여 동일한 도면부호를 사용한다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(101) 상에 복수개의 메모리블럭(102)이 적층된 구조를 갖고, 최상층에는 보호막(103)이 형성된 구조를 갖는다.
메모리블럭(102)은 주변회로가 형성되는 트랜지스터영역 및 저항성 메모리 장치가 형성되는 메모리영역을 갖는다. 이때, 본 발명의 제2실시예에서는 메모리영역의 가변저항막(23)이 트랜지스터영역에서 게이트절연막(21B) 및 채널막(22B)으로 작용하는 것을 특징으로 한다. 구체적으로, 가변저항막(23)은 제1산화막(21A)과 제2산화막(22A)이 순차적으로 적층된 구조를 갖고, 가변저항막(23)의 제1산화막(21A)이 트랜지스터영역에서 게이트절연막(21B)으로 작용하고, 제2산화막(22A)이 트랜지스터영역에서 채널막(22B)으로 작용한다. 즉, 제1산화막(21A)과 게이트절연막(21B)은 동일평면상에 위치하고, 동시에 형성된 것이며, 서로 동일한 물질로 구성된다. 그리고, 제1산화막(21A)은 도면에 도시된 것과 같이 게이트절연막(21B)과 서로 연결된 구조를 갖는다. 그리고, 제2산화막(22A)과 채널막(22B)은 동일평면상에 위치하고, 동시에 형성된 것이며, 서로 동일한 물질로 구성된다. 그리고, 제2산화막(22A)은 도면에 도시된 것과 같이 채널막(22B)과 서로 연결된 구조를 갖는다.
메모리영역은 층간절연막(11), 층간절연막(11)에 형성되어 하부전극(Bottom Electrode, BE)으로 작용하는 복수의 제1도전라인(12A), 제1도전라인(12A)과 접하도록 층간절연막(11) 상에 형성된 제1산화막(21A), 제1산화막(21A) 상에 형성된 제2산화막(22A), 제2산화막(22A) 상에 형성되어 상부전극(Top Electrode, TE)으로 작용하고, 제1도전라인(12A)과 교차하는 복수의 제2도전라인(15A)을 포함한다. 즉, 메모리영역에 형성된 저항성 메모리 장치는 서로 교차하는 제1 및 제2도전라인(12A, 15A)의 교차점에 가변저항막(23)이 위치하는 크로스바 타입 어레이 구조를 갖는다.
트랜지스터영역은 층간절연막(11), 층간절연막(11)에 형성된 복수의 게이트전극(12B), 게이트전극(12B)에 접하도록 층간절연막(11) 상에 형성된 게이트절연막(21B), 게이트절연막(21B) 상에 형성되어 상기 게이트전극(12B)과 중첩(overlap)되는 채널막(22B), 채널막(22B) 상에 형성되어 게이트전극(12B)과 일부 중첩되는 제1전극(15B, 또는 드레인전극) 및 제2전극(15C, 또는 소스전극)을 포함한다. 이때, 제1전극(15B)은 메모리영역의 제2도전라인(15A)과 연결된 구조를 가질 수 있다.
메모리영역에서 가변저항막(23)으로 작용하는 제1산화막(21A)은 트랜지스터영역으로 연장되어 게이트절연막(21B)으로 작용하기 때문에 제1산화막(21A)과 게이트절연막(21B)은 동일한 물질이다. 아울러, 제1산화막(21A)과 게이트절연막(21B)은 동일한 공정을 통해 동시에 형성되고, 동일 평면상에 위치한다. 그리고, 제1산화막(21A)과 게이트절연막(21B)은 1nm 내지 100nm 범위의 두께를 갖는다.
메모리영역에서 가변저항막(23)을 작용하는 제2산화막(22A)은 트랜지스터영역으로 연장되어 채널막(22B)으로 작용하기 때문에 제2산화막(22A)과 채널막(22B)은 동일한 물질이다. 아울러, 제2산화막(22A)과 채널막(22B)은 동일한 공정을 통해 동시에 형성되고, 동일 평면상에 위치한다. 그리고, 제2산화막(22A)과 채널막(22B)은 1nm 내지 100nm 범위의 두께를 갖는다.
가변저항막(23)으로 작용하는 제1산화막(21A) 및 제2산화막(22A)은 막내 다수의 산소공공(oxygen vacancy)을 포함한다. 이때, 산소공공은 가변저항막(23)의 저항값을 변화시키는 역할을 수행한다. 구체적으로, 가변저항막(23)은 제1도전라인(12A) 및 제2도전라인(15A)에 고전압을 인가하여 산소공공을 재배열(rearrangement)시키는 포밍공정(Forming process)을 통해 막내 산소공공에 의한 도전경로(conductivity path)가 생성되어 있다. 동작간 제1도전라인(12A) 및 제2도전라인(15A)에 인가되는 동작전압(포밍공정시 인가되는 전압보다 작음)에 의하여 막내 도전경로가 제1 및 제2도전라인(12A, 15A) 사이를 연결하거나, 또는 연결하지 않음에 따라 가변저항막(13A)의 저항값이 변화한다.
게이트절연막(21B) 및 채널막(22B)은 가변저항막(23)과 동일한 물질로 구성되기 때문에 막내 다수의 산소공공을 포함한다. 이때, 게이트절연막(21B) 및 채널막(22B)은 막내 다수의 산소공공을 포함하더라도 포밍공정을 통해 막내 산소공공에 의한 도전경로를 의도적으로 형성하지 않았기 때문에 가변저항막(23)과 같은 가변저항특성을 갖지 않는다. 따라서, 게이트절연막(21B) 및 채널막(22B)은 가변저항막(23)과 동일한 물질로 구성되어 막내 산소공공을 포함하더라도 그 자신의 물성이 변화하지는 않는다. 즉, 막내 산소공공을 포함하더라도 게이트절연막(21B)은 절연특성을 갖고, 채널막(22B)은 반도체특성을 갖는다.
게이트절연막(21A) 및 가변저항막(23)으로 작용하는 제1산화막(21A)은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
채널막(22B)은 가변저항막(23)으로 작용하는 제2산화막(22A)은 인듐산화막(In2O3), 지르코늄산화막(ZnO), 갈륨산화막(Ga2O3) 및 주석산화막(SnO2)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 메모리영역의 가변저항막(23)이 트랜지스터영역으로 연장되어 게이트절연막(21A) 및 채널막(22B)으로 작용한다. 이를 통해, 본 발명의 제1실시예보다 반도체 장치의 구조 및 제조공정을 단순화시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면으로, 도 3a는 전체 사시도, 도 3b는 하나의 메모리블럭을 도시한 부분 사시도, 도 3c는 도 3b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 이하, 본 발명의 제3실시예에서는 설명의 편의를 위하여 제2실시예와 동일한 구성요소에 대하여 동일한 도면부호를 사용한다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 장치는 기본적으로 본 발명의 제2실시예에 따른 반도체 장치의 동일하다.
다만, 트랜지스터영역에 형성되는 트랜지스터의 구성을 고려하여 메모리영역에서 가변저항막(23)으로 작용하는 제2산화막(22A)이 트랜지스터영역에서 채널막(22B)으로 작용하되, 이들 사이가 분리된 구조를 갖는다. 즉, 제2산화막(22A)과 채널막(22B)은 연결되어 있지 않다. 제2산화막(22A)과 채널막(22B)가 서로 분리도니 구조를 갖더라도, 이들은 동일평면상에 위치하고, 동시에 형성된 것이며, 서로 동일한 물질로 구성된다.
한편, 도면에 도시하지는 않았지만 제1산화막(21A)과 게이트절연막(21B)도 서로 분리된 구조를 가질 수 있다. 제1산화막(21A)과 게이트절연막(21B)가 서로 분리된 구조를 갖더라도, 이들은 동일평면상에 위치하고, 동시에 형성된 것이며, 서로 동일한 물질로 구성된다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정사시도이다. 여기서는, 본 발명의 제2실시예에 따른 구조를 갖는 반도체 장치의 제조방법을 예시하여 설명한다.
도 4a에 도시된 바와 같이, 트랜지스터영역과 메모리영역을 갖는 층간절연막(31)을 선택적으로 식각하여 메모리영역에 제1리세스패턴(32)을 형성하고, 트랜지스터영역에 제2리세스패턴(33)을 형성한다.
도 4b에 도시된 바와 같이, 층간절연막(31) 전면에 제1 및 제2리세스패턴(32, 33)을 매립하도록 도전막을 증착한 후에 층간절연막(31)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
상술한 공정을 통해 메모리영역에 제1리세스패턴(32)을 매립하고, 하부전극으로 작용하는 제1도전라인(34A)이 형성된다. 그리고, 트랜지스터영역에 제2리세스패턴(32)을 매립하는 게이트전극(34B)이 형성된다. 여기서, 제1도전라인(34A) 및 게이트전극(34B)은 금속성막(metallicity layer)으로 형성할 수 있다. 금속성막으로는 텅스텐(W), 탄탈륨(Ta), 백금(Pt), 티타늄질화막(TiN), 탄탈륨질화막(TaN)등을 사용할 수 있다.
도 4c에 도시된 바와 같이, 제1도전라인(34A) 및 게이트전극(34B)이 형성된 층간절연막(31) 전면에 제1절연막(35)을 형성한다. 이때, 제1절연막(35)은 메모리영역에서 가변저항막으로 작용하고, 트랜지스터영역에서는 게이트절연막으로 작용한다.
제1절연막(35)은 막내 산소공공을 포함하는 산화막으로 형성할 수 있다. 구체적으로, 제1절연막(35)은 실리콘(Si)산화물, 알루미늄(Al)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 란탄(La)산화물, 티타늄(Ti)산화물, 니오브(Nb)산화물, 탄탈(Ta)산화물, 니켈(Ni)산화물, 스트론튬티타늄(SrTi)산화물, 바륨티타늄(BaTi)산화물 및 바륨스트론튬(BaSr)산화물로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 제1절연막(35) 상에 제2절연막(36)을 형성한다. 이때, 제2절연막은 메모리영역에서 제1절연막(35)과 함께 가변저항막으로 작용하고, 트랜지스터영역에서는 채널막으로 작용한다.
제2절연막(36)은 막내 산소공공을 포함하고, 반도체특성을 갖는 산화막으로 형성할 수 있다. 구체적으로, 제2절연막(36)은 인듐산화막(In2O3), 지르코늄산화막(ZnO), 갈륨산화막(Ga2O3) 및 주석산화막(SnO2)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
한편, 제2절연막(36)을 형성한 이후에 제2절연막(36)을 선택적으로 식각하여 메모리영역의 제1절연막(35)을 노출시키면 본 발명의 제1실시예와 같은 구조를 형성할 수 있다. 이때, 제2절연막을 선택적으로 식각한 이후에 상기 제1절연막(35)을 선택적으로 식각하여 트랜지스터영역의 제1절연막(35)과 상기 메모리영역의 제1절연막(35)을 분리시킬 수도 있다.
또한, 제2절연막(36)을 형성한 이후에 제2절연막(36)을 선택적으로 식각하여 트랜지스터영역의 제2절연막(36)과 메모리영역의 제2절연막(36)을 분리시키면 본 발명의 제3실시예와 같은 구조를 형성할 수 있다. 이때, 제2절연막(36)을 선택적으로 식각한 이후에 제1절연막(35)을 선택적으로 식각하여 트랜지스터영역의 제1절연막(35)과 메모리영역의 제1절연막(35)을 분리시킬 수도 있다.
도 4d에 도시된 바와 같이, 제2절연막(36) 상에 도전막을 증착한 후에 도전막을 선택적으로 식각하여 메모리영역 상부전극으로 작용하는 제2도전라인(37A)을 형성한다. 제1도전라인(34A)과 교차하는 제2도전라인(37A)을 형성함과 동시에 트랜지스터영역에 소스전극 및 드레인전극으로 작용하는 제1전극(37B) 및 제2전극(37C)을 형성한다.
여기서, 제2도전라인(37A), 제1전극(37B) 및 제2전극(37C)은 금속성막으로 형성할 수 있다. 금속성막으로는 텅스텐(W), 탄탈륨(Ta), 백금(Pt), 티타늄질화막(TiN), 탄탈륨질화막(TaN)등을 사용할 수 있다.
다음으로, 제1도전라인(34A) 및 제2도전라인(37A)에 고전압을 인가하여 메모리영역에 형성된 제1 및 제2절연막(35, 36)에 산소공공에 의한 도전경로를 형성하는 포밍공정(Forming process)을 실시한다. 포밍공정을 통해 메모리영역에 형성된 제1 및 제2절연막(35, 36)이 가변저항막으로 작용하게 된다.
상술한 공정과정을 통해 하나의 메모리블럭을 완성할 수 있다. 소정의 구조물이 형성된 기판상에 상술한 공정과정을 복수회 반복하여 메모리블럭을 적층하고, 최상층 보호막을 형성하는 일련의 공정과정을 통해 고용량 메모리 장치를 구비하는 반도체 장치를 완성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 메모리블럭
103 : 보호막 11 : 층간절연막
12A : 제1도전라인 12B : 게이트전극
13A, 23 : 가변저항막 13B, 21B : 게이트절연막
14, 22B : 채널막 15A : 제2도전라인
15B : 제1전극 15C : 제2전극
21A : 제1산화막 22A : 제2산화막

Claims (22)

  1. 트랜지스터영역과 메모리영역을 갖는 메모리블럭에서
    상기 메모리영역의 가변저항막이 상기 트랜지스터영역에서 게이트절연막으로 작용하는 반도체 장치.
  2. 제1항에 있어서,
    소정의 구조물이 형성된 기판 상에 복수개의 상기 메모리블럭이 적층된 구조를 갖고, 각각의 상기 메모리블럭 사이에 층간절연막이 삽입된 반도체 장치.
  3. 제1항에 있어서,
    상기 가변저항막과 상기 게이트절연막은 서로 연결된 구조를 갖거나, 또는 상기 가변저항막과 상기 게이트절연막이 서로 분리된 구조를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 메모리영역은,
    상기 가변저항막 아래 층간절연막에 형성된 복수의 제1도전라인; 및
    상기 가변저항막 상에 형성되어 상기 제1도전라인과 교차하는 복수의 제2도전라인
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 트랜지스터영역은,
    상기 게이트절연막 아래 층간절연막에 형성된 복수의 게이트전극;
    상기 게이트전극과 중첩되도록 상기 게이트절연막 상에 형성된 채널막; 및
    상기 채널막 상에 형성되어 상기 게이트전극과 일부 중첩되는 복수의 소스전극 및 드레인전극
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 채널막은 산화막 또는 실리콘막을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 산화막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 가변저항막은 산화막을 포함하고, 상기 산화막은 막내 다수의 산소공공을 포함하는 반도체 장치.
  9. 트랜지스터영역과 메모리영역을 갖는 메모리블럭에서
    상기 메모리영역의 가변저항막은 제1절연막과 제2절연막이 순차적으로 적층된 구조를 갖고, 상기 제1절연막이 상기 트랜지스터영역에서 게이트절연막으로 작용하며, 상기 제2절연막이 상기 트랜지스터영역에서 채널막으로 작용하는 반도체 장치.
  10. 제9항에 있어서,
    소정의 구조물이 형성된 기판 상에 복수개의 상기 메모리블럭이 적층된 구조를 갖고, 각각의 상기 메모리블럭 사이에 층간절연막이 삽입된 반도체 장치.
  11. 제9항에 있어서,
    상기 제1절연막과 상기 게이트절연막은 서로 연결된 구조를 갖거나, 또는 상기 제1절연막과 상기 게이트절연막이 서로 분리된 구조를 갖는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2절연막과 상기 채널막은 서로 연결된 구조를 갖거나, 또는 상기 제2절연막과 상기 채널막이 서로 분리된 구조를 갖는 반도체 장치.
  13. 제9항에 있어서,
    상기 메모리영역은,
    상기 제1절연막 아래 층간절연막에 형성된 복수의 제1도전라인; 및
    상기 제2절연막 상에 형성되어 상기 제1도전라인과 교차하는 복수의 제2도전라인
    을 더 포함하는 반도체 장치.
  14. 제9항에 있어서,
    상기 트랜지스터영역은,
    상기 게이트절연막 아래 층간절연막에 형성된 복수의 게이트전극; 및
    상기 채널막 상에 형성되어 상기 게이트전극과 일부 중첩되는 복수의 소스전극 및 드레인전극
    을 더 포함하는 반도체 장치.
  15. 제9항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화막을 포함하고, 상기 산화막은 막내 다수의 산소공공을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2절연막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  17. 트랜지스터영역과 메모리영역이 정의된 층간절연막을 형성하는 단계;
    상기 트랜지스터영역의 층간절연막에 복수개의 게이트전극을 형성함과 동시에 상기 메모리영역의 층간절연막에 복수의 제1도전라인을 형성하는 단계;
    상기 층간절연막 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 트랜지스터영역의 제2절연막 상에 상기 게이트전극과 일부 중첩되는 소스전극 및 드레인전극을 형성함과 동시에 상기 메모리영역에 상기 제1도전라인과 교차하는 복수의 제2도전라인을 형성하는 단계; 및
    상기 제1 및 제2도전라인에 바이어스를 인가하여 포밍공정을 실시하는 단계
    를 포함하는 반도체 장치 제조방법.
  18. 제17항에 있어서,
    상기 제2절연막을 형성한 이후에,
    상기 제2절연막을 선택적으로 식각하여 상기 메모리영역의 제1절연막을 노출시키는 단계를 더 포함하는 반도체 장치 제조방법.
  19. 제17항에 있어서,
    상기 제2절연막을 형성한 이후에,
    상기 제2절연막을 선택적으로 식각하여 상기 트랜지스터영역의 제2절연막과 상기 메모리영역의 제2절연막을 분리시키는 단계를 더 포함하는 반도체 장치 제조방법.
  20. 제18항 또는 제19항에 있어서,
    상기 제2절연막을 선택적으로 식각한 이후에
    상기 제1절연막을 선택적으로 식각하여 상기 트랜지스터영역의 제1절연막과 상기 메모리영역의 제1절연막을 분리시키는 단계를 더 포함하는 반도체 장치 제조방법.
  21. 제17항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화막을 포함하고, 상기 산화막은 막내 산소공공을 포함하는 반도체 장치 제조방법.
  22. 제21항에 있어서,
    상기 제2절연막은 인듐산화막, 지르코늄산화막, 갈륨산화막 및 주석산화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
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